JP2006032700A - メモリ領域とロジック領域を混載する半導体装置の製造方法 - Google Patents

Abstract

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。
【選択図】 図２

Description

この発明は、メモリ領域とロジック領域を混載する半導体装置の製造方法に関し、特にトレンチ型素子分離（ＳＴＩ）の形成に関する。

従来、半導体装置の微細化が進むにつれて、素子分離技術に浅溝素子分離（ＳＴＩ：Shallow Trench Isolation）と化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing)が用いられている。しかしながら、ＳＴＩ形成時とＣＭＰ平坦化処理時には、パターンの粗密差によりＳＴＩの突き出し量に差が生じており、特に、ロジックとメモリの混載デバイスでは、ロジック部の突き出し量を高くすると、メモリ部のゲート写真製版時のフォーカスマージンが減少するといった不具合がある。

次に、従来の半導体装置のＳＴＩ形成方法について図６の工程図を用いて説明する。図において、１はシリコン等の半導体基板、１１は酸化膜、１２はポリシリコンまたはアモルファスシリコン、１３は窒化膜、１４はトレンチまたは溝部、１５はＨＤＰ(High Degree of Purity)膜であり、バイアス高密度プラズマＣＶＤ（HDP-CVD)を用いた酸化膜（ＳｉＯ_２）、１００はＨＤＰ膜１５を埋め込み形成した素子分離としてのＳＴＩである。

先ず、図６（ａ）に示すように、半導体基板１上に酸化膜１１、ポリシリコン１２、窒化膜１３を順に成膜する。ここで、酸化膜１１の膜厚は１７ｎｍ、ポリシリコン１２の膜厚は２０ｎｍの酸化膜１１、窒化膜１３の膜厚は１７ｎｍ程度に設定される（ステップＳ１０１）。
次に、図６（ｂ）に示すように、所定の素子分離パターンを得るように形成した酸化膜等のマスク（図示せず）を介して、異方性エッチングにより３００ｎｍ程度の深さまでトレンチ１４を形成する（ステップＳ１０２）。
次に、図６（ｃ）に示すように、この上にＨＤＰ膜１５を４８０ｎｍ程度の膜厚にて成膜しこれを１１５０℃にて焼きしめを行う（ステップＳ１０３）。
次に、図６（ｄ）に示すように、このＨＤＰ膜１５に対してプリエッチを行い素子分離としてのＳＴＩ１００を形成する（ステップＳ１０４）。このプリエッチとは、活性領域上のＨＤＰ膜１５の膜厚が厚いため活性領域上のＨＤＰ膜１５のみをドライエッチングすることをいう。なお、本ステップを次ステップのＣＭＰ研磨にて兼ねて平坦化することも可能である。
次に、図６（ｅ）に示すように、これにＣＭＰを適用しＳＴＩ１００の所定の厚さを研磨して除去する（ステップＳ１０５）。
最後に、図６（ｆ）に示すように、窒化膜１３とポリシリコン１２を所定のウエットまたはドライエッチングにより除去しＳＴＩ形成を終了する（ステップＳ１０６）。

ところで、ＤＲＡＭ部とロジック領域を混載する半導体装置では、ＳＴＩ形成時におけるＣＭＰ平坦化処理時にパターンの粗密差により、ＳＴＩの突き出し量に差が生じていた。特に、ロジックとＤＲＡＭを混載するｅＲＡＭにおいては、ＤＲＡＭ部のＳＴＩ占有率が高く、ロジック部を２０±２０ｎｍに仕上げると、ＤＲＡＭ部では３０〜４０ｎｍと突き出し量が高い状態であった（図７のＡ領域）。

さらに、ＰウェルとＮウェルにある素子分離または分離領域のエッチングレートは、特にＶ族のＡｓを注入することによりＳＴＩを構成するＨＤＰ膜のエッチングレートが変化し、以下のとおり差が生じる。
５０：１ ＨＦ １０：１ ＨＦ
――――――――――――――――――――――――――
Ｎウェル １０１Å／ｍｉｎ ４０４Å／ｍｉｎ
Ｐウェル ７３Å／ｍｉｎ ３００Å／ｍｉｎ
注入無し ７１Å／ｍｉｎ ２８０Å／ｍｉｎ

このように、分離領域同士でエッチングレートに差があるため、ＳＴＩ形成後のウエットエッチング前（図８（ａ））と、ウエットエッチング後のゲート電極成膜（後述の図１０（ｃ））までには、ＰウェルとＮウェルで差が生じてＳＴＩ突き出し量がＮウエル領域の方で低くなってしまうのが通常である（図８（ｂ））。そのため、従来のＤＲＡＭ部とロジック部を混載する半導体装置の製造方法では、Ｐウェルの注入を先に行ってから最後にＮウエルを形成するようにしていた。

この従来の製造方法について、以下に具体的に説明すると、図９および図１０は、従来のＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図であり、図において、１は半導体基板、４はＰウェル、５はＮウェル、６はゲート電極膜、１０はレジスト、１１は酸化膜、１００は素子分離としてのＳＴＩである。
先ず、図９（ａ）に示すように、ＳＴＩ１００の形成後にはパターンの粗密差により段差（ＳＴＩの高さ）に差が生じるため、ＤＲＡＭ部のパターンが密な場所は段差が高く、ロジック部のパターンが粗なところでは段差が低くなっている（ステップＳ２０１）。
次に、図９（ｂ）に示すように、ＮＭＯＳ領域のＰウェル４の形成およびチャネルドープを行うべく、ＤＲＡＭ（Ｐウェル）およびＮＭＯＳ（Ｐウェル）側のレジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ２０２）。
次に、図９（ｃ）に示すように、続いて、ＤＲＡＭメモリセル部の追加チャネルドープを行うべく、レジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ２０３）。
さらに、図１０（ａ）に示すように、ＰＭＯＳ領域のＮウェル５の形成およびＰチャネルドープを行うべく、ＰＭＯＳ（Ｎウェル）側のレジスト１０の開口部を通じてＶ族のヒ素（Ａｓ）やリン（Ｐ）の注入を行う（ステップＳ２０４）。
図１０（ｂ）に示すように、レジスト１０の除去して、ＳＴＩ１００の形成時の初期に成膜した酸化膜１１（下敷き酸化膜）を除去する（ステップＳ２０５）。
最後に、図１０（ｃ）に示すように、ゲート酸化膜とポリシリコンを順に堆積することによりゲート電極膜６を成膜する（ステップＳ２０６）。
このように、従来の製造方法では、ＳＴＩ１００の形成後、ＮＭＯＳ→ＤＲＡＭ→ＰＭＯＳ領域へと順に不純物の注入を行いゲート酸化を行っていたため、ロジック部のＮＭＯＳおよびＰＭＯＳ部分に比べＤＲＡＭセル部のＳＴＩ突き出し量が高くなっていた。そのため、場所によりＳＴＩの突き出し量が違うためバラツキが大きくゲート電極形成時のフォトリソグラフィーのフォーカスマージンに影響を及ぼしていた。

以下の特許文献１には、半導体基板の表面に第１〜第３シリコン溝を形成し、それぞれ広い幅、中程度の幅および狭い幅の素子分離領域を形成する手法が述べられており、幅広のＳＴＩにレジスト塗布後にエッチングすることにより、ＳＴＩの高さを保持する技術が開示されている。

また、特許文献２には、半導体素子が形成される素子形成領域に不純物を導入し、ＰおよびＮチャネル領域形成後に素子分離溝を形成してＳＴＩを形成し、ＳＴＩの高さを調節する技術が開示されている。

特開平８−７００３９号公報（段落番号［００１８］から［００２８］、図１と図２） 特開２００３−１５２０７１号公報（段落番号［００２１］から［００２５］、図３〜図６）

従来のメモリ領域とロジック領域を混載する半導体装置の製造方法は以上のように構成されているので、例えば、ＤＲＡＭとロジックの混載デバイスにおいて、ＤＲＡＭ部とロジック部はＳＴＩ突き出し量がＤＲＡＭ部で３０〜４０ｎｍ高くなっているため、ゲート電極のパターン形成時に写真製版のフォーカスマージンが少なくなっている。例えば、ロジック部に焦点を合わすとＤＲＡＭ部のマージンが少なくなり、一方、ＤＲＡＭ部とロジック部の中間に合わすと互いにマージンが少なくなってしまうといった課題があった。
また、ＮウェルとＰウェルではウエットエッチング量が異なるので、ゲート電極形成時にはＮウェル領域の方がＳＴＩの突き出し量が低くなってしまい、その結果、ゲート電極形成時の写真製版のフォーカスマージンが少なくなるといった課題があった。

この発明は上記のような課題を解決するためになされたもので、素子分離であるＳＴＩの突き出し量のバラツキを低減できるのと共に、ゲート写真製版のフォーカスマージンを向上できるメモリ領域とロジック領域を混載する半導体装置の製造方法を得ることを目的とする。

この発明に係るメモリ領域とロジック領域を混載する半導体装置の製造方法は、半導体基板の主表面に素子分離用の溝部を形成する工程と、この上に絶縁膜を形成し溝部に絶縁膜を埋め込むことにより素子分離を形成する工程と、Ｐウェル領域形成およびＮチャネルドープを行う工程と、Ｎウェル領域形成およびＰチャネルドープを行う工程と、メモリセル部に所定のレジストパターンを介してメモリ用のチャネルドープを行う工程と、レジストパターンを介してウエットエッチングを行い素子分離の段差を調整する工程と、ゲート電極の成膜を行う工程とを備えるようにしたものである。

この発明によれば、Ｐウェル領域形成およびＮチャネルのチャネルドープを行った後に、Ｎウェル領域形成およびＰチャネルのチャネルドープを行ってからメモリセル部にチャネルドープを行い、レジストパターン付きにてウエットエッチングを行い素子分離の段差を調整するように構成したので、メモリ領域のメモリセル部とロジック領域の素子分離の突き出し量を同レベルに合わせこむことができるので、ゲート写真製版のフォーカスマージンが大きくなるので、製造コストの低減と製品歩留まりの向上に寄与し得るという効果がある。

実施の形態１．
図１および図２は、この発明の実施の形態１によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図であり、図において、１はシリコン等の半導体基板、４はＰウェル、５はＮウェル、６はゲート酸化膜とポリシリコンや高融点金属シリサイドの組み合わせ構造を有するゲート電極膜、１０はレジスト、１１は酸化膜、１００は素子分離としてのＳＴＩであり、ＨＤＰ膜をトレンチまたは溝部に埋め込んで形成したものである。

次に、この実施の形態１による半導体装置の製造方法について説明する。
先ず、図１（ａ）に示すように、ＳＴＩ１００の形成後にはパターンの粗密差により段差（ＳＴＩの高さ）に差が生じるため、メモリ領域としてのＤＲＡＭ部のパターンが密な場所は段差が高く、ロジック領域としてのロジック部のパターンが粗なところでは、段差が低くなっている（ステップＳ１−１）。
次に、図１（ｂ）に示すように、ＰＭＯＳ領域への不純物注入を行うとウエットエッチングレートが早くなるため、ＮＭＯＳ領域のＰウェル４の形成およびチャネルドープを行うべく、ＤＲＡＭ（Ｐウェル）およびＮＭＯＳ（Ｐウェル）側のレジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ１−２）。
次に、図１（ｃ）に示すように、ＰＭＯＳ領域のＮウェル５の形成およびＰチャネルドープを行うべく、ＰＭＯＳ（Ｎウェル）側のレジスト１０の開口部を通じてＶ族のヒ素（Ａｓ）やリン（Ｐ）の注入を行う（ステップＳ１−３）。
次に、図１（ｄ）に示すように、最後にＤＲＡＭメモリセル部の追加チャネルドープを行うべく、ＤＲＡＭ（Ｐウェル）側のレジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ１−４）。
続いて、図２（ａ）に示すように、レジスト１０の開口部を通じてＤＲＡＭ部の追加注入を行った後、レジスト１０を除去せずＳＴＩ１００の段差調整のため、フッ酸などのウエットエッチングにて露出したＳＴＩ１００の段差調整を行う。ここで、ウエットエッチング量は段差調整を行わずゲート電極を形成したウエーハの断面解析によりＤＲＡＭ部とロジック部（ＮＭＯＳとＰＭＯＳの中間）の段差の差を確認してウエットエッチング量を決定する（ステップＳ１−５）。
そして、図２（ｂ）に示すように、ＳＴＩ１００の形成時の初期に成膜した酸化膜１１（下敷き酸化膜）をフッ酸含有の溶液を用いたウエットエッチングにより除去する。この時、ＰＭＯＳ（Ｎウェル）領域のほうがＮＭＯＳ（Ｐウェル）領域に比べてウエットエッチングレートが早いため、ＳＴＩ１００の段差が低くなってしまう（ステップＳ１−６）。
さらに、図２（ｃ）に示すように、ゲート電極には、厚膜ゲート酸化膜（ＩＳＳＧ膜）と薄膜ゲート酸化膜（ＩＳＳＧ＋ラジカル窒化やＮＯ窒化膜）が用いられる。即ち、１回目の酸化を行い、薄膜ゲート酸化膜を用いる領域のみフッ酸溶液にて酸化膜を除去する。その後、薄膜ゲート酸化膜を成膜し、ポリシリコンや高融点金属シリサイドを堆積することによりゲート電極膜６を成膜する（ステップＳ１−７）。

このように、この実施の形態１の特徴は、図１（ｄ）のＤＲＡＭセルのチャネルドープをゲート酸化直前に処理し、図２（ａ）のウエットエッチング処理の追加によりＳＴＩ１００の突き出し量を調整することにある。即ち、ＤＲＡＭメモリセル部のチャネルドープ工程をゲート酸化前に行い、不純物注入処理の完了後にレジスト付いたままの状態（レジストを剥離しない状態）にてフッ酸処理に付することにより、ＤＲＡＭメモリセル部のＳＴＩの突き出し量を選択的に低くし、その後、下敷き酸化膜１１を除去し、ゲート電極膜６を成膜することにより、ロジック部とＤＲＡＭ部のメモリセル部におけるＳＴＩ１００の突き出し量の高低差を無くし同レベルにすることである。
なお、ステップＳ１−５でのウエットエッチングの追加により、ＤＲＡＭメモリセル周辺ではチャネルドープ用のレジストパターンに沿ってＳＴＩにウェットエッチング量による段差が付くという特徴がある。

以上で明らかなように、この実施の形態１によれば、ＤＲＡＭメモリセル部のチャネルドープ完了後にレジスト付きでＤＲＡＭ部とロジック部のＳＴＩ突き出し量の差をウエットエッチング処理にて調整するように構成したので、マスクを追加することなく、ロジック部とＤＲＡＭ部のＳＴＩ段差を同レベルに制御することが可能となる。このように、ＳＴＩの突き出し量の差を少なくすることにより、ゲート電極作成の際のフォトリソグラフィーすなわち写真製版マージンが向上するのでプロセス管理を容易にし、製造コストの低減と製品歩留まりの向上に寄与し得るという効果を奏する。

実施の形態２．
図３および図４は、この発明の実施の形態２によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図であり、以下、これらの工程図を参照してこの製造方法について説明する。なお、上記実施の形態１と同一符号の構成要素は同一部分または相当部分を示すものとする。

先ず、図３（ａ）は図１（ａ）と同様に、ＳＴＩ１００の形成後の状態を示すもので、パターンの粗密差によりＳＴＩ１００の高さに差が生じるため、パターンが密なＤＲＡＭ部ではＳＴＩ段差が高く、パターンが粗なロジック部ではＳＴＩ段差が低くなっている（ステップＳ２−１）。
次に、図３（ｂ）に示すように、ＨＤＰ膜から成るＳＴＩ１００のウエットエッチングレートが早くなるＰＭＯＳ（Ｎウェル）側に、先にレジスト１０の開口部を通じてＶ族のヒ素（Ａｓ）やリン（Ｐ）の注入を行う（Ｓ２−２）。このＶ族不純物注入により、ＰＭＯＳ領域のゲート電極形成までの間にＳＴＩ１００がエッチングされる量が一番大きくなる。したがって、後述の図４（ａ）のステップＳ２−５における段差調整のエッチングでＮＭＯＳ領域とＰＭＯＳ領域の高さの差を調整する。
次に、図３（ｃ）に示すように、先にＤＲＡＭ部のメモリセル部の追加チャネルドープを行うべく、ＤＲＡＭ（Ｐウェル）側のレジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ２−３）。
次に、図３（ｄ）に示すように、ＮＭＯＳ領域のＰウェル４の形成およびチャネルドープを行うべく、ＤＲＡＭ（Ｐウェル）およびＮＭＯＳ（Ｐウェル）側のレジスト１０の開口部を通じてIII 族のホウ素（Ｂ）の注入を行う（ステップＳ２−４）。
続いて、図４（ａ）に示すように、ＮＭＯＳ領域の注入後、レジストを付けたまま、フッ酸処理を行うことによりＮＭＯＳ、ＰＭＯＳ領域の段差の差を低減するように、段差調整を行う（ステップＳ２−５）。
そして、図４（ｂ）に示すように、ＳＴＩ１００形成時の初期に成膜した酸化膜１１（下敷き酸化膜）をフッ酸を含有した溶液を用いたウエットエッチングにより除去する。この時、ＰＭＯＳ（Ｎウェル）領域のほうがウエットエッチングレートが早いため、ＳＴＩ１００の段差が低くなる傾向がある（ステップＳ２−６）。
さらに、図４（ｃ）に示すように、ゲート電極には、上記と同様に、厚膜ゲート酸化膜（ＩＳＳＧ膜）と薄膜ゲート酸化膜（ＩＳＳＧ＋ラジカル窒化やＮＯ窒化膜）が用いられ、１回目の酸化を行い、薄膜ゲート酸化膜を用いる領域のみフッ酸溶液にて酸化膜を除去した後、薄膜ゲート酸化膜を成膜し、ポリシリコンや高融点金属シリサイドを堆積することによりゲート電極膜６を成膜する（ステップＳ２−７）。

このように、この実施の形態２は、ロジック部のＮＭＯＳ（Ｐウェル）領域とＰＭＯＳ（Ｎウェル）領域の段差を低減させる方法を示している。即ち、ＰＭＯＳ領域はＳＴＩ１００のウエットエッチングレートが早くなる。そこで、ＰＭＯＳ領域の注入を先に行い、ゲート酸化直前にＰウェルの注入を行い（図３（ｄ））、その後ゲート酸化前でのＮＭＯＳとＰＭＯＳ領域のＳＴＩ突き出し量の差分を揃えるため、フッ酸溶液によりウエットエッチングする（図４（ａ））。このことにより、ＮＭＯＳおよびＰＭＯＳ領域におけるＳＴＩ１００段差の差の低減が可能となる。このＳＴＩ１００の突き出し量の差を少なくすることにより、ゲート電極の写真製版すなわちフォトリソグラフィーマージンが向上する。
なお、この実施の形態２の場合は、Ｐウェル周辺のＳＴＩ１００にＮＭＯＳとＰＭＯＳのＳＴＩ段差が付くことが特徴である。

以上で明らかなように、この実施の形態２によれば、ＰＭＯＳ領域の注入を先に行ってからゲート酸化直前にＰウェルの注入を行い、その後ゲート酸化前でのＮＭＯＳおよびＰＭＯＳ領域のＳＴＩ突き出し量の差分をフッ酸含有の溶液によりウエットエッチングを行うように構成したので、マスクを追加することなく、ＮＭＯＳおよびＰＭＯＳ領域におけるＳＴＩ段差の差の低減が可能となり、ゲート電極作成の際のフォトリソグラフィーすなわち写真製版マージンが向上するのでプロセス管理を容易にし、製造コストの低減と製品歩留まりの向上に寄与し得るという効果を奏する。

実施の形態３．
図５は、この発明の実施の形態３による半導体装置の製造方法を示す工程図であり、占有率が密な部分がＤＲＡＭ部、粗な部分がロジック部に相当するもので、ＳＴＩ１００の占有率密度によるＳＴＩ段差のバラツキ低減に適用した場合である。なお、上記と同一の符号は同一部分または相当部分を示すものとする。
先ず、図５（ａ）は図１（ａ）と同様に、半導体基板１に所定パターンをした溝部を形成し、これにＨＤＰ膜を埋め込んだＳＴＩ１００形成後の状態を示すもので、ＳＴＩの占有率が高い部分（密）と占有率が低い部分（粗）とでＳＴＩ段差に差があり、パターンが粗な部分ではＳＴＩ段差が低くなっている（ステップＳ３−１）。
次に、図５（ｂ）に示すように、ＳＴＩ１００の占有率が密のエッチングはＳＴＩ形成直後、または注入工程が完了し、ゲート酸化形成前でレジスト１０の開口部を通じて行う（ステップＳ３−２）。
さらに、図５（ｃ）に示すように、図５（ｂ）にＳＴＩ１００の占有率が密部のところのみをウエットエッチングすることによりパターンの粗密による段差を低減する。

このように、素子分離としてのＳＴＩ１００の突き出し量はＣＭＰ研磨時、パターンの占有率の影響を受けやすいため、占有率によりＳＴＩ１００の突き出し量が異なる（図５（ｃ））。この発明の実施の形態３では、この突き出し量を同レベルにするため、下敷き酸化膜１１を除去する前に、ＳＴＩ１００の占有率が高い部分のみ開口するマスクを形成し、占有率が高い部分のみＳＴＩ１００をエッチングすることでＳＴＩパターンの粗密差によるＳＴＩ１００の突き出し量を揃えることを特徴とする。なお、この製造方法では、図２（ａ）で示したウエット処理の追加を行わず、ＳＴＩ１００の占有率に応じた開口マスクで写真製版を行い、フッ酸含有溶液によるウエット処理を追加することができる。

以上で明らかなように、この実施の形態３によれば、占有率が密部のエッチングはＳＴＩ形成後直後、または注入工程が完了し、ゲート酸化膜の形成前で行うように構成したので、ＳＴＩの占有率の粗密差による段差の差を低減することができ、ゲート電極形成時にＳＴＩの占有率によるフォーカスマージンの低下は無くなり、プロセス管理を容易にし、製造コスト低減や歩留まり向上に寄与し得るという効果を奏する。

なお、上記実施の形態１〜３では、メモリ領域にＤＲＡＭを適用したものを示したが、これに限られるものではなく、ＳＲＡＭやＥＥＰＲＯＭ、フラッシュメモリを適用することも可能である。例えば、ＳＲＡＭ部のトランジスタのみしきい値を変更したい場合には、ＳＲＡＭ部のＮＭＯＳ部の注入時に上記実施の形態１および２で示した手法が適用できるであろう。また、ＳＲＡＭのみ開口するマスクを追加することにより、ＳＴＩ突き出し量の調整が可能であろう。

この発明の実施の形態１によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。 この発明の実施の形態１によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。 この発明の実施の形態２によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。 この発明の実施の形態２によるＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。 この発明の実施の形態３による半導体装置の製造方法を示す工程図である。 従来の半導体装置のＳＴＩ形成方法を示す工程図である。 従来の半導体装置のパターンの粗密差によるＳＴＩ段差の説明図である。 従来の半導体装置の製造方法におけるトランジスタ形成時の注入によるＨＤＰ膜のエッチングレート差の説明図である。 従来のＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。 従来のＤＲＡＭ部とロジック部を混載する半導体装置の製造方法を示す工程図である。

符号の説明

１ 半導体基板、４ Ｐウェル、５ Ｎウェル、６ ゲート電極膜、１０ レジスト、１１ 酸化膜、１２ ポリシリコン、１３ 窒化膜、１４ トレンチ（溝部）、１５ ＨＤＰ膜、１００ 素子分離（ＳＴＩ）。

Claims (4)

1. 半導体基板の主表面に素子分離用の溝部を形成する工程と、
   この上に絶縁膜を形成し上記溝部に上記絶縁膜を埋め込むことにより素子分離を形成する工程と、
   Ｐウェル領域形成およびＮチャネルドープを行う工程と、
   Ｎウェル領域形成およびＰチャネルドープを行う工程と、
   メモリセル部に所定のレジストパターンを介してメモリ用のチャネルドープを行う工程と、
   上記レジストパターンを介してウエットエッチングを行い上記素子分離の段差を調整する工程と、
   ゲート電極の成膜を行う工程とを備えたメモリ領域とロジック領域を混載する半導体装置の製造方法。
2. 半導体基板の主表面に素子分離用の溝部を形成する工程と、
   この上に絶縁膜を形成し上記溝部に上記絶縁膜を埋め込むことにより素子分離を形成する工程と、
   Ｎウェル領域形成およびＰチャネルドープを行う工程と、
   メモリセル部にメモリ用のチャネルドープを行う工程と、
   所定のレジストパターンを介してＰウェル領域形成およびＮチャネルドープを行う工程と、
   上記レジストパターンを介してウエットエッチングを行い上記素子分離の段差を調整する工程と、
   ゲート電極の成膜を行う工程とを備えたメモリ領域とロジック領域を混載する半導体装置の製造方法。
3. 半導体基板の主表面に素子分離用の溝部を形成する工程と、
   この上に絶縁膜を形成し上記溝部に上記絶縁膜を埋め込むことにより素子分離を形成する工程と、
   Ｐウェル領域形成およびＮチャネルドープを行う工程と、
   Ｎウェル領域形成およびＰチャネルドープを行う工程と、
   メモリセル部に所定のレジストパターンを介してメモリ用のチャネルドープを行う工程と、
   ゲート電極の成膜を行う工程とを備えたメモリ領域とロジック領域を混載する半導体装置の製造方法において、
   レジストパターンを介してウエットエッチングを行い上記素子分離の段差を調整する工程を、上記素子分離の形成工程後およびゲート電極の成膜工程前のいずれか一方にて行うことを特徴とするメモリ領域とロジック領域を混載する半導体装置の製造方法。
4. メモリ領域は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭおよびフラッシュメモリのうちの少なくとも１つを含むことを特徴とする請求項１から請求項３のうちのいずれか１項記載のメモリ領域とロジック領域を混載する半導体装置の製造方法。

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