KR100550509B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극의 일함수를 최적화할 수 있으며, 특성이나 신뢰성의 저하를 더욱 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다. 이를 위해, 본 발명은 n형 MIS 트랜지스터 및 p형 MIS 트랜지스터를 포함한 반도체 장치의 제조 방법으로서, n형 MIS 트랜지스터가 형성되는 제1 영역에 제1 게이트 절연막(110)을 형성하는 공정과, 제1 영역으로서 제1 게이트 절연막 상에, 실리콘과, 텅스텐 및 몰리브덴 중에서 선택된 금속 원소와, 인 및 비소 중에서 선택된 불순물 원소를 함유한 제1 도전막(111)을 퇴적하는 공정과, p형 MIS 트랜지스터가 형성되는 제2 영역에 제2 게이트 절연막(110)을 형성하는 공정과, 제2 영역으로서 제2 게이트 절연막 상에, 제1 도전막보다도 높은 일함수를 갖는 제2 도전막(113)을 형성하는 공정을 포함한다.
실리콘 기판, 소자 분리 영역, 확산층, 층간 절연막, 게이트 절연막

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도.
도 9는 본 발명의 실시예에 관한 것으로, 불순물 농도와 일함수와의 관계에 대하여 나타낸 도면.
도 10은 본 발명의 실시예에 관한 것으로, 도 9에 나타낸 관계를 구하기 위해 이용한 MIS 캐패시터의 구성을 모식적으로 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 100, 200, 300 : 실리콘 기판
11, 101, 201, 301 : 소자 분리 영역
102 : 실리콘 산화막
103 : 다결정 실리콘막
105, 108, 205, 208, 306 : 확산층
106, 206, 304, 305 : 실리콘 질화막
107, 207 : 실리콘 산화막
109, 209, 307, 312 : 층간 절연막
12, 110, 202, 210, 302, 308 : 게이트 절연막
13, 111 : WSiP막
112 : Pt막
113 : Pt를 함유한 막
203, 303 : WSiAs막
211, 309 : W막
310 : 컨택트홀
311 : 실리콘막
313 : 컨택트 플러그
314 : 캐패시터
본 발명은 반도체 장치의 제조 방법, 특히 n형 MIS 트랜지스터 및 p형 MIS 트랜지스터를 포함한 반도체 장치에서의 게이트 전극의 형성 기술에 관한 것이다.
최근, 반도체 장치의 고집적화 및 고속화에 대한 요구가 높아지고 있다. 이들 요구를 실현하기 위해, 소자 치수 및 소자 간 치수의 축소화 이외에, 전극이나 배선의 저저항화가 검토되고 있다. 이러한 저저항화에 대하여, 다결정 실리콘 상에 금속 실리사이드를 적층한 폴리사이드 구조가 널리 이용되고 있다. 그러나, 반도체 장치가 미세화됨에 따라, 한층 더 저저항화가 필요해지고 있다.
이러한 상황 하에서, 게이트 절연막 상에 직접 금속막을 형성하는 구조, 소위 메탈 게이트 전극 구조가 유망시되고 있다. 그러나, 이 메탈 게이트 전극 구조에서는 게이트 절연막에 다결정 실리콘이 접하는 폴리사이드 구조 등과는 다른 새로운 문제가 발생한다. 폴리사이드 구조 등의 경우에는 트랜지스터의 임계 전압은 채널 영역의 불순물 농도와 다결정 실리콘막 내의 불순물 농도에 의해 결정된다. 이것에 대하여, 메탈 게이트 전극 구조의 경우에는 트랜지스터의 임계 전압은 채널 영역의 불순물 농도와 메탈 게이트 전극의 일함수에 의해 결정된다. 그 때문에, n 형 MIS 트랜지스터용과 p형 MIS 트랜지스터용의 상호 일함수가 다른 2 종류의 게이트 전극 재료를 이용한, 소위 이중 메탈 게이트 전극 구조가 필요해진다.
이 이중 메탈 게이트 전극 구조에서는 n형 MIS 트랜지스터의 게이트 전극에, 일함수 Φm이 4.6eV 이하, 바람직하게는 4.3eV 이하의 재료를 이용할 필요가 있다. 이러한 낮은 일함수 재료로서, Ta나 Nb가 알려져 있다. 그러나, Ta 및 Nb는 기초 절연막과의 반응성이 높기 때문에, 게이트 전극 재료로서 이용하는 것이 곤란하다. 또한, 텅스텐 실리사이드(WSix)는 열적 안정성이 우수하지만, 일함수 Φm이 4.4eV 정도이므로, n형 MIS 트랜지스터의 게이트 전극 재료로서 최적이라고 말하기 어렵다.
종래 기술로서, 특허 문헌 1, 특허 문헌 2 및 특허 문헌 3에는 게이트 전극의 일함수를 제어하는 등의 관점으로부터, 텅스텐 실리사이드(WSix)막에 불순물을 이온 주입한다는 기술이 개시되어 있다. 또한, 특허 문헌 4에는 텅스텐 실리사이드막에 불순물을 이온 주입한 후에 어닐링을 행한다는 기술이 개시되어 있다.
그러나, 어느 것의 문헌이나, 텅스텐 실리사이드막 내에 이온 주입에 의해 불순물을 도입하는 것이다. 그 때문에, 이온 주입 손상에 의해 게이트 절연막 등의 신뢰성이 저하한다는 문제나, 게이트 전극에서의 불순물 농도 분포의 제어가 어렵다는 문제가 있었다.
[특허 문헌 1]
일본 특허 공개 평8-130216호 공보
[특허 문헌 2]
일본 특허 공개 평 8-153804호 공보
[특허 문헌3]
일본 특허 공개 평9-246206호 공보
[특허 문헌 4]
일본 특허 공개 평10-125919호 공보
이와 같이, 전극이나 배선의 저저항화의 관점으로부터, 메탈 게이트 전극 구조가 제안되고 있다. 그리고, 게이트 전극의 일함수를 제어하는 등의 관점으로부터, 금속 실리사이드막 내에 불순물을 도입한다는 제안이 되고 있다. 그러나, 종래에는 이온 주입에 의해 불순물을 도입하기 때문에, 이온 주입 손상에 의해 신뢰성이 저하된다는 문제나, 불순물 농도 분포의 제어가 어렵다는 문제가 있었다. 따라서, 특성이나 신뢰성이 우수한 반도체 장치를 얻는 것이 곤란하였다.
본 발명은 상기 종래의 과제에 대하여 이루어진 것으로, 게이트 전극의 일함수를 최적화할 수 있으며, 특성이나 신뢰성의 저하를 보다 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, n형 MIS 트랜지스터 및 p형 MIS 트랜지스터를 포함한 반도체 장치의 제조 방법으로서, n형 MIS 트랜지스터가 형성되는 제1 영역에 제1 게이트 절연막을 형성하는 공정과, 상기 제1 영역으로서 상기 제1 게이트 절연막 상에, 실리콘과, 텅스텐 및 몰리브덴 중에서 선택된 금속 원소와, 인 및 비소 중에서 선택된 불순물 원소를 함유한 제1 도전막을 퇴적하는 공정과, p형 MIS 트랜지스터가 형성되는 제2 영역에 제2 게이트 절연막을 형성하는 공정과, 상기 제2 영역으로서 상기 제2 게이트 절연막 상에, 상기 제1 도전막보다도 높은 일함수를 갖는 제2 도전막을 형성하는 공정을 포함하는 것을 특징으로 한다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(제1 실시예)
도 1의 (a)∼도 3의 (i)는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도이다.
먼저, 도 1의 (a)에 도시한 바와 같이, 소자 분리 영역(101)를 갖는 단결정 실리콘 기판(반도체 기판)(100) 상에, 실리콘 산화막(102)을 형성한다. 계속해서, 실리콘 산화막(102) 상에 다결정 실리콘막(103)을 퇴적한다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 다결정 실리콘막(103)을 이방성 에칭하여, 더미 게이트 전극을 형성한다. 계속해서, n형 MIS 트랜지스터가 형성되는 영역(이하, nMOS 영역이라 함)에는 As+ 이온을 이온 주입하며, p형 MIS 트랜지스터가 형성되는 영역(이하, pMOS 영역이라 함)에는 B+ 이온을 이온 주입한다. 또한, 1000℃에서 5초의 열 처리를 실시함으로써, 소스·드레인 영역의 일부로 되는 확산층(105)을 형성한다.
다음으로, 도 1의 (c)에 도시한 바와 같이 실리콘 질화막(106) 및 실리콘 산화막(107)을 전면에 퇴적한다. 그 후, 에칭을 행하여, 더미 게이트 전극의 측벽 상에 선택적으로 실리콘 질화막(106) 및 실리콘 산화막(107)을 남긴다. 계속해서, nMOS 영역에는 P+ 이온을 이온 주입하며, pMOS 영역에는 B+ 이온을 이온 주입한다. 또한, 950℃에서 10초의 열 처리를 실시함으로써, 소스·드레인 영역의 일부로 되는 확산층(108)을 형성한다.
다음으로, 도 2의 (d)에 도시한 바와 같이, 층간 절연막(109)을 전면에 퇴적한다. 그 후, 화학적 기계적 연마(CMP)에 의해 층간 절연막(109)을 평탄화하여, 다결정 실리콘막(103)의 표면을 노출시킨다.
다음으로, 도 2의 (e)에 도시한 바와 같이, 다결정 실리콘막(103)을 제거하며, 또한 실리콘 산화막(102)을 제거한다. 이것에 의해, 실리콘 기판(100) 및 실리콘 질화막(106)으로 둘러싸인 홈이 형성된다.
다음으로, 도 2의 (f)에 도시한 바와 같이, 플라즈마 산질화법에 의해 홈의 바닥부에, 게이트 절연막(110)으로서 얇은 실리콘산질화막을 형성한다.
다음으로, 도 3의 (g)에 도시한 바와 같이, CVD법에 의해 전면에 제1 도전막으로서, 인(P)을 함유한 텅스텐 실리사이드막(이하, WSiP막으로 나타냄)(111)을 퇴적한다. 소스 가스로서는 예를 들면, W(CO)6, SiH4 및 PH3을 이용한다. W 실리사이드막에 P를 함유시킴으로써, P를 함유하지 않은 W 실리사이드막보다도 일함수를 낮출 수 있다. 또한, CMP법에 의해 WSiP막(111)을 평탄화하여, 층간막(109)의 표면 을 노출시킨다.
다음으로, 도 3의 (h)에 도시한 바와 같이, 금속막으로서 Pt막(112)을 전면에 퇴적한다. 또한, PMOS 영역 이외의 Pt막(112)을 에칭에 의해 제거한다.
다음으로, 도 3의 (i)에 도시한 바와 같이, 열 처리에 의해 Pt막(112)과 WSiP막(111)을 반응시킨다. 이 열 처리에 의해 WSiP막(111) 내의 Si가 Pt막(112)과 반응하여 Pt 실리사이드막이 형성된다. 이 Pt 실리사이드막의 형성에 수반하여, WSiP막 내의 Si가 감소한다. 그리고, Pt가 게이트 절연막(110)과 WSiP막과의 계면에서 석출된다. 그 결과, pMOS 트랜지스터의 홈 내에는 WSiP막(111)보다도 일함수가 높은 Pt를 함유한 막(제2 도전막)(113)이 형성된다.
이와 같이 하여, nMOS 트랜지스터의 게이트 전극에는 일함수가 낮은 WSiP막을 이용하며, pMOS 트랜지스터의 게이트 전극에는 WSiP막보다도 일함수가 높은 전극막을 이용한 CMOS 트랜지스터를 얻을 수 있다.
이상과 같이 본 실시예에 의하면, P를 함유한 W 실리사이드막(WSiP막)을 n형 MIS 트랜지스터의 게이트 전극으로서 이용함으로써, n형 MIS 트랜지스터의 게이트 전극의 일함수를 낮출 수 있어서, n형 MIS 트랜지스터에 적합한 게이트 전극을 얻을 수 있다. 또한, WSiP막을 CVD 등의 퇴적법에 의해 형성하기 때문에, 종래와 같이 이온 주입에 의해 불순물을 실리사이드막 내에 도입할 필요가 없다. 따라서, 게이트 절연막으로의 손상을 저감할 수 있음과 함께, 게이트 전극에서의 불순물 농도 분포의 균일화를 도모할 수 있어서, 특성이나 신뢰성이 우수한 반도체 장치를 얻을 수 있다. 또한, p형 MIS 트랜지스터의 게이트 전극은 Pt막과 WSiP막과의 반 응을 이용하여 형성되기 때문에, p형 MIS 트랜지스터에서도 게이트 절연막으로의 손상을 저감할 수 있다.
또, 상술한 실시예에서는 Pt막(금속막)과 WSiP막을 반응시키도록 하였지만, 금속막에는 pMOS 트랜지스터의 게이트 전극으로서 바람직한 4.8eV 이상의 일함수를 갖는 금속을 이용하는 것이 가능하다. 구체적으로는, Pt, Pd, Ni, Co, W, Mo, Sb 및 Bi 중 적어도 하나를 함유하는 금속막을 이용하는 것이 가능하다.
도 9는 WSiP막에 함유된 불순물 원소의 농도(P 농도)와 일함수와의 관계에 대하여 나타낸 것이다(도 9에서, 동그라미 모양으로 나타냄). 본 관계는 도 10에 도시한 바와 같은 MIS 캐패시터를 제작하여, 그 C-V 특성을 측정함으로써 얻어진 것이다.
도 10에 도시한 MIS 캐패시터는 이하와 같이 하여 제작하였다. 먼저, 소자 분리 영역(11)을 갖는 단결정 실리콘 기판(10) 상에, 게이트 절연막(12)으로서 실리콘 산화막을 형성하였다. 계속해서, 실리콘 산화막(12) 상에, CVD법에 의해 P를 함유한 텅스텐 실리사이드막(WSiP막)(13)을 퇴적하였다. 이 때, PH3 가스의 유량을 제어함으로써 WSiP막(13) 내의 P 농도를 변화시켰다. 그 후, WSiAs막(13)을 이방성 에칭하여 게이트 전극을 형성하였다. 이와 같이 하여, 도 10에 도시한 바와 같은 MIS 캐패시터를 제작하였다.
도 9로부터 알 수 있는 바와 같이, WSiP막 내의 P 농도가 1×1019/cm3 정도에서는 WSiP막의 일함수는 4.4eV 정도이며, WSi막(불순물을 함유하지 않은 WSi막)의 일함수로 거의 변하지 않는다. WSiP막(13) 내의 P 농도가 1×1020/cm3보다도 높아지는 부근에서부터, 일함수는 급격히 저하하기 시작한다. 또한, WSiP막(13) 내의 P 농도가 1×1021/cm3보다 높아지면, 일함수는 4.3eV보다도 낮아져서, NMOS 트랜지스터의 게이트 전극의 일함수로서 보다 바람직한 값으로 된다.
또한, WSiP막 대신 As를 함유한 텅스텐 실리사이드막(WSiAs막)에 대해서도, 도 10과 마찬가지의 MIS 캐패시터를 제작하고, WSiAs막에 함유된 불순물 원소의 농도(As 농도)와 일함수와의 관계에 대하여 조사하였다. 그 결과를 도 9에서 직사각형 모양으로 나타내었다. 도 9로부터 알 수 있는 바와 같이, WSiAs막에 대해서도 WSiP막의 경우와 마찬가지의 경향이었다.
따라서, WSiP막 혹은 WSiAs막에 함유된 불순물 원소의 농도는 1×1020/cm3보다도 높은 것이 바람직하며, 1×1021/cm3보다도 높은 것이 보다 바람직하다. 또, 불순물 원소의 농도의 상한은 1×1022/cm3 정도이다.
또, 상기 실시예에서는 WSiP막 소스 가스(성막용 가스)로서 W(CO)6, SiH4 및 PH3을 이용하였지만, W 소스 가스로는 WF6 혹은 WCl6을 이용하고, Si 소스 가스로는 SiH2Cl2, SiCl4 혹은 SiF4를 이용하며, P 소스 가스로는 PF 3, PCl3, PClF2 혹은 PBr3을 이용하는 것도 가능하다.
또한, WSiAs막에 대해서, W 소스 가스 및 Si 소스 가스로는 WSiP막의 경우와 마찬가지의 소스 가스를 이용할 수 있으며, As 소스 가스로는 AsH3, AsCl3 혹은 AsF 3 등을 이용할 수 있다.
또한, 상기 실시예에서는 P 혹은 As를 함유한 텅스텐 실리사이드막에 대하여 설명하였지만, P 혹은 As를 함유한 몰리브덴 실리사이드막(MoSiP막 혹은 MoSiAs막)을 이용하는 것도 가능하다. 이 경우에도, 도 9와 마찬가지의 결과가 얻어지고 있다. MoSiP막 및 MoSiAs막에서는 Mo 소스 가스로서 Mo(CO)6, MoF6 혹은 MoCl6 을 이용하는 것이 가능하다. Si 소스 가스, P 소스 가스 및 As 소스 가스에 대해서는 상술한 WSiP막 및 WSiAs막의 경우와 마찬가지이다.
(제2 실시예)
도 4의 (a)∼도 5의 (h)는 본 발명의 제2 실시예에 따른 반도체 장치의 제조법을 모식적으로 나타낸 단면도이다.
먼저, 도 4의 (a)에 도시한 바와 같이 소자 분리 영역(201)을 갖는 단결정 실리콘 기판(반도체 기판)(200) 상에, NMOS 트랜지스터의 게이트 절연막(202)으로서, 실리콘 산화막을 형성한다. 계속해서, 실리콘 산화막(202) 상에, CVD법에 의해 제1 도전막으로서, 비소(As)를 함유한 텅스텐 실리사이드막(이하, WSiAs막으로 나타냄)(203)을 퇴적한다. 소스 가스로서는 예를 들면, W(CO)6, SiH4 및 AsH3 을 이용한다. W 실리사이드막에 As를 함유시킴으로써, As를 함유하지 않은 W 실리사이드막보다도 일함수를 낮출 수 있다.
다음으로, 도 4의 (b)에 도시한 바와 같이 WSiAs막(203)을 이방성 에칭하여, 게이트 전극을 형성한다. 계속해서, n형 MIS 트랜지스터가 형성되는 영역(nMOS 영역)에는 As+ 이온을 이온 주입하며, p형 MIS 트랜지스터가 형성되는 영역(pMOS 영역)에는 B+ 이온을 이온 주입한다. 또한, 1000℃에서 5초의 열 처리를 실시함으로써, 소스·드레인 영역의 일부로 되는 확산층(205)을 형성한다.
다음으로, 도 4의 (c)에 도시한 바와 같이 실리콘 질화막(206) 및 실리콘 산화막(207)을 전면에 퇴적한다. 그 후, 에칭을 행하여, 게이트 전극의 측벽 상에 선택적으로 실리콘 질화막(206) 및 실리콘 산화막(207)을 남긴다. 계속해서, nMOS 영역에는 P+ 이온을 이온 주입하며, pMOS 영역에는 B+ 이온을 이온 주입한다. 또한, 950℃에서 10초의 열 처리를 실시함으로써, 소스·드레인 영역의 일부로 되는 확산층(208)을 형성한다.
다음으로, 도 4의 (d)에 도시한 바와 같이 층간 절연막(209)을 전면에 퇴적한다. 그 후, 화학적 기계적 연마(CMP)에 의해 층간 절연막(209)을 평탄화하여, WSiAs막(203)의 표면을 노출시킨다.
다음으로, 도 5의 (e)에 도시한 바와 같이 pMOS 영역의 WSiAs막(203)을 제거하며, 또한 실리콘 산화막(202)을 제거한다. 이것에 의해, 실리콘 기판(200) 및 실리콘 질화막(206)으로 둘러싸인 홈이 형성된다.
다음으로, 도 5의 (f)에 도시한 바와 같이 열 산화법에 의해 홈의 바닥부에, PMOS 트랜지스터의 게이트 절연막(210)으로서 얇은 실리콘 산화막을 형성한다.
다음으로, 도 5의 (g)에 도시한 바와 같이 제2 도전막으로서 W막(211)을 전 면에 퇴적한다. 또한, 도 5의 (h)에 도시한 바와 같이 CMP법에 의해 W막(211)을 평탄화하여 층간막(209)의 표면을 노출시킨다. W의 일함수는 4.9eV 정도로 높기 때문에, pMOS 트랜지스터의 전극 재료로서 바람직하다.
이와 같이 하여, nMOS 트랜지스터의 게이트 전극에는 일함수가 낮은 WSiAs막을 이용하며, pMOS 트랜지스터의 게이트 전극에는 WSiAs막보다도 일함수가 높은 전극막을 이용한 CMOS 트랜지스터를 얻을 수 있다.
이상과 같이, 본 실시예에 따르면, As를 함유한 W 실리사이드막(WSiP막)을 n형 MIS 트랜지스터의 게이트 전극으로서 이용함으로써, n형 MIS 트랜지스터의 게이트 전극의 일함수를 낮출 수 있어서, n형 MIS 트랜지스터에 적합한 게이트 전극을 얻을 수 있다. 또한, WSiAs막을 CVD 등의 퇴적법에 의해 형성하기 때문에, 종래와 같이 이온 주입에 의해 불순물을 실리사이드막 내에 도입할 필요가 없다. 따라서, 게이트 절연막에의 손상을 저감할 수 있음과 함께, 게이트 전극에서의 불순물 농도 분포의 균일화를 도모할 수 있어서, 특성이나 신뢰성이 우수한 반도체 장치를 얻을 수 있다. 또한, p형 MIS 트랜지스터의 게이트 전극은 WSiAs막을 제거한 영역에 W막을 매립함으로써 형성되기 때문에, p형 MIS 트랜지스터에서도 게이트 절연막에의 손상을 저감할 수 있다.
(제3 실시예)
도 6의 (a)∼도 8의 (i)는 본 발명의 제3 실시예에 따른 반도체 장치의 제조법을 모식적으로 나타낸 단면도이다. 본 실시예는 메모리 영역과 로직 영역을 갖는 반도체 장치에 관한 것이다.
먼저, 도 6의 (a)에 도시한 바와 같이 소자 분리 영역(301)을 갖는 단결정 실리콘 기판(반도체 기판)(300) 상에, NMOS 트랜지스터의 게이트 절연막(302)으로서 실리콘 산화막을 형성한다. 계속해서, 실리콘 산화막(302) 상에, CVD법에 의해 제1 도전막으로서, 비소(As)를 함유한 텅스텐 실리사이드막(WSiAs막)(303)을 퇴적한다. 소스 가스로서는 예를 들면, W(CO)6, SiH4 및 AsH3을 이용한다. 또한, WSiAs막(303) 상에, CVD법에 의해 실리콘 질화막(304)을 퇴적한다.
다음으로, 도 6의 (b)에 도시한 바와 같이 WSiAs막(303) 및 실리콘 질화막(304)을 이방성 에칭하여, 게이트 전극을 형성한다. 또한, 실리콘 질화막(305)을 퇴적한 후, 실리콘 질화막(305)의 에칭을 행한다. 이것에 의해, 게이트 전극을 실리콘 질화막(304 및 305)으로 둘러싸는 구조가 형성된다. 또, 상세한 설명은 생략하지만, 본 공정에서는 메모리 영역과 로직 영역 각각에, 소스·드레인으로 되는 확산층(306)도 형성된다.
다음으로, 도 6의 (c)에 도시한 바와 같이 층간 절연막(307)을 전면에 퇴적한다. 그 후, 화학적 기계적 연마(CMP)에 의해 층간 절연막(307)을 평탄화하여 실리콘 질화막(304)의 표면을 노출시킨다.
다음으로, 도 7의 (d)에 도시한 바와 같이 로직 영역에서의 pMOS 영역의 실리콘 질화막(304) 및 WSiAs막(303)을 제거하며, 또한 실리콘 산화막(302)을 제거한다. 이것에 의해, 실리콘 기판(300) 및 실리콘 질화막(305)으로 둘러싸인 홈이 형성된다.
다음으로, 도 7의 (e)에 도시한 바와 같이, 플라즈마 산질화법에 의해 홈의 바닥부에, PMOS 트랜지스터의 게이트 절연막(308)으로서 얇은 실리콘 산화막을 형성한다.
다음으로, 도 7의 (f)에 도시한 바와 같이, 전면에 W막(309)을 퇴적한다. 또한, CMP법에 의해 W막(309)을 평탄화하여, 층간 절연막(307)의 표면을 노출시킨다.
이와 같이 하여, nMOS 트랜지스터의 게이트 전극에는 일함수가 낮은 WSiAs막(303)을 이용하며, pMOS 트랜지스터의 게이트 전극에는 WSiAs막보다도 일함수가 높은 W막(309)을 이용한 CMOS 트랜지스터를 얻을 수 있다.
다음으로, 도 8의 (g)에 도시한 바와 같이 메모리 영역에서, 층간 절연막(실리콘 산화막)(307)에 컨택트홀(310)을 형성한다. 이 때, 실리콘 질화막에 대하여 실리콘 산화막을 고선택비로 드라이 에칭하는 방법을 이용한다. 이 방법에 의해 리소그래피 공정에서 컨택트홀 패턴이 게이트 전극 방향에 어긋났다고 하여도, 게이트 전극의 측벽에 형성된 실리콘 질화막(305)은 에칭되지 않고 남는다. 그 때문에, 게이트 전극과 컨택트홀 내에 매립되는 도전성 재료가 전기적으로 단락되지 않는다.
다음으로, 도 8의 (h)에 도시한 바와 같이, 전면에 P를 함유한 실리콘막(311)을 퇴적하고, 또한 CMP법에 의해 컨택트홀(310) 내에 실리콘막(311)을 선택적으로 남긴다.
다음으로, 도 8의 (i)에 도시한 바와 같이, 전면에 층간 절연막(312)을 형성 한다. 계속해서, 컨택트홀(311) 상의 층간 절연막(312)에 컨택트홀을 형성하며, 또한 컨택트홀 내에 컨택트 플러그(313)를 매립한다. 컨택트 플러그(313)는 예를 들면, W막/TiN막/Ti막의 적층막으로 형성되며, 전면에 적층막을 형성한 후, CMP법에 의해 평탄화를 행함으로써 얻어진다. 또한, 컨택트 플러그(313)가 매립된 층간 절연막(312) 상에 MIM 캐패시터(314)를 형성한다. 이 MIM 캐패시터(314)는 예를 들면, 상부 전극(314a) 및 하부 전극(314c)에 Ru막을 이용하고, 유전체막(314b)에 산화 탄탈막 등의 고유전체막을 이용한 것이다.
이상과 같이, 본 실시예에서는 도 7의 (d)의 공정에서 PMOS 영역의 실리콘 산화막(302)을 제거하며, 도 7의 (e)의 공정에서 게이트 절연막(308)을 새롭게 형성하고 있다. 따라서, 로직 영역의 PMOS 트랜지스터에, 메모리 영역의 NMOS 트랜지스터와는 상이한 게이트 절연막을 이용할 수 있다. 예를 들면, 로직 영역에 메모리 영역보다도 얇은 게이트 절연막이나 유전율이 높은 절연막을 이용할 수 있다. 따라서, 로직 회로의 고속화를 달성할 수 있다. 또한, 마찬가지로, 로직 영역의 NMOS 트랜지스터에도 메모리 영역의 NMOS 트랜지스터와는 상이한 게이트 절연막을 이용함으로써, 로직 회로의 고속화를 도모할 수 있다.
또한, 본 실시예에서는 nMOS 트랜지스터의 게이트 전극 주위는 실리콘 질화막으로 피복되어 있다. 따라서, 메모리 영역에서는 자기 정합 컨택트 프로세스를 이용할 수 있어서, 메모리 영역의 집적도를 향상시킬 수 있다.
또, 상술한 제1∼제3 실시예에서는 nMOS 트랜지스터의 게이트 전극으로서, P를 함유한 W 실리사이드막(WSiP막) 혹은 As를 함유한 W 실리사이드막(WSiAs막)을 이용하였지만, P를 함유한 Mo 실리사이드막(MoSiP막) 혹은 As를 함유한 Mo 실리사이드막(MoSiAs막)을 이용하여도, 마찬가지의 효과를 얻는 것이 가능하다.
또한, 상술한 제1∼제3 실시예에서는 게이트 절연막으로서 실리콘 산화막 혹은 실리콘산질화막을 이용하였지만, Hf 산화물막, Zr 산화물막, Ti 산화물막, Ta 산화물막, La 산화물막 등을 이용하는 것도 가능하다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 취지를 일탈하지 않는 범위 내에서 다양하게 변형하여 실시하는 것이 가능하다. 또한, 상기 실시예에는 여러가지 단계의 발명이 포함되어 있으며, 개시된 구성 요건을 적절하게 조합함으로써 여러가지 발명이 추출될 수 있다. 예를 들면, 개시된 구성 요건으로부터 몇개의 구성 요건이 삭제되어도, 소정의 효과가 얻어지는 것이면 발명으로서 추출될 수 있다.
본 발명에 따르면, N형 MIS 트랜지스터의 게이트 전극의 일함수를 낮출 수 있음과 함께, 게이트 절연막에서의 손상 저감이나 게이트 전극에서의 불순물 농도 분포의 균일화를 도모할 수 있어서, 특성이나 신뢰성이 우수한 반도체 장치를 얻는 것이 가능해진다.

Claims (11)

  1. n형 MIS 트랜지스터 및 p형 MIS 트랜지스터를 포함한 반도체 장치의 제조 방법에 있어서,
    n형 MIS 트랜지스터가 형성되는 제1 영역에 제1 게이트 절연막을 형성하는 공정과,
    상기 제1 영역으로서 상기 제1 게이트 절연막 상에, 실리콘과, 텅스텐 및 몰리브덴 중에서 선택된 금속 원소와, 인 및 비소 중에서 선택된 불순물 원소를 함유한 제1 도전막을 퇴적하는 공정과,
    p형 MIS 트랜지스터가 형성되는 제2 영역에 제2 게이트 절연막을 형성하는 공정과,
    상기 제2 영역으로서 상기 제2 게이트 절연막 상에, 상기 제1 도전막보다도 높은 일함수를 갖는 제2 도전막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 영역에 제1 도전막을 퇴적하는 공정은 상기 제2 영역에 상기 제1 도전막을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 영역에 제2 도전막을 형성하는 공정은, 상기 제2 영역에 퇴적된 상기 제1 도전막 상에 금속막을 형성하는 공정과, 열 처리에 의해 상기 제1 도전막과 상기 금속막을 반응시켜서 상기 제1 도전막에 함유된 실리콘의 농도를 감소시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 금속막은 Pt, Pd, Ni, Co, W, Mo, Sb 및 Bi 중 적어도 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제2 영역에 제2 도전막을 형성하는 공정은, 상기 제2 영역에 퇴적된 제1 도전막을 제거하는 공정과, 상기 제1 도전막이 제거된 영역에 상기 제2 도전막을 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 도전막은 금속막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 도전막은 실리콘의 소스, 상기 금속 원소의 소스, 및 상기 불순물 원소의 소스를 이용한 화학적 기상 성장법에 의해 퇴적되는 것을 특징으로 하는 반 도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 n형 MIS 트랜지스터는 메모리 회로용으로 이용되며, 상기 p형 MIS 트랜지스터는 로직 회로용으로 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과, 막 두께 및 유전율 중 적어도 한쪽이 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 도전막에 함유된 상기 불순물 원소의 농도는 1×1020/cm3보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 도전막에 함유된 상기 불순물 원소의 농도는 1×1021/cm3보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
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