CN1274018C - 半导体器件的制造方法 - Google Patents
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Abstract
提供可以使栅电极的功函数优化，而且可以防止特性或可靠性的降低的半导体器件的制造方法。具备n型MIS晶体管和p型MIS晶体管的半导体器件的制造方法，其特征在于具备：在要形成n型MIS晶体管的第1区域上形成第1栅绝缘膜(110)的工序；在既是第1区域又是第1栅绝缘膜上，淀积含有从硅、钨和钼中选出的金属元素，和从磷和砷中选出的杂质元素的第1导电膜(111)的工序；在要形成p型MIS晶体管的第2区域上形成第2栅绝缘膜(110)的工序；在既是第2区域又是第2栅绝缘膜上，形成具有比第1导电膜还高的功函数的第2导电膜(113)的工序。
Description
技术领域
本发明涉及半导体器件的制造方法，特别是涉及具备n型MIS晶体管和p型MIS晶体管的半导体器件中的栅电极的形成技术。
背景技术
近些年来，对半导体器件的高集成化和高速化的要求日益高涨。为了实现这些要求，除去元件尺寸和元件间尺寸的缩小化之外，人们还正在探讨电极或布线的低电阻化。对于这样的低电阻化，广为应用的是把金属硅化物叠层到多晶硅上的多晶硅化物结构。但是，随着半导体器件微细化，要求更进一步的低电阻化。
在这样的状况下，那种在栅绝缘膜上直接形成金属膜的结构、即所谓的金属栅电极结构被认为是有希望的。但是，在该金属栅电板结构的情况下，却会产生多晶硅与栅绝缘膜接连这样的与多晶硅化物结构等不同的新的问题。在多晶硅化物结构等的情况下，晶体管的阈值电压，可由沟道区的杂质浓度和多晶硅膜中的杂质浓度决定。与此相对，在金属栅电极结构的情况下，晶体管的阈值电压由沟道区的杂质浓度和金属栅电极的功函数决定。为此，就必须为那种使用n型MIS晶体管用和p型MIS晶体管用的功函数彼此不同的2种栅电极材料的所谓的双金属栅电极结构。
在该双金属栅电板结构的情况下，n型MIS晶体管的栅电极必须使用功函数φm在4.6eV以下，理想的是在4.3eV以下的材料。作为这样的低功函数材料，大家知道Ta或Nb。但是，Ta和Nb由于与基底绝缘膜之间的反应性高，难于作为栅电极材料使用。此外，钨硅化物(WSix)热稳定性虽然很好，但是功函数φm为4.4eV左右，难于说作为n型MIS晶体管的栅电极材料是最合适的。
作为现有的技术，在专利文献1、专利文献2和专利文献3中，从控制栅电极的功函数等的观点考虑，公开了向钨硅化物(WSix)中离子注入杂质这样的技术。此外，在专利文献4中，公开了在向钨硅化物膜中离子注入了杂质后进行退火这样的技术。
但是，不论哪一个文献都要向钨硅化物膜中借助于离子注入导入杂质。为此，存在着栅绝缘膜等的可靠性因离子注入带来的损伤而降低这样的问题，或栅电极中的杂质浓度分布的控制很难这样的问题。
[专利文献1]
特开平8-130216号公报
[专利文献2]
特开平8-153804号公报
[专利文献3]
特开平9-246206号公报
[专利文献4]
特开平10-125919号公报
如上所述，从电极或布线的低电阻化的观点考虑，人们提出；金属栅电极结构的方案。此外，从控制栅电极的功函数的观点考虑，人们提出了向金属硅化物膜中导入杂质的方案。但是，以往，由于要借助于离子注入导入杂质，故存在着可靠性因离子注入损伤而下降的问题或难于控制杂质浓度分布的问题。因此要得到特性和可靠性优良的半导体器件是困难的。
发明内容
本发明就是对于上述现有的课题而完成的，目的在于提供可以使栅电极的功函数优化，而且可以防止特性或可靠性的降低的半导体器件的制造方法
本发明的半导体器件的制造方法，是具备n型MIS晶体管和p型MIS晶体管的半导体器件的制造方法，其特征在于具备：在形成n型MIS晶体管的第1区域上形成第1栅绝缘膜的工序；在形成p型MIS晶体管的第2区域上形成第2栅绝缘膜的工序；在是上述第1区域的上述第1栅绝缘膜上及是上述第2区域的上述第2栅绝缘膜上，淀积含有从硅、钨和钼中选择的金属元素，和从磷及砷中选择的杂质元素的第1导电膜的工序；
在已淀积到上述第2区域上的上述第1导电膜上形成金属膜的工序；和借助于热处理使上述第1导电膜与上述金属膜反应，减少在上述第1导电膜中含有的硅的浓度的工序。
附图说明
图1的剖面图模式性地示出了本发明的实施形态1的半导体器件的制造方法。
图2的剖面图模式性地示出了本发明的实施形态1的半导体器件的制造方法。
图3的剖面图模式性地示出了本发明的实施形态1的半导体器件的制造方法。
图4的剖面图模式性地示出了本发明的实施形态2的半导体器件的制造方法。
图5的剖面图模式性地示出了本发明的实施形态2的半导体器件的制造方法。
图6的剖面图模式性地示出了本发明的实施形态3的半导体器件的制造方法。
图7的剖面图模式性地示出了本发明的实施形态3的半导体器件的制造方法。
图8的剖面图模式性地示出了本发明的实施形态3的半导体器件的制造方法。
图9与本发明的实施形态有关，示出了杂质浓度与功函数之间的关系。
图10与本发明的实施形态有关，模式性地示出了为求图9所示的关系而使用的MIS电容器的构成。
具体实施方式
以下，参看附图说明本发明的实施形态。
(实施形态1)
图1(a)到图3(i)的剖面图模式性地示出了本发明的实施形态1的半导体器件的制造方法。
首先，如图1(a)所示，在具有元件隔离区101的单晶硅衬底(半导体衬底)100上，形成氧化硅膜102。接着，在氧化硅膜102上，淀积多晶硅膜103。
其次，如图1(b)所示，对多晶硅膜103进行各向异性刻蚀，形成虚设栅电极。接着，向要形成n型MIS晶体管的区域(以下，叫做nMOS区域)离子注入As+离子，向要形成p型MIS晶体管的区域(以下，叫做pMOS区域)离子注入B+离子。然后，采用进行1000℃、5秒的热处理的办法，形成成为源、漏区的一部分的扩散层105。
其次，如图1(c)所示，向整个面上淀积氮化硅膜106和氧化硅膜107。然后，进行深刻蚀，在虚设栅电极的侧壁上选择性地剩下氮化硅膜106和氧化硅膜107。接着，向nMOS区域离子注入P+离子，向pMOS区域离子注入B+离子。然后，采用进行950℃、10秒的热处理的办法，形成成为源、漏区的一部分的扩散层108。
其次，如图2(d)所示，向整个面上淀积层间绝缘膜109。然后，借助于化学机械研磨(CMP)使层间绝缘膜109平坦化，使多晶硅膜103的表面露出来。
其次，如图2(e)所示，除去多晶硅膜103，然后再除去氧化硅膜102。借助于此，就可以形成被硅衬底100和氮化硅膜106围起来的沟。
其次，如图2(f)所示，借助于等离子体氮氧化法，在沟的底部上，作为栅绝缘膜110形成薄的氮氧化硅膜。
其次，如图3(g)所示，借助于CVD法，作为第1导电膜向整个面上淀积含磷(P)的钨硅化物膜(以下，记做WSiP膜)111。作为源气体，例如，使用W(CO)6、SiH4和PH3。由于在W硅化物膜中含有P，故也可以用不含P的W硅化物膜使功函数下降。此外，借助于CMP法使WSiP膜111平坦化，使层间膜109的表面露出来。
其次，如图3(h)所示，作为金属膜向整个面上淀积Pt膜112。然后，借助于刻蚀除去PMOS区域以外的Pt膜112。
其次，如图3(i)所示，借助于热处理使Pt膜112和WSiP膜111进行反应。借助于该热处理，WSiP膜111中的Si与Pt膜进行反应形成Pt硅化物膜。随着该Pt硅化物膜的形成，WSiP膜中的Si减少。因此，Pt就会在栅绝缘膜110和WSiP膜之间的界面上析出。其结果是，在pMOS晶体管的沟内就可以形成功函数比WSiP膜111还高的含Pt的膜(第2导电膜)113。
这样一来，就可以得到nMOS晶体管的栅电极用功函数低的WSiP膜，pMOS晶体管的栅电极用功函数比WSiP膜高的电极膜的CMOS晶体管。
如上所述，倘采用本实施形态，由于把含P的W硅化物膜(WSiP膜)用做n型MIS晶体管的栅电极，故可以降低n型MIS晶体管的栅电板的功函数，可以得到对n型MIS晶体管合适的栅电极。此外，由于借助于CVD等的淀积法形成WSiP膜，故就不需要像现有技术那样借助于离子注入向硅化物膜中导入杂质。因此，在可以减少对栅绝缘膜的损伤的同时，还可以实现栅电极中的杂质浓度分布的均一化，可以得到特性或可靠性优良的半导体器件。此外，p型MIS晶体管的栅电极，由于可以利用Pt膜与WSiP膜之间的反应形成，故即便是在p型MIS晶体管中，也可以减少对栅绝缘膜的损伤。
另外，在上述的实施形态中，虽然作成为使Pt膜(金属膜)与WSiP膜进行反应，但是在金属膜中作为pMOS晶体管的栅电极理想的是可以使用具有4.8eV以上的功函数的金属。具体地说，可以使用至少含有Pt、Pd、Ni、Co、W、Mo、Sb和Bi中之一的金属膜。
图9示出了在WSiP膜中含有的杂质元素的浓度(P浓度)与功函数之间的关系(图中用圆点表示)。本关系是采用制作图10所示的那样的MIS电容器，测定其C-V特性的办法得到的。
图10所示的MIS电容器，要如下所述地制作。首先，在具有元件隔离区11的单晶硅衬底10上，作为栅绝缘膜12形成氧化硅膜。接着，向氧化硅膜12上，用CVD法，淀积含P的钨硅化物膜(WSiP膜)13。这时，采用控制PH3气体的流量的办法，使WSiP膜13中的P浓度变化。然后，对WSiP膜13进行各向异性刻蚀，形成栅电极。借助于此，制作成图10所示的那样的MIS电容器。
由图9可知，在WSiP膜中的P浓度为1×1019/cm3左右的情况下，WSiP膜的功函数为4.4eV左右，与WSi膜(不含杂质的WSi膜)的功函数几乎没有变化。WSiP膜13中的P浓度，从比1×1020/cm3还高的附近开始功函数急剧地下降。此外，当WSiP膜13中的P浓度，变得比1×1021/cm3还高时，功函数将变得比43eV低，变成为作为NMOS晶体管的栅电极的功函数更为理想的值。
此外，对于取代WSiP膜含有As的钨硅化物膜(WSiAs膜)，也制作与图10同样的MIS电容器，并对在WSiAs膜中含有的杂质元素的浓度(As浓度)与功函数之间的关系进行研究。在图9中用小方块示出了其结果。由图9可知，对于WSiAs膜也具有与WSiP膜的情况下同样的倾向。
因此，在WSiP膜或WSiAs膜中含有的杂质元素的浓度，理想的是要比1×1020/cm3还高，更为理想的是比1×1021/cm3还高。另外杂质元素的浓度的上限是1×1022/cm3左右。
另外，在上述实施形态中，作为WSiP膜的源气体(成膜用气体)，虽然使用的是W(CO)6、SiH4和PH3，但是W的源气体也可以使用WF6或WCl6，Si的源气体也可以使用SiH2Cl2、SiCl4或SiF4，P的源气体也可以使用PF3、PCl3、PClF2或PBr3。
此外，对于WSiAs膜来说，W的源气体和Si的源气体可以使用与WSiP膜的情况下同样的源气体，As的源气体则可以使用AsH3、AsCl3或AsF3等。
此外，在上述实施形态中，虽然说明的是含有P或As的钨硅化物膜，但是也可以使用含有P或As的钼硅化物膜(MoSiP膜或MoSiAs膜)。在该情况下，也可以得到与图9同样的结果。在MoSiP膜或MoSiAs膜的情况下，作为Mo的源气体，可以使用Mo(CO)6、MoF6或MoCl6。至于Si的源气体、P的源气体和As的源气体，与上述的WSiP膜和WSiAs膜的情况是同样的。
(实施形态2)
图4(a)到图5(h)的剖面图模式性地示出了本发明的实施形态2的半导体器件的制造方法。
首先，如图4(a)所示，在具有元件隔离区201的单晶硅衬底(半导体衬底)200上，作为NMOS晶体管的栅绝缘膜202，形成氧化硅膜。接着，向氧化硅膜202上，用CVD法，作为第1导电膜，淀积含有砷(As)的钨硅化物膜(以下，记为WSiAs膜)203。作为源气体，例如，使用W(CO)6、SiH4和AsH3。由于在W硅化物膜中含有As，可以使功函数比不含As的W硅化物膜下降得更多。
其次，如图4(b)所示，对WSiAs膜203进行各向异性刻蚀，形成虚设栅电极。接着，向要形成n型MIS晶体管的区域(nMOS区域)离子注入As+离子，向要形成p型MIS晶体管的区域(pMOS区域)离子注入B+离子。然后，采用进行1000℃、5秒的热处理的办法，形成将成为源、漏区的一部分的扩散层205。
其次，如图4(c)所示，向整个面上淀积氮化硅膜206和氧化硅膜207。然后，进行深刻蚀，在虚设栅电极的侧壁上选择性地剩下氮化硅膜206和氧化硅膜207。接着，向nMOS区域离子注入P+离子，向pMOS区域离子注入B+离子。然后，采用进行950℃、10秒的热处理的办法，形成将成为源、漏区的一部分的扩散层208。
其次，如图4(d)所示，向整个面上淀积层间绝缘膜209。然后，借助于化学机械研磨(CMP)使层间绝缘膜209平坦化，使WSiAs膜203WSiAs膜203的表面露出来。
其次，如图5(e)所示，去除pMOS区域的WSiAs膜203，然后再除去氧化硅膜202。借助于此，就可以形成被硅衬底200和氮化硅膜206围起来的沟。
其次，如图5(f)所示，借助于热氧化法，在沟的底部上，作为PMOS晶体管栅绝缘膜210形成薄的氧化硅膜。
其次，如图5(g)所示，在整个面上淀积作为第2导电膜的W膜211。进而，如图5(h)所示，用CMP法，使W膜211平坦化，使层间膜209的表面露出来。由于W的功函数高达4.9eV左右，故作为pMOS晶体管的电极材料是理想的。
这样一来，就可以得到nMOS晶体管的栅电极用功函数低的WSiAs膜，pMOS晶体管的栅电极用功函数比WSiAs膜高的电极膜的CMOS晶体管。
如上所述，倘采用本实施形态，由于把含As的W硅化物膜(WSiAs膜)用做n型MIS晶体管的栅电极，故可以降低n型MIS晶体管的栅电极的功函数，可以得到对n型MIS晶体管合适的栅电极。此外，由于借助于CVD等的淀积法形成WSiAs膜，故就不需要像现有技术那样借助于离子注入向硅化物膜中导入杂质。因此，在可以减少对栅绝缘膜的损伤的同时，还可以实现栅电极中的杂质浓度分布的均一化，可以得到特性或可靠性优良的半导体器件。此外，p型MIS晶体管的栅电极，由于可以采用把W膜埋入到除去了WSiAs膜的区域内的办法形成，故即便是在p型MIS晶体管中，也可以减少对栅绝缘膜的损伤。
(实施形态3)
图6(a)到图8(i)的剖面图模式性地示出了本发明的实施形态3的半导体器件的制造方法。本实施形态，涉及具有存储器区域和逻辑电路区域的半导体器件。
首先，如图6(a)所示，在具有元件隔离区301的单晶硅衬底(半导体衬底)300上，作为NMOS晶体管的栅绝缘膜302，形成氧化硅膜。接着，向氧化硅膜302上，用CVD法，作为第1导电膜，淀积含有砷(As)的钨硅化物膜(以下，记为WSiAs膜)303。作为源气体，例如使用W(CO)6、SiH4及ASH3。此外，向WSiAs膜303上，用CVD法，淀积氮化硅膜304。
其次，如图6(b)所示，对WSiAs膜303和氮化硅膜304进行各向异性刻蚀，形成栅电极。此外，在淀积上氮化硅膜305后，进行氮化硅膜305的深刻蚀。借助于此，把栅电极形成为被氮化硅膜304和305围起来的结构。另外，详细的说明虽然省略了，但是在本工序中，也可以在存储器区域和逻辑电路区域中的每一者上形成成为源、漏区的一部分的扩散层306。
其次，如图6(c)所示，向整个面上淀积层间绝缘膜307。然后，借助于CMP使层间绝缘膜307平坦化，使氮化硅膜304的表面露出来。
其次，如图7(d)所示，除去逻辑电路区域上的pMOS区域的氮化硅膜304和WSiAs膜303，然后再除去氧化硅膜302。借助于此，就可以形成被硅衬底300和氮化硅膜305围起来的沟。
其次，如图7(e)所示，用等离子体氮氧化法，在沟的底部上，作为PMOS晶体管栅绝缘膜308形成薄的氧化硅膜。
其次，如图7(f)所示，向整个面上淀积W膜309。然后用CMP法，使W膜309平坦化，使层间绝缘膜307的表面露出来。
这样一来，就可以得到nMOS晶体管的栅电极用功函数低的WSiAs膜303，pMOS晶体管的栅电极用功函数比WSiAs膜高的W膜309的CMOS晶体管。
其次，如图8(g)所示，在存储器区域中，在层间绝缘膜(氧化硅膜)307上形成接触孔310。这时，要使用对于氮化硅膜用高选择比干法刻蚀氧化硅膜的方法，借助于该方法，即便是假定在光刻工序中接触孔图形向栅电极方向偏离，在栅电极的侧壁上形成的氮化硅膜305也会剩下来而不会被刻蚀。为此，栅电极和埋入到接触孔内的导电性材料也不会电短路。
其次，如图8(h)所示，向整个面上淀积含P的硅膜311，然后，用CMP法使硅膜311在接触孔310内选择性地剩下来。
其次，如图8(i)所示，在整个面上形成层间绝缘膜312。接着，在硅膜311上的层间绝缘膜312上形成接触孔，然后，向接触孔内埋入接触插针313。接触插针313，例如，可以采用用W膜/TiN膜/Ti膜的叠层膜形成，在在整个面上形成了叠层膜之后，用CMP法进行平坦化的办法得到。此外，在已埋入了接触插针313的层间绝缘膜312上，形成MIM电容器314。该MIM电容器314，例如，是这样的电容器：上部电极314a和下部电极314c使用Ru膜，电介质膜314b使用氧化钽膜等的高介电系数膜。
如上所述，在本实施形态中，在图7(d)的工序中除去PMOS区域的氧化硅膜302，在图7(e)的工序中，重新形成栅绝缘膜308。因此，在逻辑电路区域PMOS晶体管中，就可以使用与存储器区域的NMOS晶体管不同的栅绝缘膜。例如，在逻辑电路区域中可以使用与存储器区域比较栅绝缘膜更薄或介电系数更高的绝缘膜。因此，就可以实现逻辑电路的高速化。此外，同样，采用在逻辑电路区域的NMOS晶体管中也可以使用与存储器区域的NMOS晶体管不同的栅绝缘膜的办法，就可以实现逻辑电路的进一步的高速化。
此外，在本实施形态中，nMOS晶体管的栅电极的周围已用氮化硅膜被覆起来。因此，在存储器区域中就可以利用自我匹配接触工艺，就可以提高存储器区域的集成度。
另外，在上述的实施形态1到3中，虽然作为nMOS晶体管的栅电极使用的是含P的W硅化物膜(WSiP膜)或含As的W硅化物膜(WSiAs膜)，但是，使用含P的Mo硅化物膜(MoSiP膜)或含As的Mo硅化物膜(MoSiAs膜)，得到同样的效果也是可能的。
此外，在上述的实施形态1到3中，虽然作为栅绝缘膜使用的是氧化硅膜或氮化硅膜，但是，使用Hf氧化物膜、Zr氧化物膜、Ti氧化物膜、Ta氧化物膜、La氧化物膜等也是可能的。
以上对本发明的实施形态进行了说明，但是，本发明并不限定于上述的实施形态，在不背离本发明的技术思想的范围内进行种种的变形后加以实施是可能的。此外，在上述实施形态中含有种种的阶段的发明，采用对所公开的构成要件进行适当组合的办法就可以抽出种种的发明。例如，即便是从所公开的构成要件只削除若干个构成要件，只要可以得到规定的效果，就可以作为发明而被抽出。
倘采用本发明，在可使N型MIS晶体管的栅电极的功函数下降的同时，还可以实现栅绝缘膜的损伤的减少和栅电极中的杂质浓度分布的均一化，因而可以得到特性和可靠性优良的半导体器件。
Claims (9)
1.一种半导体器件的制造方法，是具备n型MIS晶体管和p型MIS晶体管的半导体器件的制造方法，其特征在于具备：
在形成n型MIS晶体管的第1区域上形成第1栅绝缘膜的工序；
在形成p型MIS晶体管的第2区域上形成第2栅绝缘膜的工序；
在是上述第1区域的上述第1栅绝缘膜上及是上述第2区域的上述第2栅绝缘膜上，淀积含有从硅、钨和钼中选择的金属元素，和从磷及砷中选择的杂质元素的第1导电膜的工序；
在已淀积到上述第2区域上的上述第1导电膜上形成金属膜的工序；和借助于热处理使上述第1导电膜与上述金属膜反应，减少在上述第1导电膜中含有的硅的浓度的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：上述金属膜至少含有Pt、Pd、Ni、Co、W、Mo、Sb和Bi中之一。
3.一种半导体器件的制造方法，是具备n型MIS晶体管和p型MIS晶体管的半导体器件的制造方法，其特征在于具备：
在形成n型MIS晶体管的第1区域上形成第1栅绝缘膜的工序；
在形成p型MIS晶体管的第2区域上形成第2栅绝缘膜的工序；
在是上述第1区域的上述第1栅绝缘膜上及是上述第2区域的上述第2栅绝缘膜上，淀积含有从硅、钨和钼中选择的金属元素，和从磷及砷中选择的杂质元素的第1导电膜的工序；
去除已淀积在上述第2区域上的第1导电膜的工序；
和向除去了上述第1导电膜后的区域内埋入第2导电膜的工序。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于：上述第2导电膜是金属膜。
5.根据权利要求1或3所述的半导体器件的制造方法，其特征在于：上述第1导电膜用使用硅的源、上述金属元素的源和上述杂质元素的源的化学气相淀积法进行淀积。
6.根据权利要求1或3所述的半导体器件的制造方法，其特征在于：上述半导体器件中包括，具有上述n型MIS晶体管及上述p型MIS晶体管的逻辑电路和具有上述n型MIS晶体管的存储器电路。
7.根据权利要求1或3所述的半导体器件的制造方法，其特征在于：上述第2栅绝缘膜与上述第1栅绝缘膜，至少膜厚和介电系数中的一方不同。
8.根据权利要求1或3所述的半导体器件的制造方法，其特征在于：在上述第1导电膜中含有的上述杂质元素的浓度比1×1020/cm3高。
9.根据权利要求1或3所述的半导体器件的制造方法，其特征在于：在上述第1导电膜中含有的上述杂质元素的浓度比1×1021/cm3高。
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Legal Events
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|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060906 Termination date: 20091130 |