CN1218283A - 利用有选择的外延生长方法的半导体器件制造方法 - Google Patents
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Abstract
一种制造带有IGFET的半导体器件的制造方法,它可以降低由于栅电极与IGFET的源/漏区之间通过淀积在其电介侧壁上的导电颗粒引起的电流泄露。在形成IGFET的基本结构后,分别在第一和第二源/漏区上形成第一和第二单晶硅外延层。接着,使第一和第二单晶硅外延层的表面区域氧化,并且通过腐蚀除去。如果,有多余的多晶硅颗粒生长在第一和第二电介侧壁上。则该多余的颗粒被氧化并除去,从而防止短路的发生。
Description
本发明涉及一种半导体器件制造方法，特别涉及一种利用硅的有选择的生长方法的制造带有绝缘栅极场效应晶体管(IGFET)的半导体器件的方法。
近几年来，随着集成度的增加，半导体器件越来越趋向小型化，象存储器或逻辑器件这样的大量电子器件被集成一块半导体基片或芯片上。在高度集成的半导体器件中，通常使用象金属氧化物半导体场效应晶体管(MOSFET)这样的IGFET。
为了适应小型化和集成度增加的趋势，需要解决由于在IGFET中的短沟道效应所引起的问题。一种已知的解决该问题的方法是减少IGFET的源/漏区的深度。但是，该源/漏区的深度的减少又会引起另一个问题，即该源/漏区的表面电阻增加，同时源/漏区与布线材料之间的接触电阻也增加。
为了上述问题，现已研究出几种方法，即通过利用有选择的外延生长技术分别在源/漏区和栅电极上形成外延层的方法。在图1A-1C中示出这种传统方法的一个实例。
显然，在一块半导体基片上形成有大量IGFET。但是，在此为简单起见只对其中一个IGFET进行说明。
首先，通过公知工艺形成一个基本的晶体管结构，如图1A所示。
特别地，在单晶硅基片101的正面上选择地形成一绝缘电介质102，从而确定形成IGFET 20的有源区101A。在该有源区101A中在基片101表面上形成栅氧化物103。在该栅氧化物103上形成多晶硅栅极104。源/漏区106a和106b形成于基片101的表面区域中位于有源区101A内的栅电极104的两侧。电介侧壁105a和105b分别形成于位于栅电极104两侧的源/漏区106a和106b上。电介侧壁105a和105b与栅电极104的对应侧表面相接触。
接着，通过利用有选择的外延生长技术，分别同时在未覆盖的源/漏区106a和106b上形成单晶硅外延层108a和108b，在该未覆盖的栅电极104上形成多晶硅层108c，如图1B所示。该硅的选择生长工艺按与绝缘电介质102和侧壁氧化物105自定位的方式进行。
接着，淀积象钛(Ti)这样的高熔点金属以覆盖基片101的整个表面，从而形成于单晶硅外延层108a和108b以及多晶硅层108c相接触的高熔点金属层(未示出)。然后，对该带有高熔点金属层的基片101通过热处理进行退火，以引起高熔点金属层与单晶硅外延层108a、108b以及多晶硅层108c之间的硅化反应。
因此，高熔点硅化物层111a和111b分别形成于源/漏区106a和106b。与此同时，高熔点硅化物层111c形成于栅电极104上。在此阶段的状态如图1C所示。
通过上述的工艺，该IGFET 120由栅氧化物103、栅电极104、源/漏区106a和106b、电介侧壁105a和105b、单晶硅外延层111a和111b、以及多晶硅层111c构成，如图1C所示。
单晶硅外延层111a和111b分别具有与源/漏区106a和106b相同的功能。多晶硅层111c具有与104相同的功能。
在图1A-1C中所示的传统半导体器件制造方法中，当源/漏区106a和106b形成较浅时，可以解决上述问题，即源/漏区106a和106b表面电阻增加，以及源/漏区106a和106b与布线材料之间的接触电阻增加的问题。
但是，在图1B所示的硅的有选择的外延生长工艺中，多晶硅或无定形硅有可能淀积在电介侧壁105a和105b以及绝缘电介质102的表面上。这是由于偏离外延生长条件引起的有选择的降低所造成的。
在图1B中，附图标记118表示淀积于电介侧壁105a和105b表面上的多晶硅或无定形硅的颗粒。在图1C中，附图标记121表示由于多晶硅或无定形硅颗粒118的硅化反应产生的高熔点硅化物颗粒。
该导电的高熔点硅化物颗粒121所产生的问题是在栅电极104与任何一个源/漏区106a和106b之间容易发生短路现象。该短路现象会导致IGFET 120的泄漏电流。
当单晶硅外延层108a、108b和多晶硅层108c变厚时，栅电极104与形成于源/漏区106a和106b上的单晶硅外延层108a和108b之间的实质距离变短。因此，在这种情况下，即使高熔点硅化物颗粒的尺寸较小也容易发生短路现象。
另外，在1988年公开的日本专利特开昭63-16627中公开带有IGFET的半导体器件的另一种制造方法。
在该方法中，在用于有选择地除去形成于单晶硅基片正面上的氧化硅(SiO2)层以形成栅氧化物的湿法蚀刻工艺之前，在由SiO2构成的电介侧壁的表面上淀积氮化硅(Si3N4)。因为对于象氰氟酸(HF)这样的通用腐蚀剂来说，Si3N4具有比SiO2更低的腐蚀率，所以在该湿法蚀刻工艺中，该电介侧壁不被腐蚀。
相应地，由于在上述湿法蚀刻工艺过程中对电介侧壁的底部的蚀刻所引起的栅电极和源/漏区之间的短路现象不会发生。
显然，在日本专利特开昭63-16627中公开的传统制造方法不能够解决上述的由于高熔点硅化物的颗粒121造成短路的问题。
相应地，本发明的一个目的是提供一种制造带有IGFET的半导体器件的制造方法，它能够使由于IGFET栅电极与源/漏区通过淀积于其电介侧壁上的导电颗粒发生短路所引起的电流泄漏降低。
本发明的另一个目的是提供一种制造带有IGFET的半导体器件的制造方法，它能够提高半导体器件的合格率和可靠性。
在下文的说明中，对于本领域的专业人士来说，上述目的以及其它未特别提到的目的将变得更加清楚。
根据本发明的半导体器件制造方法包括如下步骤(a)-(h)：
在步骤(a)中，在第一导电型的单晶硅基片的正面上形成绝缘电介质，从而确定一个有源区。
在步骤(b)中，在该有源区上形成一基本的晶体管结构。该基本的晶体管结构包括形成于基片的正面上的栅绝缘层、形成于栅绝缘层上的电极、形成于基片中位于该栅电极每一侧且具有与第一导电型相对的第二导电型的第一和第二源/漏区、以及形成于该栅电极每一侧且与第一和第二源/漏区的对应表面以及栅电极的对应侧面相接触的第一和第二电介侧壁。
在步骤(c)中，单晶硅有选择地外延生长在第一和第二源/漏区的未被覆盖表面上，从而分别在该第一和第二源/漏区上形成第一和第二单晶硅外延层。
在步骤(d)中，第一和第二单晶硅外延层的表面区域被氧化。
在步骤(e)中，第一和第二单晶硅外延层的氧化表面区域被通过腐蚀除去。
在步骤(f)中，形成与已除去氧化表面区域的第一和第二单晶硅外延层相接触的高熔点金属层。
在步骤(g)中，通过热处理使高熔点金属层与第一和第二多晶硅层发生反应，从而在第一和第二源/漏区上分别形成第一和第二高熔点硅化物层。该第一和第二高熔点硅化物层分别具有与第一和第二源/漏区相同的功能。
在步骤(h)中，除去未反应的高熔点金属层从而构成具有基本晶体管结构和第一和第二硅化物层的IGFET。
通过根据本发明的半导体器件制造方法，在于步骤(b)中形成基本晶体管结构之后，通过步骤(c)中的选择性外延生长工艺在第一和第二源/漏区上分别形成该第一和第二单晶硅外延层。然后，在步骤(d)中，第一和第二单晶硅外延层的表面区域被氧化，并且在步骤(e)中，第一和第二单晶硅外延层被腐蚀除去。
因此，如果在生长第一和第二单晶硅外延层的步骤(c)中，在第一和第二电介侧壁上生长了多余的多晶硅或无定形硅颗粒，则该多余的颗粒在步骤(d)中被氧化，并在步骤(e)中被除去。相应地，可以防止栅电极与第一和第二源/漏区之间通过淀积于第一和第二电介侧壁上的多余颗粒而发生短路。
并且，由于防止栅电极与第一和第二源/漏区之间通过淀积于第一和第二电介侧壁上的多余颗粒而发生短路，则提高了带有IGFET的半导体器件的合格率和可靠性。
在根据本发明的方法的最佳实施例中，在步骤(b)中栅电极由多晶硅构成。在步骤(c)，多晶硅层被有选择的外延生长于栅电极上。
在该实施例中，栅电极和多晶硅层的总厚度与第一源/漏区和第一高熔点硅化物层的总厚度以及第二源/漏区和第二高熔点硅化物层的总厚度同时增加。因此，其另一优点是，栅电极与第一和第二源/漏区之间的短路的可能性降低。
在根据本发明的方法的另一最佳实施例中，在步骤(e)和(f)之间另外增加一个重新形成第一和第二电介侧壁的被腐蚀部分的步骤。在本实施例中，在步骤(e)中不会产生由于第一和第二电介侧壁的被腐蚀部分所引起的缺点。
重新形成第一和第二电介侧壁的被腐蚀部分的步骤可能与形成第一和第二电介侧壁的步骤相同或不同。
在本发明的方法的又一最佳实施例中，该第一和第二电介侧壁由氮化硅构成。
在该实施例中，由于第一和第二电介侧壁由氮化硅构成，该第一和第二电介侧壁不会被在除去第一和第二单晶硅外延层的氧化表面的步骤(e)所腐蚀而除去。因此，不会产生由于第一和第二电介侧壁的被腐蚀部分所引起的任何缺点。另外，其另一优点是不必需要上述重新形成第一和第二电介侧壁被腐蚀部分的步骤。
任何高熔点金属都可以用于形成高熔点金属层。但是，最好用钛(Ti)、钨(W)、钼(Mo)和钴(Co)中的任何一种。因为这些高熔点金属中的任何一种都可以产生合适的硅化材料以实现与第一和第二源/漏区相同的功能。
为了使本发明易于实施，现在参照附图具体说明。
图1A-1C分别表示制造带有IGFET的半导体器件的传统制造方法的工艺步骤的部分截面示意图。
图2A-2F分别表示制造带有IGFET的半导体器件的本发明第一实施例的制造方法的工艺步骤的部分截面示意图。
图3A-3F分别表示制造带有IGFET的半导体器件的本发明第二实施例的制造方法的工艺步骤的部分截面示意图。
下面参照附图具体说明本发明的最佳实施例。第一实施例
图2A-2F示出本发明第一实施例的半导体器件制造方法。
显然，该半导体基片具有形成于一块半导体基片上形成有大量IGFET。但是，为了简单起见，在此只对其中一个IGFET进行说明。
在该方法中，如图2A所示，首先通过硅的局部氧化工艺(LOCOS)在n-型单晶硅基片1的表面区域上有选择地形成由SiO2构成的绝缘电介层2，从而确定要形成IGFET 20的有源区域1A。
通过热氧化工艺，在该有源区1A中，在基片1的整个表面上形成厚度为8nm的SiO2层(未示出)。接着，通过化学气相淀积(CVD)工艺，在覆盖整个基片1的SiO2层上淀积厚度为200nm的多晶硅层(未示出)。
通过利用通常的光刻技术对多晶硅层和其下层的SiO2层构图以形成特定的平面形状，从而在有源区1A中，从SiO2层形成栅氧化层3，并从多晶硅层形成栅电极4，如图2A所示。栅电极4是位于栅氧化层3上。由于SiO2层被有选择地蚀去，通过该构图工艺，在有源区1A中的基片1的保留表面从SiO2层中暴露出来。由该保留的SiO2层形成栅氧化层3。
通过CVD工艺在整个基片1上淀积厚度为80nm的SiO2层(未示出)，以覆盖栅电极4、栅氧化层3、以及绝缘电介层2。接着，通过各向异性蚀刻工艺把所淀积的SiO2层蚀去，从而在基片1的暴露表面上在栅电极4的两侧形成电介侧壁5a和5b。该由SiO2构成的电介侧壁5a和5b与栅电极4的对应侧面和基片1的暴露表面相接触。
然后，通过离子注入工艺，在30keV加速能量下，把剂量为1×1015原子/cm2的作为p-型掺杂剂的氟化硼(BF2)离子有选择地注入到基片1的有源区1A上。然后，基片1在1000℃的温度下经过退火工艺，从而使所注入的硼原子(B)激活。因此，在有源区1A内于栅电极4两侧上形成p-型源/漏区6a和6b。该源/漏区6a和6b是按与栅电极4、绝缘侧壁5a和5b、以及绝缘电介层2自定位的方式形成的。
由于在离子注入工艺中BF2原子也被注入多晶硅栅电极4内，所以栅电极4变为具有p-型导电性，从而降低其电阻。
通过上述工艺，制造出如图2A所示的基本晶体管结构。
在形成源/漏区6a和6b的步骤之后，通过有选择的外延生长工艺，使硅有选择地外延生长在源/漏区6a和6b未覆盖表面。在此工艺中，在栅电极4的未覆盖表面上选择地生长多晶硅。该有选择的外延生长工艺的生长条件如下：
采用超高真空(UHV)CVD装置、最小真空气压为1×10-10乇、以及生长室(未示出)抽空速率为500升/秒[氮气(N2)-当量值]。
在该具有基本晶体管结构的硅基片1被导入UHV CVD装置的生长室之前，用稀释的HF溶液对该基片1进行清洗工艺，并用纯水进行漂洗，再进行烘干。
然后，该带有基本晶体管结构的硅基片1被导入生长室，然后在气压为1×10-10乇、温度为800℃真空环境下进行退火，从而除去在该基片1的未覆盖表面上产生的氧化物。
在该退火工艺之后，基片1的温度保持为650℃，并把Si2H6(硅烷)气体以5sccm的流速输入生长室以作为硅源。因此，分别在源/漏区6a和6b的未覆盖表面上生长厚度为80nm的单晶硅外延层8a和8b，如图2B所示。与此同时，在栅电极4的未覆盖表面上形成厚度为80nm的多晶硅层8c。
在此，假设在电介侧壁5a和5b的未覆盖表面上淀积有多晶或无定形硅的多余颗粒18，如图2B所示。如此淀积的导电颗粒能够使单晶硅外延层8a和8b与多晶硅层8c之间相互电连接。
接着，使单晶硅外延层8a和8b以及多晶硅层8c在1000℃的温度下，在氧气(O2)环境中，进行10分钟的热氧化。如图2C所示，这样在单晶硅外延层8a的表面区域内形成SiO2层9a，在单晶硅外延层8b的表面形成SiO2层9b，以及在多晶硅层8c的表面形成SiO2层9c。SiO2层9a、9b和9c的厚度都为20nm。
在该热氧化工艺过程中，多余的多晶硅或无定形硅的颗粒18被氧化，结果SiO2颗粒19淀积于电介侧壁5a和5b的未覆盖表面上，如图2C所不。
另外，为了有选择地除去如此形成的SiO2层9a、9b、和9c，用稀释的HF溶液对带有SiO2层9a、9b、和9c的基片1进行湿法蚀刻工艺。在该蚀刻工艺过程中，由SiO2层构成的电介侧壁5a和5b被部分除去。在此阶段的状态如图2D所示。SiO2层9a、9b、和9c的厚度由于该蚀刻工艺而约减少到60nm。
在该湿法蚀蚀工艺过程中，淀积于电介侧壁5a和5b的未覆盖表面上的多余SiO2颗粒19被完全除去，如图2D所示。
然后，通过CVD工艺淀积上SiO2层以覆盖基片1的整个表面。通过各向同性蚀刻工艺把所淀积的SiO2层蚀去，从而形成由SiO2构成的电介侧壁7a和7b，如图2E所示。这意味着，由SiO2构成的电介侧壁5a和5b的分别被电介侧壁7a和7b重新形成。
通过溅射工艺淀积上钛(Ti)层10以覆盖基片1的整个表面。该钛层10与单晶硅外延层8a和8b和多晶硅层8c相接触。在此阶段的状态如图2E所示。
通过利用真空管退火装置在特定温度下对所淀积的钛层10进行热处理，使得该钛层10与它所接触的单晶硅外延层8a和8b以及多晶硅层8c发生反应。因此，由于该硅化反应，在源/漏区6a和6b以及栅电极4上分别形成硅化钛层11a、11b、和11c，如图2F所示。
该硅化工艺是按与单晶硅外延层8a和8b以及多晶硅层8c自定位的方式进行的。这意味着，该工艺是所谓“自定位的硅化”工艺中的一种典型工艺。
此后，通过蚀刻工艺把未反应的钛层10除去。这样就制造成如图2F所示的IGFET 20。该IGFET 20是由栅氧化层3、栅电极4、源/漏区6a和6b、电介侧壁7a和7b、单晶硅外延层11a和11b以及多晶硅层11c形成的。单晶硅外延层11a和11b分别具有与源/漏区6a和6b相同的功能。多晶硅层11c具有与栅电极4相同功能。
最后，通过利用现有工艺，形成层间绝缘层以覆盖所制造的IGFET，在该层间绝缘层上形成布线层以电连接到源/漏区6a和6b的栅电极4。这样完成半导体器件的制造过程。
如上文所述，通过该第一实施例的半导体器件制造方法，在形成如图2A中所示的基本晶体管结构之后，通过利用有选择的外延生长工艺，分别在源/漏区6a和6b和栅电极4上形成单晶硅外延层8a和8b以及多晶硅层8c，如图2B所示。接着，对该单晶硅外延层8a和8b以及多晶硅层8c的表面区域进行热氧化，以形成SiO2层9a、9b、和9c，然后通过湿法蚀刻工艺除去SiO2层9a、9b和9c，如图2C和2D所示。
因此，在生长单晶硅外延层8a和8b以及多晶硅层8c的有选择的外延生长工艺中，即使多余的多晶硅或无定形硅颗粒18生长在电介侧壁5a和5b上，该多余的颗粒18在热氧化工艺中被氧化形成如图2C中所示的SiO2颗粒19，并且在后续的湿法蚀刻工艺中该SiO2颗粒19与在外延层8a、8b和8c中的SiO2层9a、9b、和9c被一同除去。
相应地，可以防止栅电极4与源/漏区6a和6b之间通过多余的淀积在电介侧壁5a和5b上的多晶硅或无定形硅的颗粒18发生短路。
另外，由于可以防止栅电极与源/漏区6a和6b之间通过多余的多晶硅或无定形硅的颗粒18发生短路，所以可以提高带有IGFET的半导体器件的合格率和可靠性。第二实施例
图3A-3F中示出本发明第二实施例的半导体器件的制造方法。
该第二实施例的方法与第一实施例的方法的工艺步骤相同，只是其中采用由氮化硅(Si3N4)构成的电介侧壁12a和12b，而不是采用由SiO2构成的电介侧壁5a和5b(或7a和7b)。
因此，为简单起见在此省略与第一实施例相的工艺步骤，并对图3A-3C中相同的部分标以相同的附图标记。
首先，如图3A所示，由SiO2构成的绝缘电介层2有选择地形成在n-单晶硅基片1的表面区域上，从而确定要形成IGFET 30的有源区域。在该有源1A中在基片1的整个暴露表面上形成厚度为8nm的SiO2层(未示出)。在覆盖整个基片1的SiO2层上淀积厚度为200nm的多晶硅层(未示出)。对该多晶硅层和其下层的SiO2层构图以形成特定的平面形状，从而在有源区1A中，从SiO2层形成栅氧化层3，从多晶硅层形成栅电极4，如图3A所示。
上述工艺与第一实施例相同。
接着，通过CVD工艺在整个基片1上淀积厚度为80nm的Si3N4层(未示出)以覆盖该栅电极4、栅氧化层3、以及绝缘电介层2。接着，通过各向异性蚀刻工艺把所淀积的Si3N4层蚀去，从而在基片1的暴露表面上在栅电极4的两侧形成电介侧壁12a和12b。该由Si3N4构成的电介侧壁12a和12b与栅电极4的对应侧面和基片1的暴露表面相接触。
然后，通过与第一实施例相同的离子注入工艺和相同的退火工艺，在有源区1A内于栅电极4两侧上形成p-型源/漏区6a和6b。该源/漏区6a和6b是按与栅电极4、绝缘侧壁12a和12b、以及绝缘电介层2自定位的方式形成的。通过该工艺，栅电极4变为具有p-型导电性，从而降低其电阻。
通过上述工艺，制造出如图3A所示的基本晶体管结构。
在形成源/漏区6a和6b的步骤之后，通过有选择的外延生长工艺，在以与第一实施例相同的生长条件下，使硅有选择地外延生长在源/漏区6a和6b未覆盖表面以及栅电极4的未覆盖表面上。这样，在源/漏区6a和6b的未覆盖表面上生长厚度为80nm的单晶硅外延层8a和8b，如图3B所示。与此同时，在栅电极4的未覆盖表面上形成厚度为80nm的多晶硅层8c。
在此，假设在电介侧壁12a和12b的未覆盖表面上淀积有多晶或无定形硅的多余颗粒18，如图3B所示。这样淀积的导电颗粒18使单晶硅外延层8a和8b与多晶硅层8c相互电连接。
接着，用于第一实施例相同的条件通过热氧化工艺对单晶硅外延层8a和8b和多晶硅层8c进行氧化。因此，如图3C所示，SiO2层9a形成于单晶硅外延层8a表面区域中，SiO2层9b形成于单晶硅外延层8b表面区域中，以及SiO2层9c形成于多晶硅层8c表面区域中。而SiO2层9a、9b、9c的厚度都为20nm。
通过该热氧化工艺，多晶硅或无定形硅的多余颗粒18被氧化，形成淀积于电介侧壁12a和12b的未覆盖表面上的SiO2颗粒19，如图3C所示。
另外，为了除去这样形成的SiO2层9a、9b和9c，通过稀释的HF溶液对带有SiO2层9a、9b和9c的基片1进行湿法蚀刻工艺。与第一实施例不同的是，电介侧壁12a和12b由Si3N4构成。因此，它们不会在蚀刻工艺中被腐蚀。此阶段的状态如图3D所示。SiO2层9a、9b和9c的厚度由于该蚀刻工艺减小到约为60nm，这与第一实施例中相同。
通过该湿法蚀刻工艺，淀积于电介侧壁5a和5b的未覆盖表面上的多余的SiO2颗粒19被完全除去，如图3D所示。
因为由Si3N4构成的电介侧壁12a和12b在蚀刻工艺中不被腐蚀，因为不需要重新形成侧壁12a和12b的工艺。这样可以降低所需的工艺步骤的数目。但是，其缺点是上述选择生长工艺在Si和Si3N4之间的选择性比第一实施例中的在Si和SiO2这间的选择性低。结果，可能会产生这样的问题，即在单晶硅外延层8a和8b以及多晶硅层8c的厚度相对较大时，可能不能实现所需的选择性。
接着，把钛(Ti)层10淀积到基片1的整个表面上，使钛层10与单晶硅外延层8a和8b以及多晶硅层8c相接触。在此阶段的状态显示在图3E中。淀积的钛层10受到热处理，从而使钛层10与接触的单晶硅外延层8a和8b以及接触的多晶硅层8c反应。因此，由于硅化反应，在源/漏区6a和6b以及栅电极4上分别形成硅化钛层11a、11b和11c，如图3F所示。此后，通过蚀刻工艺把未参加反应的钛层10除去。此工艺与第一实施例中相同。
因此，制造出如图3F所示的IGFET 30。该IGFET 30是由栅氧化层3、栅电极4、源/漏区6a和6b、电介侧壁12a和12b、单晶硅外延层11a和11b以及多晶硅层11c形成的。
最后，通过利用现有工艺，形成层间绝缘层以覆盖所制造的IGFET，在该层间绝缘层上形成布线层以电连接到源/漏区6a和6b的栅电极4。这样完成半导体器件的制造过程。这些工艺过程与第一实施例中的相同。
如上面所说明的，第二实施例的半导体器件制造方法具有与第一实施例相同的优点。
尽管在第一和第二实施例中针对p-沟道IGFET进行说明，但本发明不限于此，显然，本发明也可以用于n-沟道IGFET以及互补MOSFET。
尽管在第一和第二实施例中用钛作为高熔点金属，但本发明不仅限于钛这种金属。还可以在本发明中采用象钨(W)、钴(Co)、和钼(Mo)这样的其它高熔点金属。
在第一和第二实施例的有选择的外延生长工艺中采用UHV CVD装置。但是，也可以在本发明中采用低压CVD(LPCVD)装置。
虽然在上文中已对本发明的最佳实施例进行描述，而是应当知道对于专业人士来说还可以作出各种显而易见的改动，而并没有脱离本发明的精神实质。因此，本发明范围仅由本发明的所附权利要求所确定。
Claims (5)
1、一种半导体器件的生产方法，其特征在于，包括如下步骤：
(a)在第一导电型的单晶硅基片的正面上形成绝缘电介质，从而确定一个有源区；
(b)在该有源区上形成一基本的晶体管结构；
所述基本的晶体管结构包括形成于所述基片的所述正面上的栅绝缘层、形成于所述栅绝缘层上的栅电极、形成于基片中位于该栅电极每一侧且具有与所述第一导电型相对的第二导电型的第一和第二源/漏区、以及形成于所述栅电极两侧且与第一和第二源/漏区的对应表面以及所述栅电极的对应侧面相接触的第一和第二电介侧壁；
(c)单晶硅有选择地外延生长在所述第一和第二源/漏区的未被覆盖表面上，从而分别在所述第一和第二源/漏区上形成第一和第二单晶硅外延层；
(d)氧化所述第一和第二单晶硅外延层的表面区域；
(e)通过腐蚀除去所述第一和第二单晶硅外延层的所述氧化表面区域；
(f)形成与已除去氧化表面区域的第一和第二单晶硅外延层相接触的高熔点金属层；
(g)通过热处理使高熔点金属层与第一和第二单晶硅层发生反应，从而在第一和第二源/漏区上分别形成第一和第二高熔点硅化物层；
该第一和第二高熔点硅化物层分别具有与第一和第二源/漏区相同的功能；以及
(h)除去未反应的高熔点金属层从而构成具有基本晶体管结构和第一和第二硅化物层的IGFET。
2、根据权利要求1所述的方法，其特征在于，在步骤(b)中，所述栅电极由多晶硅构成；
在步骤(c)中，一多晶硅层有选择地生长在所述栅电极上。
3、根据权利要求1所述的方法，其特征在于，在步骤(e)和(f)之间另外增加一个重新形成第一和第二电介侧壁的被腐蚀部分的步骤。
4、根据权利要求1所述的方法，其特征在于，所述第一和第二电介侧壁是由氮化硅构成的。
5、根据权利要求1所述的方法，其特征在于，所述高熔点金属层由钛、钨、钼、和钴中的任意一种高熔点金属构成。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1898785B (zh) * | 2003-10-24 | 2011-09-07 | 英特尔公司 | 外延沉积的源极/漏极 |
| CN104681443A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104716041A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3485435B2 (ja) * | 1997-04-04 | 2004-01-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100505630B1 (ko) * | 1999-03-08 | 2005-08-04 | 삼성전자주식회사 | 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 |
| US6297109B1 (en) * | 1999-08-19 | 2001-10-02 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow junction transistors while eliminating shorts due to junction spiking |
| TW461047B (en) * | 2000-03-09 | 2001-10-21 | Winbond Electronics Corp | Manufacturing method of embedded DRAM |
| JP2002026310A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6998305B2 (en) * | 2003-01-24 | 2006-02-14 | Asm America, Inc. | Enhanced selectivity for epitaxial deposition |
| US7153772B2 (en) * | 2003-06-12 | 2006-12-26 | Asm International N.V. | Methods of forming silicide films in semiconductor devices |
| US7056796B2 (en) * | 2003-12-03 | 2006-06-06 | United Microelectronics Corp. | Method for fabricating silicide by heating an epitaxial layer and a metal layer formed thereon |
| US7202117B2 (en) * | 2005-01-31 | 2007-04-10 | Freescale Semiconductor, Inc. | Method of making a planar double-gated transistor |
| US7329596B2 (en) * | 2005-10-26 | 2008-02-12 | International Business Machines Corporation | Method for tuning epitaxial growth by interfacial doping and structure including same |
| US8278176B2 (en) | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
| US8367548B2 (en) * | 2007-03-16 | 2013-02-05 | Asm America, Inc. | Stable silicide films and methods for making the same |
| US7759199B2 (en) * | 2007-09-19 | 2010-07-20 | Asm America, Inc. | Stressor for engineered strain on channel |
| US8367528B2 (en) * | 2009-11-17 | 2013-02-05 | Asm America, Inc. | Cyclical epitaxial deposition and etch |
| KR101714003B1 (ko) * | 2010-03-19 | 2017-03-09 | 삼성전자 주식회사 | 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자 |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| CN103137480B (zh) * | 2011-11-25 | 2015-07-08 | 中芯国际集成电路制造(上海)有限公司 | Mos器件的形成方法及其形成的mos器件 |
| US9099423B2 (en) | 2013-07-12 | 2015-08-04 | Asm Ip Holding B.V. | Doped semiconductor films and processing |
| US9905475B2 (en) | 2015-06-09 | 2018-02-27 | International Business Machines Corporation | Self-aligned hard mask for epitaxy protection |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166271A (ja) | 1986-12-27 | 1988-07-09 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| US5250454A (en) * | 1992-12-10 | 1993-10-05 | Allied Signal Inc. | Method for forming thickened source/drain contact regions for field effect transistors |
| US5409853A (en) * | 1994-05-20 | 1995-04-25 | International Business Machines Corporation | Process of making silicided contacts for semiconductor devices |
| US5496750A (en) * | 1994-09-19 | 1996-03-05 | Texas Instruments Incorporated | Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| JP2630290B2 (ja) * | 1995-01-30 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5504031A (en) * | 1995-07-03 | 1996-04-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets |
| JPH0945907A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置の製造方法 |
| JP2735041B2 (ja) * | 1995-07-28 | 1998-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2839018B2 (ja) * | 1996-07-31 | 1998-12-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5677214A (en) * | 1996-09-05 | 1997-10-14 | Sharp Microelectronics Technology, Inc. | Raised source/drain MOS transistor with covered epitaxial notches and fabrication method |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
| US5824586A (en) * | 1996-10-23 | 1998-10-20 | Advanced Micro Devices, Inc. | Method of manufacturing a raised source/drain MOSFET |
| JP2925008B2 (ja) * | 1997-01-30 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
-
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1998
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1898785B (zh) * | 2003-10-24 | 2011-09-07 | 英特尔公司 | 外延沉积的源极/漏极 |
| CN104681443A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104681443B (zh) * | 2013-11-29 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN104716041A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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