JP2002026310A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】Ｔ型ゲート構造を有する半導体装置及びその製
造方法を提供する。 【解決手段】基板上に選択的に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、側面及び上面によ
り形状が定義されるゲート電極と、このゲート電極の側
面の下側を覆うように前記基板上に形成された側壁絶縁
膜とを具備してなり、前記ゲート電極の前記側壁絶縁膜
から露出した側面の上側には、多結晶シリコンが選択的
に成長されてなり、かつ前記ゲート電極の上部には多結
晶シリコンが成長されない。
造方法を提供する。 【解決手段】基板上に選択的に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、側面及び上面によ
り形状が定義されるゲート電極と、このゲート電極の側
面の下側を覆うように前記基板上に形成された側壁絶縁
膜とを具備してなり、前記ゲート電極の前記側壁絶縁膜
から露出した側面の上側には、多結晶シリコンが選択的
に成長されてなり、かつ前記ゲート電極の上部には多結
晶シリコンが成長されない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ構造を有
する半導体装置及びその製造方法に関する。
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ構造を有する半導体装置は、高
速化及び高性能化の要求を受けて微細化が進められてい
る。このため、半導体基板上の低濃度拡散領域ばかりで
なく、高濃度拡散領域も浅く形成することが必要となっ
ていきている。しかしながら、高濃度拡散層を浅く形成
することは、シリサイドに起因した接合リークの問題を
生じ、消費電力の点で問題となる。
速化及び高性能化の要求を受けて微細化が進められてい
る。このため、半導体基板上の低濃度拡散領域ばかりで
なく、高濃度拡散領域も浅く形成することが必要となっ
ていきている。しかしながら、高濃度拡散層を浅く形成
することは、シリサイドに起因した接合リークの問題を
生じ、消費電力の点で問題となる。
【０００３】この消費電力を低減すべく、ソース及びド
レイン拡散領域に単結晶シリコン層を形成することで高
濃度拡散層を浅く形成する手法が提案されている。この
手法によれば、シリサイドに起因する接合リークを抑制
することができる。この拡散層上のみ、あるいは拡散層
上とゲート電極上のみに単結晶シリコンを選択的に形成
された構造をエレベーティドソース・ドレイン（Elevat
ed S/D、以下単にＥＳＤと称する）構造と呼ぶ。
レイン拡散領域に単結晶シリコン層を形成することで高
濃度拡散層を浅く形成する手法が提案されている。この
手法によれば、シリサイドに起因する接合リークを抑制
することができる。この拡散層上のみ、あるいは拡散層
上とゲート電極上のみに単結晶シリコンを選択的に形成
された構造をエレベーティドソース・ドレイン（Elevat
ed S/D、以下単にＥＳＤと称する）構造と呼ぶ。
【０００４】このＥＳＤ構造を形成するプロセスの一例
としては、低濃度拡散領域の形成をした後にゲート側壁
を形成し、水素とジクロロシランと塩化水素をガス源と
してシリコン単結晶成長を行う。次に、単結晶シリコン
層の上から高濃度拡散領域の形成を行うことによってＥ
ＳＤ構造を有するＣＭＯＳデバイスが作製される。な
お、高濃度拡散層を形成した後にシリコン単結晶成長を
行ってもよい。
としては、低濃度拡散領域の形成をした後にゲート側壁
を形成し、水素とジクロロシランと塩化水素をガス源と
してシリコン単結晶成長を行う。次に、単結晶シリコン
層の上から高濃度拡散領域の形成を行うことによってＥ
ＳＤ構造を有するＣＭＯＳデバイスが作製される。な
お、高濃度拡散層を形成した後にシリコン単結晶成長を
行ってもよい。
【０００５】この従来のＥＳＤ構造のＣＭＯＳデバイス
には、シリコンの成長手法に関して主に２つのプロセス
がある。第１の構造は、ゲート上のポリシリコン（多結
晶シリコン）が露出した状態でエピタキシャルシリコン
成長するもの、第２のプロセスはゲート上の多結晶シリ
コンが露出しない状態でエピタキシャルシリコン成長す
るものである。しかし、各プロセスには以下に示す問題
がある。
には、シリコンの成長手法に関して主に２つのプロセス
がある。第１の構造は、ゲート上のポリシリコン（多結
晶シリコン）が露出した状態でエピタキシャルシリコン
成長するもの、第２のプロセスはゲート上の多結晶シリ
コンが露出しない状態でエピタキシャルシリコン成長す
るものである。しかし、各プロセスには以下に示す問題
がある。
【０００６】第１のプロセスにより形成されるＣＭＯＳ
構造の一例を図１１に示す。
構造の一例を図１１に示す。
【０００７】図１１に示すように、このシリコン基板１
上に、ウェル領域２が複数形成されている。この複数の
ウェル領域２同士は互いにその領域が重なりあうように
形成されており、その重なり部分であってシリコン基板
１表面から所定の深さまで素子分離絶縁膜３が形成され
ている。シリコン基板１上であって素子分離絶縁膜３以
外の領域に、ゲート絶縁膜４を介してゲート電極５が選
択的に形成されている。また、ゲート電極５の側壁には
ゲート側壁６が設けられている。これらゲート電極５及
びゲート側壁が設けられていないシリコン基板１表面近
傍にはゲート電極５直下の領域を挟んで高濃度拡散層７
ａ及び７ｂが形成されている。これら高濃度拡散層７ａ
及び７ｂは、ゲート側壁６のエッジから素子分離絶縁膜
３まで延在している。また、これら高濃度拡散層７ａ及
び７ｂに挟まれた領域であってゲート側壁６の直下のシ
リコン基板１表面には低濃度拡散層８ａ及び８ｂが形成
されている。低濃度拡散層８ａ及び８ｂの領域の深さは
高濃度拡散層７ａ及び７ｂの深さよりも浅く形成されて
いる。
上に、ウェル領域２が複数形成されている。この複数の
ウェル領域２同士は互いにその領域が重なりあうように
形成されており、その重なり部分であってシリコン基板
１表面から所定の深さまで素子分離絶縁膜３が形成され
ている。シリコン基板１上であって素子分離絶縁膜３以
外の領域に、ゲート絶縁膜４を介してゲート電極５が選
択的に形成されている。また、ゲート電極５の側壁には
ゲート側壁６が設けられている。これらゲート電極５及
びゲート側壁が設けられていないシリコン基板１表面近
傍にはゲート電極５直下の領域を挟んで高濃度拡散層７
ａ及び７ｂが形成されている。これら高濃度拡散層７ａ
及び７ｂは、ゲート側壁６のエッジから素子分離絶縁膜
３まで延在している。また、これら高濃度拡散層７ａ及
び７ｂに挟まれた領域であってゲート側壁６の直下のシ
リコン基板１表面には低濃度拡散層８ａ及び８ｂが形成
されている。低濃度拡散層８ａ及び８ｂの領域の深さは
高濃度拡散層７ａ及び７ｂの深さよりも浅く形成されて
いる。
【０００８】ゲート電極５及びゲート側壁６が形成され
ていない拡散層８ａ，８ｂ表面にはシリコン膜１０が形
成されている。このシリコン膜１０はゲート側壁６の側
部から高濃度拡散層７ａ及び７ｂまで延在しており、さ
らには素子分離絶縁膜３表面の一部を覆うように形成さ
れている。
ていない拡散層８ａ，８ｂ表面にはシリコン膜１０が形
成されている。このシリコン膜１０はゲート側壁６の側
部から高濃度拡散層７ａ及び７ｂまで延在しており、さ
らには素子分離絶縁膜３表面の一部を覆うように形成さ
れている。
【０００９】ゲート電極５の上面には、シリコン酸化膜
９が成長している。ゲート電極５の側壁の一部はゲート
側壁６に覆われることなく露出しており、この露出して
いる部分からもシリコン膜１１１が成長している。この
シリコン膜１１１は導電性であり、ゲート電極の一部と
して機能する。従って、このシリコン膜１１１とゲート
電極５と併せてゲート構造をなしている。
９が成長している。ゲート電極５の側壁の一部はゲート
側壁６に覆われることなく露出しており、この露出して
いる部分からもシリコン膜１１１が成長している。この
シリコン膜１１１は導電性であり、ゲート電極の一部と
して機能する。従って、このシリコン膜１１１とゲート
電極５と併せてゲート構造をなしている。
【００１０】第１のプロセスにより形成されるＣＭＯＳ
構造の場合、一般に、ゲートの側壁加工では、反応性イ
オンエッチング（ＲＩＥ）でのプロセス余裕を考慮し
て、エッチングの際にオーバー時間を設ける必要があ
る。このため、ゲート側壁６の肩部がゲート電極５上面
より低くなる。この肩部が低くなった状態でエピタキシ
ャルシリコン成長を行った場合には、ゲート電極５の上
面と側面部分が露出していることで、マッシュルームの
ような形状のゲートになるという問題がある。ゲートが
マッシュルーム構造となることで、ゲートが細線部分で
もゲート電極幅を大きく取れる分だけシリサイドシート
抵抗が低いという利点はある。しかしながら、ゲートと
ソース・ドレインとがショートしやすい問題や、多結晶
シリコン上にエピタキシャル成長させることでラフネス
が上昇し、シリサイドシート抵抗が全体に高くなるとい
う問題がある。また、ゲート側壁が薄い場合、イオン注
入を行っても、図１１に示すようなマッシュルーム形状
になった多結晶シリコンがマスクとなり、ゲート側壁直
下の近傍にはイオン注入されないという問題がある。
構造の場合、一般に、ゲートの側壁加工では、反応性イ
オンエッチング（ＲＩＥ）でのプロセス余裕を考慮し
て、エッチングの際にオーバー時間を設ける必要があ
る。このため、ゲート側壁６の肩部がゲート電極５上面
より低くなる。この肩部が低くなった状態でエピタキシ
ャルシリコン成長を行った場合には、ゲート電極５の上
面と側面部分が露出していることで、マッシュルームの
ような形状のゲートになるという問題がある。ゲートが
マッシュルーム構造となることで、ゲートが細線部分で
もゲート電極幅を大きく取れる分だけシリサイドシート
抵抗が低いという利点はある。しかしながら、ゲートと
ソース・ドレインとがショートしやすい問題や、多結晶
シリコン上にエピタキシャル成長させることでラフネス
が上昇し、シリサイドシート抵抗が全体に高くなるとい
う問題がある。また、ゲート側壁が薄い場合、イオン注
入を行っても、図１１に示すようなマッシュルーム形状
になった多結晶シリコンがマスクとなり、ゲート側壁直
下の近傍にはイオン注入されないという問題がある。
【００１１】第２のプロセスにより形成されるＣＭＯＳ
構造の一例を図１２に示す。図１２に示すように、図１
１と異なるのは、ゲート電極５上にキャップ材としてシ
リコン酸化膜９を形成する点である。この第２のプロセ
スの場合、ゲート電極５上にシリコンがエピタキシャル
成長するのを防止するため、ゲート上にキャップ材を残
してエピタキシャルシリコン成長を行う。この第２のプ
ロセスでは、第１のプロセスで見られたようなゲートと
ソース・ドレインのショートの問題は回避できる。しか
しながら、ゲート電極５上での多結晶シリコンが横方向
成長しないことにより、ＥＳＤ構造の利点の一つである
Ｔ型ゲート構造を有しないこととなる。
構造の一例を図１２に示す。図１２に示すように、図１
１と異なるのは、ゲート電極５上にキャップ材としてシ
リコン酸化膜９を形成する点である。この第２のプロセ
スの場合、ゲート電極５上にシリコンがエピタキシャル
成長するのを防止するため、ゲート上にキャップ材を残
してエピタキシャルシリコン成長を行う。この第２のプ
ロセスでは、第１のプロセスで見られたようなゲートと
ソース・ドレインのショートの問題は回避できる。しか
しながら、ゲート電極５上での多結晶シリコンが横方向
成長しないことにより、ＥＳＤ構造の利点の一つである
Ｔ型ゲート構造を有しないこととなる。
【００１２】このように、従来のＥＳＤ構造製造プロセ
スでは、Ｔ型ゲート構造を実現しつつイオン注入の問題
やゲートとソース領域又はドレイン領域のショートの問
題を解決するのは困難である。
スでは、Ｔ型ゲート構造を実現しつつイオン注入の問題
やゲートとソース領域又はドレイン領域のショートの問
題を解決するのは困難である。
【００１３】また、さらにＥＳＤ構造を有するＣＭＯＳ
構造製造プロセスでは、以下に示す接合リークの問題も
生じる。図１３はこの接合リークの問題を説明するため
のＣＭＯＳ構造の断面図である。
構造製造プロセスでは、以下に示す接合リークの問題も
生じる。図１３はこの接合リークの問題を説明するため
のＣＭＯＳ構造の断面図である。
【００１４】ＥＳＤ構造の利点の一つである接合リーク
抑制を実現すべく、素子分離絶縁膜４のエッジ領域での
シリコンエピタキシャル成長に注意を払う必要がある。
エピタキシャルシリコン膜１０層が素子分離絶縁膜３に
ある程度（２０ｎｍ〜５０ｎｍ）乗り上げる形状が理想
的である。しかしながら、微細化が進行して素子分離絶
縁膜３の分離帯幅が狭くなった場合、素子分離絶縁膜３
で分離された能動素子領域間が短絡し、デバイス動作し
なくなる問題がある。
抑制を実現すべく、素子分離絶縁膜４のエッジ領域での
シリコンエピタキシャル成長に注意を払う必要がある。
エピタキシャルシリコン膜１０層が素子分離絶縁膜３に
ある程度（２０ｎｍ〜５０ｎｍ）乗り上げる形状が理想
的である。しかしながら、微細化が進行して素子分離絶
縁膜３の分離帯幅が狭くなった場合、素子分離絶縁膜３
で分離された能動素子領域間が短絡し、デバイス動作し
なくなる問題がある。
【００１５】また、選択性を保持しつつ素子分離絶縁膜
３に２０ｎｍ〜５０ｎｍ程度乗り上げる構造にするには
プロセスの制御が困難である。図１３（ａ）に示すよう
に、素子分離絶縁膜３にシリコン膜１０が乗り上げない
構造になってしまうことが多い。この図１３（ａ）に示
す構造からシリサイド膜１３１の形成を行う場合、素子
分離絶縁膜３エッジ領域のエピタキシャルシリコン側面
からもシリサイド反応が生じ素子分離絶縁膜３エッジ領
域でシリサイド膜１３１が特に深い位置まで形成される
（図１３（ｂ））。これにより、接合リークが顕著に生
じてしまう。すなわち素子分離絶縁膜３エッジ領域では
ＥＳＤ構造を採用することの効果があまり得られないと
いう問題がある。
３に２０ｎｍ〜５０ｎｍ程度乗り上げる構造にするには
プロセスの制御が困難である。図１３（ａ）に示すよう
に、素子分離絶縁膜３にシリコン膜１０が乗り上げない
構造になってしまうことが多い。この図１３（ａ）に示
す構造からシリサイド膜１３１の形成を行う場合、素子
分離絶縁膜３エッジ領域のエピタキシャルシリコン側面
からもシリサイド反応が生じ素子分離絶縁膜３エッジ領
域でシリサイド膜１３１が特に深い位置まで形成される
（図１３（ｂ））。これにより、接合リークが顕著に生
じてしまう。すなわち素子分離絶縁膜３エッジ領域では
ＥＳＤ構造を採用することの効果があまり得られないと
いう問題がある。
【００１６】
【発明が解決しようとする課題】上述したように、従来
のＥＳＤ構造を有するＣＭＯＳデバイス製造プロセスで
は、Ｔ型ゲート構造を実現しつつ選択性が高くイオン注
入の問題やゲートとソース領域又はドレイン領域のショ
ートの問題を回避した構造を実現するのは困難であっ
た。
のＥＳＤ構造を有するＣＭＯＳデバイス製造プロセスで
は、Ｔ型ゲート構造を実現しつつ選択性が高くイオン注
入の問題やゲートとソース領域又はドレイン領域のショ
ートの問題を回避した構造を実現するのは困難であっ
た。
【００１７】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、Ｔ型ゲート構造を
有する半導体装置及びその製造方法を提供することにあ
る。
たもので、その目的とするところは、Ｔ型ゲート構造を
有する半導体装置及びその製造方法を提供することにあ
る。
【００１８】また、別の目的は、形状制御性の高いシリ
サイド膜を有する半導体装置及びその製造方法を提供す
ることにある。
サイド膜を有する半導体装置及びその製造方法を提供す
ることにある。
【００１９】
【課題を解決するための手段】この発明の第１の観点に
よれば、基板上に選択的に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、側面及び上面により形
状が定義されるゲート電極と、このゲート電極の側面の
下側を覆うように前記基板上に形成された側壁絶縁膜と
を具備してなり、前記ゲート電極の前記側壁絶縁膜から
露出した側面の上側には、多結晶シリコンが選択的に成
長されてなり、かつ前記ゲート電極の上部には多結晶シ
リコンが成長されないことを特徴とする半導体装置が提
供される。
よれば、基板上に選択的に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、側面及び上面により形
状が定義されるゲート電極と、このゲート電極の側面の
下側を覆うように前記基板上に形成された側壁絶縁膜と
を具備してなり、前記ゲート電極の前記側壁絶縁膜から
露出した側面の上側には、多結晶シリコンが選択的に成
長されてなり、かつ前記ゲート電極の上部には多結晶シ
リコンが成長されないことを特徴とする半導体装置が提
供される。
【００２０】このような構成によれば、ゲート電極の上
部には多結晶シリコンが成長されず、ゲート電極の側面
の上側にのみゲート幅方向に多結晶シリコンが選択的に
成長される。従って、この多結晶シリコンとゲート電極
とのＴ型ゲート構造をなす。このようなＴ型ゲート構造
によれば、シリサイドのシート抵抗が低くできる。ま
た、ゲート電極上には多結晶シリコンは成長しないの
で、マッシュルームのような形状になりソース・ドレイ
ンとゲートとが短絡するのを防止できる。
部には多結晶シリコンが成長されず、ゲート電極の側面
の上側にのみゲート幅方向に多結晶シリコンが選択的に
成長される。従って、この多結晶シリコンとゲート電極
とのＴ型ゲート構造をなす。このようなＴ型ゲート構造
によれば、シリサイドのシート抵抗が低くできる。ま
た、ゲート電極上には多結晶シリコンは成長しないの
で、マッシュルームのような形状になりソース・ドレイ
ンとゲートとが短絡するのを防止できる。
【００２１】望ましくは、ゲート電極は多結晶シリコン
により形成され、側壁絶縁膜は、窒化シリコン膜であ
る。これにより、ゲート電極の露出した側面上側から選
択的にシリコンを横方向にエピタキシャル成長させるの
が容易となる。
により形成され、側壁絶縁膜は、窒化シリコン膜であ
る。これにより、ゲート電極の露出した側面上側から選
択的にシリコンを横方向にエピタキシャル成長させるの
が容易となる。
【００２２】また望ましくは、側壁絶縁膜は、ゲート電
極に接して形成され、シリコンのエピタキシャル成長速
度の速い第１の膜と、該第１の膜に接して形成され、該
第１の膜よりもシリコンのエピタキシャル成長速度の遅
い第２の膜により構成され、かつ第１の膜は第２の膜に
より表面が覆われていない。これにより、ゲート電極側
面からゲート横方向に成長するシリコンの成長量を制御
できる。すなわち、ゲート電極の側部には、ゲート電極
に接して形成された第１の膜があり、その第１の膜に接
して第２の膜が形成されている。従って、第１の膜にの
みシリコンが成長するように制御することが可能とな
る。すなわち、プロセス条件を第１の膜にシリコンが成
長する程度までに抑えてエピタキシャル成長させること
が可能となる。特に、この第１の膜の膜厚を制御するこ
とにより、シリコンの横方向の成長量が制御できる。よ
り好ましくは、第１の膜は、窒素含有率の高い物質によ
り構成され、第２の膜は、第１の膜よりも窒素含有率の
低い物質により構成される。これは、窒素含有率が高い
程シリコンのエピタキシャル成長速度が速い傾向がある
からである。
極に接して形成され、シリコンのエピタキシャル成長速
度の速い第１の膜と、該第１の膜に接して形成され、該
第１の膜よりもシリコンのエピタキシャル成長速度の遅
い第２の膜により構成され、かつ第１の膜は第２の膜に
より表面が覆われていない。これにより、ゲート電極側
面からゲート横方向に成長するシリコンの成長量を制御
できる。すなわち、ゲート電極の側部には、ゲート電極
に接して形成された第１の膜があり、その第１の膜に接
して第２の膜が形成されている。従って、第１の膜にの
みシリコンが成長するように制御することが可能とな
る。すなわち、プロセス条件を第１の膜にシリコンが成
長する程度までに抑えてエピタキシャル成長させること
が可能となる。特に、この第１の膜の膜厚を制御するこ
とにより、シリコンの横方向の成長量が制御できる。よ
り好ましくは、第１の膜は、窒素含有率の高い物質によ
り構成され、第２の膜は、第１の膜よりも窒素含有率の
低い物質により構成される。これは、窒素含有率が高い
程シリコンのエピタキシャル成長速度が速い傾向がある
からである。
【００２３】本発明の別の観点によれば、基板と、この
基板を複数の領域に分離すべく該基板から所定の深さま
で形成された複数の溝部と、この溝部内に、シリコンの
エピタキシャル成長速度の異なる少なくとも第１及び第
２の絶縁膜により形成された複数の素子分離絶縁膜と、
前記複数の素子分離絶縁膜間に選択的に形成されたゲー
ト電極と、前記ゲート電極を挟んで前記基板表面に少な
くとも形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域表面の少なくとも一部から
前記素子分離絶縁膜の前記基板との境界部分までを覆う
ようにエピタキシャル成長されたシリコン膜とを具備し
てなり、前記素子分離絶縁膜の表面に露出した部分であ
って前記基板との少なくとも境界部分には、該境界部分
以外の部分の前記素子分離絶縁膜よりもシリコンのエピ
タキシャル成長速度の高い第１の絶縁膜が形成されてな
ることを特徴とする半導体装置が提供される。
基板を複数の領域に分離すべく該基板から所定の深さま
で形成された複数の溝部と、この溝部内に、シリコンの
エピタキシャル成長速度の異なる少なくとも第１及び第
２の絶縁膜により形成された複数の素子分離絶縁膜と、
前記複数の素子分離絶縁膜間に選択的に形成されたゲー
ト電極と、前記ゲート電極を挟んで前記基板表面に少な
くとも形成されたソース領域及びドレイン領域と、前記
ソース領域及びドレイン領域表面の少なくとも一部から
前記素子分離絶縁膜の前記基板との境界部分までを覆う
ようにエピタキシャル成長されたシリコン膜とを具備し
てなり、前記素子分離絶縁膜の表面に露出した部分であ
って前記基板との少なくとも境界部分には、該境界部分
以外の部分の前記素子分離絶縁膜よりもシリコンのエピ
タキシャル成長速度の高い第１の絶縁膜が形成されてな
ることを特徴とする半導体装置が提供される。
【００２４】このような構成によれば、ソース領域及び
ドレイン領域の表面に形成されたシリコン膜が素子分離
絶縁膜の一部まで制御されて乗り上げて形成される。従
って、接合リークが生じず、しかも素子分離絶縁膜上で
隣接するトランジスタ等に形成されるシリコン膜との短
絡が生じない。
ドレイン領域の表面に形成されたシリコン膜が素子分離
絶縁膜の一部まで制御されて乗り上げて形成される。従
って、接合リークが生じず、しかも素子分離絶縁膜上で
隣接するトランジスタ等に形成されるシリコン膜との短
絡が生じない。
【００２５】このような半導体装置は、例えば、基板表
面から所定の距離までの深さを有する溝部を形成する工
程と、前記溝部表面を覆うようにシリコンのエピタキシ
ャル成長速度の速い第１の絶縁膜を薄く形成する工程
と、前記溝部内に前記第１の物質よりもエピタキシャル
成長速度の速い第２の絶縁膜を形成する工程と、前記第
１及び第２の絶縁膜で分離された基板上に選択的にゲー
ト絶縁膜及びゲート電極を積層形成する工程と、前記溝
部から前記ゲート電極までの前記基板の少なくとも表面
にソース領域及びドレイン領域を形成する工程と、前記
ソース領域及び前記ドレイン領域の表面に、前記ゲート
電極から少なくとも前記第１の絶縁膜までの領域にシリ
コンをエピタキシャル成長させる工程とにより形成され
る。
面から所定の距離までの深さを有する溝部を形成する工
程と、前記溝部表面を覆うようにシリコンのエピタキシ
ャル成長速度の速い第１の絶縁膜を薄く形成する工程
と、前記溝部内に前記第１の物質よりもエピタキシャル
成長速度の速い第２の絶縁膜を形成する工程と、前記第
１及び第２の絶縁膜で分離された基板上に選択的にゲー
ト絶縁膜及びゲート電極を積層形成する工程と、前記溝
部から前記ゲート電極までの前記基板の少なくとも表面
にソース領域及びドレイン領域を形成する工程と、前記
ソース領域及び前記ドレイン領域の表面に、前記ゲート
電極から少なくとも前記第１の絶縁膜までの領域にシリ
コンをエピタキシャル成長させる工程とにより形成され
る。
【００２６】このように、エピタキシャル成長速度の異
なる第１の絶縁膜と第２の絶縁膜を用いて素子分離絶縁
膜を形成するとともに、エピタキシャル成長速度の速い
第１の絶縁膜上まではシリコン膜を成長させ、エピタキ
シャル成長速度の遅い第２の膜はストッパとして用いる
ことができるため、第１の物質上までは確実にシリコン
膜を成長させつつ、素子分離絶縁膜上での隣接するトラ
ンジスタのシリコン膜との短絡を防止できる構造を実現
できる。好ましくは、第１の絶縁膜は、窒素含有率の高
い物質であり、第２の絶縁膜は、第１の絶縁膜よりも窒
素含有率の低い物質である。さらに好ましくは、第１の
絶縁膜は窒化シリコン膜であり、前記第２の絶縁膜は酸
化シリコン膜であり、ゲート電極はポリシリコンにより
構成されている。
なる第１の絶縁膜と第２の絶縁膜を用いて素子分離絶縁
膜を形成するとともに、エピタキシャル成長速度の速い
第１の絶縁膜上まではシリコン膜を成長させ、エピタキ
シャル成長速度の遅い第２の膜はストッパとして用いる
ことができるため、第１の物質上までは確実にシリコン
膜を成長させつつ、素子分離絶縁膜上での隣接するトラ
ンジスタのシリコン膜との短絡を防止できる構造を実現
できる。好ましくは、第１の絶縁膜は、窒素含有率の高
い物質であり、第２の絶縁膜は、第１の絶縁膜よりも窒
素含有率の低い物質である。さらに好ましくは、第１の
絶縁膜は窒化シリコン膜であり、前記第２の絶縁膜は酸
化シリコン膜であり、ゲート電極はポリシリコンにより
構成されている。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。なお、以下の実施形態ではｎ型
及びｐ型の導電型は互いに変換可能である。
の実施形態を説明する。なお、以下の実施形態ではｎ型
及びｐ型の導電型は互いに変換可能である。
【００２８】（第１実施形態）図１は本発明の第１実施
形態に係る半導体装置の全体構成を示す断面図である。
図１に示すように、１はｐ型のシリコン基板である。こ
のシリコン基板１上は、ｎ型不純物が拡散して得られる
ウェル領域２が複数形成されている。この複数のウェル
領域２同士は互いにその領域が重なりあうように形成さ
れており、その重なり部分であってシリコン基板１表面
から所定の深さまで素子分離絶縁膜３が形成されてい
る。
形態に係る半導体装置の全体構成を示す断面図である。
図１に示すように、１はｐ型のシリコン基板である。こ
のシリコン基板１上は、ｎ型不純物が拡散して得られる
ウェル領域２が複数形成されている。この複数のウェル
領域２同士は互いにその領域が重なりあうように形成さ
れており、その重なり部分であってシリコン基板１表面
から所定の深さまで素子分離絶縁膜３が形成されてい
る。
【００２９】シリコン基板１上であって素子分離絶縁膜
３以外の領域に、ゲート絶縁膜４を介してゲート電極５
が選択的に形成されている。また、ゲート電極５の側壁
にはゲート側壁６が設けられている。これらゲート電極
５及びゲート側壁が設けられていないシリコン基板１表
面近傍にはゲート電極５直下の領域を挟んで高濃度拡散
層７ａ及び７ｂが形成されている。これら高濃度拡散層
７ａ及び７ｂは、ゲート側壁６のエッジから素子分離絶
縁膜３まで延在している。また、これら高濃度拡散層７
ａ及び７ｂに挟まれた領域であってゲート側壁６の直下
のシリコン基板１表面には低濃度拡散層８ａ及び８ｂが
形成されている。低濃度拡散層８ａ及び８ｂの領域の深
さは高濃度拡散層７ａ及び７ｂの深さよりも浅く形成さ
れている。
３以外の領域に、ゲート絶縁膜４を介してゲート電極５
が選択的に形成されている。また、ゲート電極５の側壁
にはゲート側壁６が設けられている。これらゲート電極
５及びゲート側壁が設けられていないシリコン基板１表
面近傍にはゲート電極５直下の領域を挟んで高濃度拡散
層７ａ及び７ｂが形成されている。これら高濃度拡散層
７ａ及び７ｂは、ゲート側壁６のエッジから素子分離絶
縁膜３まで延在している。また、これら高濃度拡散層７
ａ及び７ｂに挟まれた領域であってゲート側壁６の直下
のシリコン基板１表面には低濃度拡散層８ａ及び８ｂが
形成されている。低濃度拡散層８ａ及び８ｂの領域の深
さは高濃度拡散層７ａ及び７ｂの深さよりも浅く形成さ
れている。
【００３０】ゲート電極５及びゲート側壁６が形成され
ていないシリコン基板１表面にはシリサイド膜１６が形
成されている。このシリサイド膜１６はゲート側壁６の
側部から高濃度拡散層７ａ及び７ｂまで延在しており、
さらには素子分離絶縁膜３表面の一部を覆うように形成
されている。
ていないシリコン基板１表面にはシリサイド膜１６が形
成されている。このシリサイド膜１６はゲート側壁６の
側部から高濃度拡散層７ａ及び７ｂまで延在しており、
さらには素子分離絶縁膜３表面の一部を覆うように形成
されている。
【００３１】ゲート電極５の上面には、例えば膜厚１ｎ
ｍ〜７０ｎｍ、好ましくは１ｎｍ〜２０ｎｍのシリコン
酸化膜９が形成されている。ゲート電極５の側壁の一部
はゲート側壁６に覆われることなく露出しており、この
露出している部分にゲート幅方向に突出するようにシリ
サイド膜１７が形成されている。このシリサイド膜１７
のゲート幅方向の長さは１０〜５０ｎｍ、さらに好まし
くは１０ｎｍ〜２０ｎｍである。このシリサイド膜１７
は導電性であり、ゲート電極の一部として機能する。従
って、このシリサイド膜１７とゲート電極５と併せてＴ
型ゲート構造をなしている。
ｍ〜７０ｎｍ、好ましくは１ｎｍ〜２０ｎｍのシリコン
酸化膜９が形成されている。ゲート電極５の側壁の一部
はゲート側壁６に覆われることなく露出しており、この
露出している部分にゲート幅方向に突出するようにシリ
サイド膜１７が形成されている。このシリサイド膜１７
のゲート幅方向の長さは１０〜５０ｎｍ、さらに好まし
くは１０ｎｍ〜２０ｎｍである。このシリサイド膜１７
は導電性であり、ゲート電極の一部として機能する。従
って、このシリサイド膜１７とゲート電極５と併せてＴ
型ゲート構造をなしている。
【００３２】また、さらにゲート電極構造、シリサイド
膜１６及び素子分離絶縁膜３上には層間絶縁膜１２が形
成されている。この層間絶縁膜１２にはシリコン膜１０
に貫通するコンタクトホールが形成されている。このコ
ンタクトホールにはＴｉやＴｉＮ等からなるコンタクト
プラグ１３が埋め込み形成されている。そして、この層
間絶縁膜１２及びコンタクトプラグ１３上には層間絶縁
膜１４が形成されている。この層間絶縁膜１４にはコン
タクトプラグ１３に貫通する溝部が形成され、この溝部
に配線１５が埋め込まれている。これらによりＣＭＯＳ
デバイス構造が実現される。
膜１６及び素子分離絶縁膜３上には層間絶縁膜１２が形
成されている。この層間絶縁膜１２にはシリコン膜１０
に貫通するコンタクトホールが形成されている。このコ
ンタクトホールにはＴｉやＴｉＮ等からなるコンタクト
プラグ１３が埋め込み形成されている。そして、この層
間絶縁膜１２及びコンタクトプラグ１３上には層間絶縁
膜１４が形成されている。この層間絶縁膜１４にはコン
タクトプラグ１３に貫通する溝部が形成され、この溝部
に配線１５が埋め込まれている。これらによりＣＭＯＳ
デバイス構造が実現される。
【００３３】次に、図２（ａ）〜図３（ｄ）の工程断面
図を用いて本実施形態に係る半導体装置の製造方法を説
明する。まず、図２（ａ）に示すように、ｐ型シリコン
基板１に例えば３５０ｎｍの深さの溝部を形成し、この
溝部に埋め込み素子分離法を用いて例えばシリコン窒化
膜からなる素子分離絶縁膜３を埋め込み形成する。そし
て、この素子分離絶縁膜３の形成されていない領域であ
ってシリコン基板１上にリン等のｎ型不純物をイオン注
入し、活性化ＲＴＡを行って所定の深さのｎ型ウェル２
を形成する。このイオン注入の条件は、例えば５００Ｋ
ｅＶ、３．０×１０13ｃｍ-2である。なお、隣接する活
性領域には、逆導電型、すなわち例えばｐ型ウェルを形
成する。このｐ型ウェルのイオン注入の条件は、例えば
リンを２６０ＫｅＶ、２．０×１０13ｃｍ-2である。
図を用いて本実施形態に係る半導体装置の製造方法を説
明する。まず、図２（ａ）に示すように、ｐ型シリコン
基板１に例えば３５０ｎｍの深さの溝部を形成し、この
溝部に埋め込み素子分離法を用いて例えばシリコン窒化
膜からなる素子分離絶縁膜３を埋め込み形成する。そし
て、この素子分離絶縁膜３の形成されていない領域であ
ってシリコン基板１上にリン等のｎ型不純物をイオン注
入し、活性化ＲＴＡを行って所定の深さのｎ型ウェル２
を形成する。このイオン注入の条件は、例えば５００Ｋ
ｅＶ、３．０×１０13ｃｍ-2である。なお、隣接する活
性領域には、逆導電型、すなわち例えばｐ型ウェルを形
成する。このｐ型ウェルのイオン注入の条件は、例えば
リンを２６０ＫｅＶ、２．０×１０13ｃｍ-2である。
【００３４】また、このウェル２形成の後、シリコン基
板１表面から所定の深さまでに例えばホウ素等をイオン
注入し、後にチャネルとして機能する領域を形成する。
このイオン注入の条件は、例えば５０ＫｅＶ、１．５×
１０13ｃｍ-2である。その後、活性化ＲＴＡを行い、不
純物を拡散させ、チャネル領域２ａを形成する。
板１表面から所定の深さまでに例えばホウ素等をイオン
注入し、後にチャネルとして機能する領域を形成する。
このイオン注入の条件は、例えば５０ＫｅＶ、１．５×
１０13ｃｍ-2である。その後、活性化ＲＴＡを行い、不
純物を拡散させ、チャネル領域２ａを形成する。
【００３５】次いで、熱酸化法、あるいはＬＰＣＶＤ法
等により例えば１．５ｎｍ〜６．０ｎｍの膜厚のゲート
絶縁膜４を形成し、さらにこのゲート絶縁膜４上に例え
ばポリシリコンからなるゲート電極５を例えば１００ｎ
ｍ〜２００ｎｍの膜厚で形成する。さらに、このゲート
電極５上に例えば２０ｎｍ〜７０ｎｍ、好ましくは２０
ｎｍ程度のシリコン酸化膜９をＬＰＣＶＤ法等により形
成する。なお、ゲート絶縁膜４は、シリコン酸化膜のみ
ならず、ＳｉＯＮ，ＳｉＮ、また高誘電体材料であるＴ
ａ2Ｏ5等でもよい。また、ゲート電極５は、ポリシリコ
ンのみならず、ＴｉＮ、ＷＮをバリアメタルとしてＷを
用いたメタルゲート構造でもよい。
等により例えば１．５ｎｍ〜６．０ｎｍの膜厚のゲート
絶縁膜４を形成し、さらにこのゲート絶縁膜４上に例え
ばポリシリコンからなるゲート電極５を例えば１００ｎ
ｍ〜２００ｎｍの膜厚で形成する。さらに、このゲート
電極５上に例えば２０ｎｍ〜７０ｎｍ、好ましくは２０
ｎｍ程度のシリコン酸化膜９をＬＰＣＶＤ法等により形
成する。なお、ゲート絶縁膜４は、シリコン酸化膜のみ
ならず、ＳｉＯＮ，ＳｉＮ、また高誘電体材料であるＴ
ａ2Ｏ5等でもよい。また、ゲート電極５は、ポリシリコ
ンのみならず、ＴｉＮ、ＷＮをバリアメタルとしてＷを
用いたメタルゲート構造でもよい。
【００３６】その後、光リソグラフィ、Ｘ線リソグラフ
ィ、あるいは電子ビームリソグラフィ等を用いてゲート
絶縁膜４，ゲート電極５及びシリコン酸化膜９の幅を例
えば５０ｎｍ〜１５０ｎｍだけ残してレジストを形成
し、反応性イオンエッチング（ＲＩＥ）法を用いてエッ
チングする。これにより、ゲート幅５０ｎｍ〜１５０ｎ
ｍのゲート絶縁膜４，ゲート電極５及びシリコン酸化膜
９からなる積層構造が形成される。シリコン酸化膜９は
後に形成されるシリコン膜１１の成長の際のキャップ材
として機能する。
ィ、あるいは電子ビームリソグラフィ等を用いてゲート
絶縁膜４，ゲート電極５及びシリコン酸化膜９の幅を例
えば５０ｎｍ〜１５０ｎｍだけ残してレジストを形成
し、反応性イオンエッチング（ＲＩＥ）法を用いてエッ
チングする。これにより、ゲート幅５０ｎｍ〜１５０ｎ
ｍのゲート絶縁膜４，ゲート電極５及びシリコン酸化膜
９からなる積層構造が形成される。シリコン酸化膜９は
後に形成されるシリコン膜１１の成長の際のキャップ材
として機能する。
【００３７】次に、素子分離絶縁膜３の形成されていな
い領域に、ゲート電極５をマスクとしてイオン注入によ
り低濃度拡散層８ａ及び８ｂを形成する。ｎ型拡散層の
イオン注入の条件は、ヒ素を１〜５ＫｅＶ、５．０×１
０14ｃｍ-2〜１．０×１０15ｃｍ-2で、ｐ型拡散層の場
合、ＢＦ2を１〜３ＫｅＶ、５．０×１０14ｃｍ-2〜
１．０×１０15ｃｍ-2で、イオン注入後に活性化ＲＴＡ
を行う。
い領域に、ゲート電極５をマスクとしてイオン注入によ
り低濃度拡散層８ａ及び８ｂを形成する。ｎ型拡散層の
イオン注入の条件は、ヒ素を１〜５ＫｅＶ、５．０×１
０14ｃｍ-2〜１．０×１０15ｃｍ-2で、ｐ型拡散層の場
合、ＢＦ2を１〜３ＫｅＶ、５．０×１０14ｃｍ-2〜
１．０×１０15ｃｍ-2で、イオン注入後に活性化ＲＴＡ
を行う。
【００３８】次に、図２（ｂ）に示すように、ＬＰＣＶ
Ｄ法等を用いて装置全面にシリコン窒化膜等を堆積し、
反応性イオンエッチング（ＲＩＥ）等によりシリコン窒
化膜をエッチバックする。このエッチバックは、ゲート
電極５上面よりこのゲート電極５側面に形成されている
シリコン窒化膜の上面の高さが低くなるまで行う。これ
により、ゲート電極５側面の上側がシリコン窒化膜から
露出し、かつ拡散層８ａ，８ｂ表面が露出し、ゲート電
極５側面に接してゲート側壁６が形成される。なお、シ
リコン酸化膜９の膜厚は、このエッチバックによりゲー
ト電極５側面の上側が露出するまでに残存している膜厚
で設定しておくことが望ましい。
Ｄ法等を用いて装置全面にシリコン窒化膜等を堆積し、
反応性イオンエッチング（ＲＩＥ）等によりシリコン窒
化膜をエッチバックする。このエッチバックは、ゲート
電極５上面よりこのゲート電極５側面に形成されている
シリコン窒化膜の上面の高さが低くなるまで行う。これ
により、ゲート電極５側面の上側がシリコン窒化膜から
露出し、かつ拡散層８ａ，８ｂ表面が露出し、ゲート電
極５側面に接してゲート側壁６が形成される。なお、シ
リコン酸化膜９の膜厚は、このエッチバックによりゲー
ト電極５側面の上側が露出するまでに残存している膜厚
で設定しておくことが望ましい。
【００３９】また、シリコン窒化膜のエッチバックの際
には、拡散層８ａ，８ｂ表面はシリコンがＲＩＥが曝さ
れた状態になる。従って、ダメージ層やカーボン層が拡
散層８ａ，８ｂ中に混入する。そこで、Ｏ2ガスを用い
たＲＩＥによる基板表面酸化と、この表面酸化に続いて
希フッ酸により酸化された表面部分を除去することによ
り、拡散層８ａ，８ｂの表面のダメージを無くするのが
好ましい。また、シリコン酸化膜９は、この拡散層８
ａ，８ｂの表面処理を行ってもかつ残存しているような
膜厚に設定するのがさらに好ましい。
には、拡散層８ａ，８ｂ表面はシリコンがＲＩＥが曝さ
れた状態になる。従って、ダメージ層やカーボン層が拡
散層８ａ，８ｂ中に混入する。そこで、Ｏ2ガスを用い
たＲＩＥによる基板表面酸化と、この表面酸化に続いて
希フッ酸により酸化された表面部分を除去することによ
り、拡散層８ａ，８ｂの表面のダメージを無くするのが
好ましい。また、シリコン酸化膜９は、この拡散層８
ａ，８ｂの表面処理を行ってもかつ残存しているような
膜厚に設定するのがさらに好ましい。
【００４０】次に、自然酸化膜除去のため水素雰囲気で
シリコン基板１表面に高温処理に施した後、図３（ｃ）
に示すように、シリコン基板１表面に単結晶シリコンエ
ピタキシャル成長を行う。具体的には、８００℃以上の
高温下で、水素雰囲気中で装置を加熱し、ＳｉＨ4，Ｓ
ｉＨ2Ｃｌ2，ＳｉＨＣｌ3等の反応ガスを水素とともに
装置に供給する。これにより、シリコン膜１１がゲート
電極５の多結晶シリコンが露出した部分、すなわちゲー
ト電極５の側面の上側に形成され、さらにシリコン膜１
０が拡散層８ａ，８ｂ上に形成される。なお、ゲート電
極５の上面にはキャップ材としてシリコン酸化膜９が設
けられている。従って、ゲート電極５上面にはシリコン
は成長せず、図１０に示したようなマッシュルームのよ
うな形状に成長することはなく、シリコン膜１０と短絡
することもない。従って、ゲートとソース・ドレインが
短絡することがない。また、ゲート電極５の側面は、上
側のみが露出し、下側部分はゲート側壁６としてシリコ
ン窒化膜が設けられている。従って、この露出部分から
のみシリコンが成長する。結果として、ゲート側面から
ゲート幅方向、すなわち図３（ｃ）では横方向にのみシ
リコンが成長していく。これは、多結晶シリコンのシリ
コンのエピタキシャル成長速度は、シリコン窒化膜やシ
リコン酸化膜のそれを無視できるほど速いことを利用し
ている。
シリコン基板１表面に高温処理に施した後、図３（ｃ）
に示すように、シリコン基板１表面に単結晶シリコンエ
ピタキシャル成長を行う。具体的には、８００℃以上の
高温下で、水素雰囲気中で装置を加熱し、ＳｉＨ4，Ｓ
ｉＨ2Ｃｌ2，ＳｉＨＣｌ3等の反応ガスを水素とともに
装置に供給する。これにより、シリコン膜１１がゲート
電極５の多結晶シリコンが露出した部分、すなわちゲー
ト電極５の側面の上側に形成され、さらにシリコン膜１
０が拡散層８ａ，８ｂ上に形成される。なお、ゲート電
極５の上面にはキャップ材としてシリコン酸化膜９が設
けられている。従って、ゲート電極５上面にはシリコン
は成長せず、図１０に示したようなマッシュルームのよ
うな形状に成長することはなく、シリコン膜１０と短絡
することもない。従って、ゲートとソース・ドレインが
短絡することがない。また、ゲート電極５の側面は、上
側のみが露出し、下側部分はゲート側壁６としてシリコ
ン窒化膜が設けられている。従って、この露出部分から
のみシリコンが成長する。結果として、ゲート側面から
ゲート幅方向、すなわち図３（ｃ）では横方向にのみシ
リコンが成長していく。これは、多結晶シリコンのシリ
コンのエピタキシャル成長速度は、シリコン窒化膜やシ
リコン酸化膜のそれを無視できるほど速いことを利用し
ている。
【００４１】この選択エピタキシャル成長に用いられる
エピタキシャル成長装置は、反応室の形状は縦型、バレ
ル型、クラスタ型で、加熱方式は抵抗加熱方式、高周波
加熱方式、ランプ加熱方式で、ウェハ処理方式は枚葉
式、バッチ式で、いずれも適用可能である。なお、後述
する高濃度拡散層７ａ及び７ｂの形成の後にこのエピタ
キシャル成長を行ってもよい。
エピタキシャル成長装置は、反応室の形状は縦型、バレ
ル型、クラスタ型で、加熱方式は抵抗加熱方式、高周波
加熱方式、ランプ加熱方式で、ウェハ処理方式は枚葉
式、バッチ式で、いずれも適用可能である。なお、後述
する高濃度拡散層７ａ及び７ｂの形成の後にこのエピタ
キシャル成長を行ってもよい。
【００４２】このようなエピタキシャル成長のプロセス
を経て、図３（ｃ）に示すようなＴ型ゲート構造が得ら
れる。Ｔ型構造とは、シリコン基板１表面に垂直な方向
にゲート電極５が、かつゲート電極５側面上側からゲー
ト幅方向にシリコン膜１１が延びて形成されていること
を示している。これらゲート電極５とシリコン膜１１は
双方とも導電性であり、これらがゲートとして機能す
る。このゲート構造の実現により、ゲートとソース・ド
レインのブリッジング耐性が高いＭＯＳＦＥＴ構造を実
現できる。従って、細線部であってもゲート上のシリサ
イドシート抵抗の低い構造とすることができる。
を経て、図３（ｃ）に示すようなＴ型ゲート構造が得ら
れる。Ｔ型構造とは、シリコン基板１表面に垂直な方向
にゲート電極５が、かつゲート電極５側面上側からゲー
ト幅方向にシリコン膜１１が延びて形成されていること
を示している。これらゲート電極５とシリコン膜１１は
双方とも導電性であり、これらがゲートとして機能す
る。このゲート構造の実現により、ゲートとソース・ド
レインのブリッジング耐性が高いＭＯＳＦＥＴ構造を実
現できる。従って、細線部であってもゲート上のシリサ
イドシート抵抗の低い構造とすることができる。
【００４３】次に、図３（ｄ）に示すように、ゲート側
壁６を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜１１をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜１６及び
１７を形成する。これにより、ＥＳＤ構造を有するＣＭ
ＯＳデバイスが製造される。
壁６を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜１１をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜１６及び
１７を形成する。これにより、ＥＳＤ構造を有するＣＭ
ＯＳデバイスが製造される。
【００４４】なお、図３（ｄ）の工程の後、図１に示す
ように、ＴＥＯＳ、ＢＰＳＧ、ＳｉＮ等を堆積し、平坦
化のためＣＭＰを行って各ＭＯＳＦＥＴを分離する層間
絶縁膜１２が形成される。そして、この層間絶縁膜１２
に、シリサイド膜１６が露出するようにコンタクトホー
ルをレジスト塗布、露光、パターニングを経てＲＩＥ等
のエッチングにより形成する。そして、このコンタクト
ホールの開口表面を覆うようにＴｉ、ＴｉＮ等のバリア
メタルを堆積し、Ｗ等の金属材料を選択成長、あるいは
ブランケットに形成した後、場合によってはＣＭＰによ
り平坦化することにより、コンタクトプラグ１３が形成
される。さらに、このコンタクトプラグ１３上に層間絶
縁膜１４を形成し、その層間絶縁膜１４に溝部を形成し
てコンタクトプラグ１３に接続される配線１５を形成す
ることにより、ＣＭＯＳデバイスが完成する。もちろ
ん、コンタクトプラグ１３及び配線１５の形成をデュア
ルダマシン等により形成してもよい。
ように、ＴＥＯＳ、ＢＰＳＧ、ＳｉＮ等を堆積し、平坦
化のためＣＭＰを行って各ＭＯＳＦＥＴを分離する層間
絶縁膜１２が形成される。そして、この層間絶縁膜１２
に、シリサイド膜１６が露出するようにコンタクトホー
ルをレジスト塗布、露光、パターニングを経てＲＩＥ等
のエッチングにより形成する。そして、このコンタクト
ホールの開口表面を覆うようにＴｉ、ＴｉＮ等のバリア
メタルを堆積し、Ｗ等の金属材料を選択成長、あるいは
ブランケットに形成した後、場合によってはＣＭＰによ
り平坦化することにより、コンタクトプラグ１３が形成
される。さらに、このコンタクトプラグ１３上に層間絶
縁膜１４を形成し、その層間絶縁膜１４に溝部を形成し
てコンタクトプラグ１３に接続される配線１５を形成す
ることにより、ＣＭＯＳデバイスが完成する。もちろ
ん、コンタクトプラグ１３及び配線１５の形成をデュア
ルダマシン等により形成してもよい。
【００４５】このように本実施形態によれば、ゲート電
極５上面にキャップ材としてシリコン酸化膜９を形成し
ておき、ゲート電極５の側面の上側部分のみ露出するよ
うにその側面をゲート側壁６で覆うことにより、ゲート
電極５の側面の上側部分からのみシリコンがエピタキシ
ャル成長していき、Ｔ型ゲート構造が実現できる。
極５上面にキャップ材としてシリコン酸化膜９を形成し
ておき、ゲート電極５の側面の上側部分のみ露出するよ
うにその側面をゲート側壁６で覆うことにより、ゲート
電極５の側面の上側部分からのみシリコンがエピタキシ
ャル成長していき、Ｔ型ゲート構造が実現できる。
【００４６】（第２実施形態）本実施形態は第１実施形
態の変形例に係わる。本実施形態は、第１実施形態と同
じＴ型ゲート構造を実現するため、ゲート側壁６を２つ
の材料から構成し、シリコンのエピタキシャル成長の制
御性を高めた点に特徴がある。
態の変形例に係わる。本実施形態は、第１実施形態と同
じＴ型ゲート構造を実現するため、ゲート側壁６を２つ
の材料から構成し、シリコンのエピタキシャル成長の制
御性を高めた点に特徴がある。
【００４７】以下の実施形態では、第１実施形態と共通
する部分には同一符号を付し、詳細な説明を省略する。
する部分には同一符号を付し、詳細な説明を省略する。
【００４８】図４は本実施形態に係る半導体装置の全体
構成を示す縦断面図である。図１に示す構造と異なるの
は、図１のゲート側壁６が本実施形態ではシリコン窒化
側壁膜４１及びシリコン酸化側壁膜４２の２層構造を有
することと、図１のシリサイド膜１７と本実施形態のシ
リサイド膜４３’の構造が異なることである。
構成を示す縦断面図である。図１に示す構造と異なるの
は、図１のゲート側壁６が本実施形態ではシリコン窒化
側壁膜４１及びシリコン酸化側壁膜４２の２層構造を有
することと、図１のシリサイド膜１７と本実施形態のシ
リサイド膜４３’の構造が異なることである。
【００４９】本実施形態では、まず図５（ａ）に示すよ
うに、シリコン基板１上にゲート絶縁膜４及びゲート電
極５を積層形成する。ここまでの工程は図２（ａ）と共
通するが、シリコン酸化膜７は熱酸化法により後酸化で
行い、膜厚は、例えば２ｎｍ〜６ｎｍとする。
うに、シリコン基板１上にゲート絶縁膜４及びゲート電
極５を積層形成する。ここまでの工程は図２（ａ）と共
通するが、シリコン酸化膜７は熱酸化法により後酸化で
行い、膜厚は、例えば２ｎｍ〜６ｎｍとする。
【００５０】次に、図５（ｂ）に示すように、ゲート電
極５の側面からシリコン基板１表面までにかけてＬＰＣ
ＶＤ法を用いて例えば膜厚１０ｎｍ〜５０ｎｍ、好まし
くは１０ｎｍ〜２０ｎｍのシリコン窒化側壁膜４１を形
成する。そして、このシリコン窒化側壁膜４１を含む装
置全面に酸化シリコン膜を形成し、反応性イオンエッチ
ング（ＲＩＥ）によりシリコン窒化側壁膜４１及び酸化
シリコン膜をエッチバックする。これにより、シリコン
窒化側壁膜４１はゲート電極５の側部表面を覆い、かつ
拡散層８ａ，８ｂ表面のゲート電極５からゲート幅方向
に所定の距離までを覆うように形成され、かつこのシリ
コン窒化側壁膜４１に接してシリコン酸化側壁膜４２が
形成される。このシリコン酸化側壁膜４２は、シリコン
窒化側壁膜４１と同様に、ゲート電極５からゲート幅方
向に所定の距離まで形成され、かつシリコン窒化側壁膜
４１を覆わないように形成される。従って、シリコン窒
化側壁膜４１の上面は露出している。この窒化膜及び酸
化膜のエッチバックにより、ゲート電極５上面の高さよ
りもシリコン窒化側壁膜４１及びシリコン酸化側壁膜４
２の上部の高さが低くする。なお、シリコン酸化膜７
は、このエッチバックにより所定の膜厚だけ除去される
が、完全に除去されることのない膜厚に設定するのが好
ましい。
極５の側面からシリコン基板１表面までにかけてＬＰＣ
ＶＤ法を用いて例えば膜厚１０ｎｍ〜５０ｎｍ、好まし
くは１０ｎｍ〜２０ｎｍのシリコン窒化側壁膜４１を形
成する。そして、このシリコン窒化側壁膜４１を含む装
置全面に酸化シリコン膜を形成し、反応性イオンエッチ
ング（ＲＩＥ）によりシリコン窒化側壁膜４１及び酸化
シリコン膜をエッチバックする。これにより、シリコン
窒化側壁膜４１はゲート電極５の側部表面を覆い、かつ
拡散層８ａ，８ｂ表面のゲート電極５からゲート幅方向
に所定の距離までを覆うように形成され、かつこのシリ
コン窒化側壁膜４１に接してシリコン酸化側壁膜４２が
形成される。このシリコン酸化側壁膜４２は、シリコン
窒化側壁膜４１と同様に、ゲート電極５からゲート幅方
向に所定の距離まで形成され、かつシリコン窒化側壁膜
４１を覆わないように形成される。従って、シリコン窒
化側壁膜４１の上面は露出している。この窒化膜及び酸
化膜のエッチバックにより、ゲート電極５上面の高さよ
りもシリコン窒化側壁膜４１及びシリコン酸化側壁膜４
２の上部の高さが低くする。なお、シリコン酸化膜７
は、このエッチバックにより所定の膜厚だけ除去される
が、完全に除去されることのない膜厚に設定するのが好
ましい。
【００５１】次に、図５（ｃ）に示すように、単結晶シ
リコンをエピタキシャル成長させ、シリコン膜４３をゲ
ート電極５の側面の上側に形成するとともに、シリコン
膜１０を拡散層８ａ，８ｂ上に形成する。
リコンをエピタキシャル成長させ、シリコン膜４３をゲ
ート電極５の側面の上側に形成するとともに、シリコン
膜１０を拡散層８ａ，８ｂ上に形成する。
【００５２】本実施形態では、ゲート側壁はシリコン窒
化側壁膜４１及びシリコン酸化側壁膜４２からなる。シ
リコン窒化膜はシリコン酸化膜よりもシリコンのエピタ
キシャル成長に関して濡れ性が高い。従って、シリコン
窒化膜の方がシリコン酸化膜よりもシリコンエピタキシ
ャル成長がしやすい。この性質を利用することにより、
成長するシリコン膜４３のゲート幅方向、すなわち図５
（ｃ）に示す横方向の成長量を制御することができる。
化側壁膜４１及びシリコン酸化側壁膜４２からなる。シ
リコン窒化膜はシリコン酸化膜よりもシリコンのエピタ
キシャル成長に関して濡れ性が高い。従って、シリコン
窒化膜の方がシリコン酸化膜よりもシリコンエピタキシ
ャル成長がしやすい。この性質を利用することにより、
成長するシリコン膜４３のゲート幅方向、すなわち図５
（ｃ）に示す横方向の成長量を制御することができる。
【００５３】すなわち、ゲート電極５の露出した多結晶
シリコン部分からシリコンは成長していくが、その過程
において、シリコン窒化側壁膜４１が露出している部分
まではシリコンがゲート幅方向に成長していくが、シリ
コン酸化側壁膜４２が露出している部分で横方向成長は
止まる。換言すれば、シリコン窒化側壁膜４１のゲート
幅方向の膜厚を制御することにより、シリコン膜４３の
成長量の制御が可能となる。もちろん、シリコン窒化膜
も、シリコン酸化膜も全くシリコンが成長しないわけで
はないが、その成長量の差を用いることにより、比較的
シリコンの成長の速いシリコン窒化膜と成長の遅いシリ
コン酸化膜を組み合わせることにより、成長条件に関す
るプロセスウィンドウが向上するということもできる。
シリコン部分からシリコンは成長していくが、その過程
において、シリコン窒化側壁膜４１が露出している部分
まではシリコンがゲート幅方向に成長していくが、シリ
コン酸化側壁膜４２が露出している部分で横方向成長は
止まる。換言すれば、シリコン窒化側壁膜４１のゲート
幅方向の膜厚を制御することにより、シリコン膜４３の
成長量の制御が可能となる。もちろん、シリコン窒化膜
も、シリコン酸化膜も全くシリコンが成長しないわけで
はないが、その成長量の差を用いることにより、比較的
シリコンの成長の速いシリコン窒化膜と成長の遅いシリ
コン酸化膜を組み合わせることにより、成長条件に関す
るプロセスウィンドウが向上するということもできる。
【００５４】さらに、図６（ｄ）に示すように、ゲート
側壁を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜４３をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜１６及び
４３’を形成する。これにより、ＥＳＤ構造を有するＭ
ＯＳＦＥＴが製造される。以降の層間絶縁膜１２，１
４、コンタクトプラグ１３及び配線１５の製造プロセス
は第１実施形態と同様であり、これらプロセスを経るこ
とにより、図４に示すＣＭＯＳデバイスが実現できる。
側壁を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜４３をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜１６及び
４３’を形成する。これにより、ＥＳＤ構造を有するＭ
ＯＳＦＥＴが製造される。以降の層間絶縁膜１２，１
４、コンタクトプラグ１３及び配線１５の製造プロセス
は第１実施形態と同様であり、これらプロセスを経るこ
とにより、図４に示すＣＭＯＳデバイスが実現できる。
【００５５】このように、本実施形態によれば、第１実
施形態と同様のＴ型ゲート構造を実現できるとともに、
シリコン膜９の成長量を制御することができる。従っ
て、Ｔ型ゲート構造の形状の制御性が高まる。
施形態と同様のＴ型ゲート構造を実現できるとともに、
シリコン膜９の成長量を制御することができる。従っ
て、Ｔ型ゲート構造の形状の制御性が高まる。
【００５６】なお、上記第１，２実施形態では、層間絶
縁膜１２形成後もキャップ材としてのシリコン酸化膜９
が残存する場合を示したが、層間絶縁膜１２形成前に除
去し、ゲート電極５表面を露出させておいてもよい。特
に、上記第１，２実施形態でサリサイドプロセスを組み
合わせる場合には、ゲート電極５上のシリコン酸化膜は
希フッ酸等により完全に除去しておくことが好ましい。
サリサイドプロセスにより形成されたシリサイドは、す
べての金属の珪化物が対象となる。また、シリコンのエ
ピタキシャル成長の際にはシリコン基板１表面とゲート
電極５の側面に同時に成長させる場合を示したが、ゲー
ト電極５の側面のみに成長させてもよい。
縁膜１２形成後もキャップ材としてのシリコン酸化膜９
が残存する場合を示したが、層間絶縁膜１２形成前に除
去し、ゲート電極５表面を露出させておいてもよい。特
に、上記第１，２実施形態でサリサイドプロセスを組み
合わせる場合には、ゲート電極５上のシリコン酸化膜は
希フッ酸等により完全に除去しておくことが好ましい。
サリサイドプロセスにより形成されたシリサイドは、す
べての金属の珪化物が対象となる。また、シリコンのエ
ピタキシャル成長の際にはシリコン基板１表面とゲート
電極５の側面に同時に成長させる場合を示したが、ゲー
ト電極５の側面のみに成長させてもよい。
【００５７】（第３実施形態）図７は本発明の第３実施
形態に係る半導体装置の全体構成を示す縦断面図であ
る。本実施形態は、素子分離絶縁膜を２層に分けて形成
し、シリコン膜１０の成長を制御する点に特徴がある。
形態に係る半導体装置の全体構成を示す縦断面図であ
る。本実施形態は、素子分離絶縁膜を２層に分けて形成
し、シリコン膜１０の成長を制御する点に特徴がある。
【００５８】図７に示すように、シリコン基板１表面か
ら所定の深さを有する溝部の表面を覆うように例えば膜
厚２０ｎｍ〜５０ｎｍ、さらに好ましくは２０ｎｍ〜３
０ｎｍのシリコン窒化膜６１が形成されている。このシ
リコン窒化膜６１で定義される溝部には、シリコン酸化
膜６２が埋め込み形成されている。シリコン基板１上で
あって、ゲート側壁６からシリコン酸化膜６２の一部ま
でを覆うようにシリコン膜６３が形成されている。
ら所定の深さを有する溝部の表面を覆うように例えば膜
厚２０ｎｍ〜５０ｎｍ、さらに好ましくは２０ｎｍ〜３
０ｎｍのシリコン窒化膜６１が形成されている。このシ
リコン窒化膜６１で定義される溝部には、シリコン酸化
膜６２が埋め込み形成されている。シリコン基板１上で
あって、ゲート側壁６からシリコン酸化膜６２の一部ま
でを覆うようにシリコン膜６３が形成されている。
【００５９】以下、図８（ａ）〜図１０（ｆ）の工程断
面図を用いて本実施形態の製造プロセスを説明する。
面図を用いて本実施形態の製造プロセスを説明する。
【００６０】図８（ａ）に示すように、まずシリコン基
板１上に複数の溝部７１を形成し、この溝部７１の底部
及び側部とシリコン基板１表面を覆うように膜厚２０ｎ
ｍ〜５０ｎｍのシリコン窒化膜６１を堆積させる。次
に、図８（ｂ）に示すように、このシリコン窒化膜６１
により定義される未溝部内を含めてシリコン基板１上に
シリコン酸化膜を堆積し、ＣＭＰ等によりシリコン酸化
膜を平坦化除去することにより、シリコン酸化膜６２を
溝部内に形成する。これにより、溝部７１内はシリコン
窒化膜６１とシリコン酸化膜６２の２層構造となる。従
って、溝部７１の表面には、溝部７１とシリコン基板１
の境界部分にはシリコン窒化膜６１が、境界部分よりも
内側にはシリコン酸化膜６２が露出している。
板１上に複数の溝部７１を形成し、この溝部７１の底部
及び側部とシリコン基板１表面を覆うように膜厚２０ｎ
ｍ〜５０ｎｍのシリコン窒化膜６１を堆積させる。次
に、図８（ｂ）に示すように、このシリコン窒化膜６１
により定義される未溝部内を含めてシリコン基板１上に
シリコン酸化膜を堆積し、ＣＭＰ等によりシリコン酸化
膜を平坦化除去することにより、シリコン酸化膜６２を
溝部内に形成する。これにより、溝部７１内はシリコン
窒化膜６１とシリコン酸化膜６２の２層構造となる。従
って、溝部７１の表面には、溝部７１とシリコン基板１
の境界部分にはシリコン窒化膜６１が、境界部分よりも
内側にはシリコン酸化膜６２が露出している。
【００６１】次に、図９（ｃ）に示すように、第１，２
実施形態と同様の手法により、シリコン基板１にウェル
２，チャネル領域２ａを形成し、ゲート絶縁膜４、ゲー
ト電極５及びシリコン酸化膜９を活性領域に選択的に形
成し、さらに露出したシリコン基板１表面に拡散層８
ａ，８ｂを形成する。
実施形態と同様の手法により、シリコン基板１にウェル
２，チャネル領域２ａを形成し、ゲート絶縁膜４、ゲー
ト電極５及びシリコン酸化膜９を活性領域に選択的に形
成し、さらに露出したシリコン基板１表面に拡散層８
ａ，８ｂを形成する。
【００６２】次に、図９（ｄ）に示すように、第１実施
形態と同様の手法により、ゲート電極５の側面に、その
側面の上側が露出するようにゲート側壁６を形成する。
次に、図９（ｅ）に示すようにシリコン膜１１及びシ
リコン膜６３を形成する。シリコン膜１１の成長は第１
実施形態と同様である。シリコン膜６３は、シリコン基
板１表面であってゲート側壁６から露出したシリコン窒
化膜６１まで、さらには露出したシリコン酸化膜６２の
一部まで延びて形成される。このように、シリコン膜６
３は素子分離絶縁膜としてのシリコン窒化膜６１まで確
実に乗り上げるように形成される。これは、シリコン窒
化膜が、シリコン酸化膜に比較してシリコンのエピタキ
シャル成長に関する濡れ性が高いことを利用している。
この濡れ性の差により、シリコン窒化膜はシリコン酸化
膜よりもシリコンのエピタキシャル成長の速度が速い。
形態と同様の手法により、ゲート電極５の側面に、その
側面の上側が露出するようにゲート側壁６を形成する。
次に、図９（ｅ）に示すようにシリコン膜１１及びシ
リコン膜６３を形成する。シリコン膜１１の成長は第１
実施形態と同様である。シリコン膜６３は、シリコン基
板１表面であってゲート側壁６から露出したシリコン窒
化膜６１まで、さらには露出したシリコン酸化膜６２の
一部まで延びて形成される。このように、シリコン膜６
３は素子分離絶縁膜としてのシリコン窒化膜６１まで確
実に乗り上げるように形成される。これは、シリコン窒
化膜が、シリコン酸化膜に比較してシリコンのエピタキ
シャル成長に関する濡れ性が高いことを利用している。
この濡れ性の差により、シリコン窒化膜はシリコン酸化
膜よりもシリコンのエピタキシャル成長の速度が速い。
【００６３】シリコン窒化膜のみで素子分離絶縁膜が形
成されている場合には、濡れ性の高さにより、プロセス
条件のわずかな変動によりシリコン膜６３が素子分離絶
縁膜の中央近傍まで延びる可能性がある。このようなプ
ロセス条件の変動は、隣接するトランジスタ同士のシリ
コン膜６３が短絡する可能性を示唆している。
成されている場合には、濡れ性の高さにより、プロセス
条件のわずかな変動によりシリコン膜６３が素子分離絶
縁膜の中央近傍まで延びる可能性がある。このようなプ
ロセス条件の変動は、隣接するトランジスタ同士のシリ
コン膜６３が短絡する可能性を示唆している。
【００６４】一方、シリコン酸化膜のみで素子分離絶縁
膜が形成されている場合には、その濡れ性の低さによ
り、シリコン膜６３が素子分離絶縁膜表面まで乗り上げ
ない。
膜が形成されている場合には、その濡れ性の低さによ
り、シリコン膜６３が素子分離絶縁膜表面まで乗り上げ
ない。
【００６５】これに対して本実施形態のようにシリコン
窒化膜６１及びシリコン酸化膜６２を用いて素子分離絶
縁膜を形成することにより、シリコン窒化膜６１までは
シリコン膜６３が乗り上げ、かつシリコン酸化膜６２が
ストッパとなるため隣接するトランジスタのシリコン膜
６３との短絡を防止することができる。また、シリコン
基板１と素子分離絶縁膜の境界部分で、基板表面から深
い位置までシリコン膜が形成されることもない。このよ
うな効果は、素子分離絶縁膜の分離帯幅が短くなった場
合に顕著である。
窒化膜６１及びシリコン酸化膜６２を用いて素子分離絶
縁膜を形成することにより、シリコン窒化膜６１までは
シリコン膜６３が乗り上げ、かつシリコン酸化膜６２が
ストッパとなるため隣接するトランジスタのシリコン膜
６３との短絡を防止することができる。また、シリコン
基板１と素子分離絶縁膜の境界部分で、基板表面から深
い位置までシリコン膜が形成されることもない。このよ
うな効果は、素子分離絶縁膜の分離帯幅が短くなった場
合に顕著である。
【００６６】次に、図１０（ｆ）に示すように、ゲート
側壁を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜１１をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜６３及び
１７を形成する。これにより、ＥＳＤ構造を有するＭＯ
ＳＦＥＴが製造される。以降の層間絶縁膜１２，１４、
コンタクトプラグ１３及び配線１５の製造プロセスは第
１実施形態と同様であり、これらプロセスを経ることに
より、図７に示すＣＭＯＳデバイスが実現できる。
側壁を含めたゲート構造をマスクとしてシリコン膜１０
の上からイオン注入を行い、高濃度拡散層７ａ，７ｂを
シリコン基板１表面から所定の深さまで形成する。ま
た、シリコン膜１０及びシリコン膜１１をＴｉ，Ｃｏ，
Ｎｉ等を用いてシリサイド化し、シリサイド膜６３及び
１７を形成する。これにより、ＥＳＤ構造を有するＭＯ
ＳＦＥＴが製造される。以降の層間絶縁膜１２，１４、
コンタクトプラグ１３及び配線１５の製造プロセスは第
１実施形態と同様であり、これらプロセスを経ることに
より、図７に示すＣＭＯＳデバイスが実現できる。
【００６７】本発明は上記実施形態に限定されるもので
はない。上記実施形態を通して、シリコン酸化膜とシリ
コン窒化膜の濡れ性の差に基づいてシリコンエピタキシ
ャル成長の制御性を向上させたが、このような物質種に
限定されるものではない。例えば、シリコン酸化膜には
窒素を含んでいてもよいし、シリコン窒化膜には酸素を
含んでいてもよく、窒素含有率がシリコン酸化膜よりも
シリコン窒化膜の方が高ければよい。従って、シリコン
酸化膜、シリコン窒化膜ともにシリコン酸化窒化膜で実
現してもよい。シリコン酸化窒化膜で実現する場合、上
記実施形態でシリコン窒化膜に該当する構成がシリコン
酸化膜に該当する構成に比較して窒素含有率が高ければ
よい。また、このような物質種でなくても、シリコンの
エピタキシャル成長速度が異なる物質を組み合わせて用
いることにより、最適なＴ型ゲート構造、あるいは拡散
層上のシリサイド構造を得ることができる。また、第
２，第３実施形態ではエピタキシャル成長速度の異なる
２種の材料によりシリコンのエピタキシャル成長量を制
御する場合を示したが、３種以上のエピタキシャル成長
速度の異なる材料で成長量を制御してもよい。
はない。上記実施形態を通して、シリコン酸化膜とシリ
コン窒化膜の濡れ性の差に基づいてシリコンエピタキシ
ャル成長の制御性を向上させたが、このような物質種に
限定されるものではない。例えば、シリコン酸化膜には
窒素を含んでいてもよいし、シリコン窒化膜には酸素を
含んでいてもよく、窒素含有率がシリコン酸化膜よりも
シリコン窒化膜の方が高ければよい。従って、シリコン
酸化膜、シリコン窒化膜ともにシリコン酸化窒化膜で実
現してもよい。シリコン酸化窒化膜で実現する場合、上
記実施形態でシリコン窒化膜に該当する構成がシリコン
酸化膜に該当する構成に比較して窒素含有率が高ければ
よい。また、このような物質種でなくても、シリコンの
エピタキシャル成長速度が異なる物質を組み合わせて用
いることにより、最適なＴ型ゲート構造、あるいは拡散
層上のシリサイド構造を得ることができる。また、第
２，第３実施形態ではエピタキシャル成長速度の異なる
２種の材料によりシリコンのエピタキシャル成長量を制
御する場合を示したが、３種以上のエピタキシャル成長
速度の異なる材料で成長量を制御してもよい。
【００６８】また、第１，２実施形態は、ゲート電極の
側面に成長させるシリコン膜を制御する形態、第３実施
形態は拡散層から素子分離絶縁膜まで延在するシリコン
膜を制御する形態を示したが、両者を組み合わせてもよ
いことはもちろんである。
側面に成長させるシリコン膜を制御する形態、第３実施
形態は拡散層から素子分離絶縁膜まで延在するシリコン
膜を制御する形態を示したが、両者を組み合わせてもよ
いことはもちろんである。
【００６９】
【発明の効果】以上詳述したように本発明によれば、Ｔ
型ゲート構造が実現できる。
型ゲート構造が実現できる。
【００７０】また、別の本発明によれば、シリサイド膜
を形状制御性が高く形成できる。
を形状制御性が高く形成できる。
【図１】本発明の第１実施形態に係る半導体装置の全体
構成を示す縦断面図。
構成を示す縦断面図。
【図２】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図３】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図４】本発明の第２実施形態に係る半導体装置の全体
構成を示す縦断面図。
構成を示す縦断面図。
【図５】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図６】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図７】本発明の第３実施形態に係る半導体装置の全体
構成を示す縦断面図。
構成を示す縦断面図。
【図８】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図９】同実施形態に係る半導体装置の製造方法を示す
工程断面図。
工程断面図。
【図１０】同実施形態に係る半導体装置の製造方法を示
す工程断面図。
す工程断面図。
【図１１】従来の半導体装置のゲート構造の問題点を説
明するための図。
明するための図。
【図１２】従来の半導体装置のゲート構造の問題点を説
明するための図。
明するための図。
【図１３】従来の半導体装置の素子分離絶縁膜に延在す
るシリサイド膜の問題点を説明するための図。
るシリサイド膜の問題点を説明するための図。
１…シリコン基板 ２…ウェル ２ａ…チャネル領域 ３…素子分離絶縁膜 ４…ゲート絶縁膜 ５…ゲート電極 ６…ゲート側壁 ７ａ，７ｂ…高濃度拡散層 ８ａ，８ｂ…低濃度拡散層 ９…シリコン酸化膜 １０…シリコン膜 １１…シリコン膜 １２，１４…層間絶縁膜 １３…コンタクトプラグ １５…配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｒ ３０１Ｓ Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 BB30 BB33 CC01 DD02 DD23 DD43 DD45 DD50 DD65 DD84 EE05 EE09 EE17 FF07 FF14 FF18 FF22 GG09 GG10 GG14 5F032 AA34 AA44 AA46 AA77 CA17 DA02 DA33 5F040 DA14 DB03 DC01 EC01 EC04 EC07 EC12 EC13 EC19 ED03 ED04 EF02 EH01 EH02 EK05 FA05 FA07 FA10 FA16 FB02 FC06 FC07 FC09 FC10 FC19 FC21 5F048 AC03 BB01 BB05 BB08 BB09 BC06 BC15 BF07 BF16 BG13 BG14 DA23 DA24 DA25 DA27
Claims (18)
- 【請求項１】 基板上に選択的に形成されたゲート絶縁
膜と、このゲート絶縁膜上に形成され、側面及び上面に
より形状が定義されるゲート電極と、このゲート電極の
側面の下側を覆うように前記基板上に形成された側壁絶
縁膜とを具備してなり、前記ゲート電極の前記側壁絶縁
膜から露出した側面の上側には、多結晶シリコンが選択
的に成長されてなり、かつ前記ゲート電極の上面には多
結晶シリコンが成長されないことを特徴とする半導体装
置。 - 【請求項２】 前記ゲート電極は多結晶シリコンにより
形成され、前記側壁絶縁膜は窒化シリコン膜であること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記側壁絶縁膜は、前記ゲート電極に接
して形成され、シリコンのエピタキシャル成長速度の速
い第１の膜と、該第１の膜に接して形成され、該第１の
膜よりもシリコンのエピタキシャル成長速度の遅い第２
の膜により構成され、かつ第１の膜は第２の膜により表
面が覆われていないことを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記第１の膜は、窒素含有率の高い物質
により構成され、前記第２の膜は、前記第１の膜よりも
窒素含有率の低い物質により構成されてなることを特徴
とする請求項１に記載の半導体装置。 - 【請求項５】 前記第１の膜は窒化シリコン膜あるいは
窒化酸化シリコン膜であり、前記第２の膜は酸化シリコ
ン膜であることを特徴とする請求項３に記載の半導体装
置。 - 【請求項６】 基板と、この基板を複数の領域に分離す
べく該基板から所定の深さまで形成された複数の溝部
と、この溝部内に、シリコンのエピタキシャル成長速度
の異なる少なくとも第１及び第２の絶縁膜により形成さ
れた複数の素子分離絶縁膜と、前記複数の素子分離絶縁
膜間に選択的に形成されたゲート電極と、前記ゲート電
極を挟んで少なくとも前記基板表面に形成されたソース
領域及びドレイン領域と、前記ソース領域及びドレイン
領域表面の少なくとも一部から前記素子分離絶縁膜の前
記基板との境界部分までを覆うようにエピタキシャル成
長されたシリコン膜とを具備してなり、 前記素子分離絶縁膜の表面に露出した部分であって前記
基板との少なくとも境界部分には、該境界部分以外の部
分の前記素子分離絶縁膜よりもシリコンのエピタキシャ
ル成長速度の高い第１の絶縁膜が形成されてなることを
特徴とする半導体装置。 - 【請求項７】 前記第１の絶縁膜は、窒素含有率の高い
膜であり、前記第２の絶縁膜は、前記第１の物質よりも
窒素含有率の低い膜であることを特徴とする請求項６に
記載の半導体装置。 - 【請求項８】 前記第１の絶縁膜は窒化シリコン膜であ
り、前記第２の絶縁膜は酸化シリコン膜であることを特
徴とする請求項６に記載の半導体装置。 - 【請求項９】 前記ゲート電極は、ポリシリコンにより
構成されてなることを特徴とする請求項６に記載の半導
体装置。 - 【請求項１０】 前記シリコン膜は、金属を含有するシ
リサイド膜であることを特徴とする請求項６に記載の半
導体装置。 - 【請求項１１】 基板上にゲート絶縁膜と、側面及び上
面により形状が定義されるゲート電極と、キャップ材を
選択的に形成する工程と、 前記ゲート絶縁膜及びゲート電極の側面を覆うように前
記基板上に側壁絶縁膜を形成する工程と、 前記ゲート電極の側面の上側を前記側壁絶縁膜から露出
させる工程と、 露出した前記ゲート電極の側面の上側に、多結晶シリコ
ン膜をゲート幅方向に成長させる工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項１２】 前記側壁絶縁膜は、窒化シリコン膜で
あることを特徴とする請求項１１に記載の半導体装置。 - 【請求項１３】 前記側壁絶縁膜は第１及び第２の絶縁
膜からなり、 前記側壁絶縁膜を形成する工程は、前記ゲート電極の側
部表面を覆うようにシリコンのエピタキシャル成長速度
の速い第１の絶縁膜を形成する工程と、 前記第１の絶縁膜表面に該第１の絶縁膜よりもシリコン
のエピタキシャル成長速度の遅い第２の絶縁膜を形成す
る工程とを有することを特徴とする請求項１１に記載の
半導体装置の製造方法。 - 【請求項１４】 前記第１の絶縁膜は窒素含有率の高い
物質により構成され、前記第２の絶縁膜は前記第１の絶
縁膜よりも窒素含有率の低い物質により構成されてなる
ことを特徴とする請求項１３に記載の半導体装置の製造
方法。 - 【請求項１５】 基板表面から所定の距離までの深さを
有する溝部を形成する工程と、 前記溝部表面を覆うようにシリコンのエピタキシャル成
長速度の速い第１の絶縁膜を薄く形成する工程と、 前記溝部内に前記第１の絶縁膜よりもエピタキシャル成
長速度の速い第２の絶縁膜を形成する工程と、 前記第１及び第２の絶縁膜で素子分離された前記基板上
に選択的にゲート絶縁膜及びゲート電極を積層形成する
工程と、 前記溝部から前記ゲート電極までの少なくとも前記基板
表面にソース領域及びドレイン領域を形成する工程と、 前記ソース領域及び前記ドレイン領域の表面から少なく
とも前記第１の絶縁膜表面にかけてシリコンをエピタキ
シャル成長させる工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項１６】 前記第１の絶縁膜は窒化シリコン膜で
あり、前記第２の絶縁膜は酸化シリコン膜であることを
特徴とする請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記成長したシリコンをサリサイド化
させる工程をさらに有することを特徴とする請求項１５
に記載の半導体装置の製造方法。 - 【請求項１８】 前記ゲート電極は、ポリシリコンによ
り構成されてなることを特徴とする請求項１５に記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199627A JP2002026310A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置及びその製造方法 |
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| US10/364,411 US6927459B2 (en) | 2000-06-30 | 2003-02-12 | Semiconductor device having a gate electrode with a sidewall insulating film and manufacturing method thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199627A JP2002026310A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置及びその製造方法 |
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|---|---|
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|---|---|---|---|
| JP2000199627A Pending JP2002026310A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JP2002026310A (ja) |
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