JP2001036048A - 半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み、消去、読み出し速度の向上が図れ
る半導体メモリ及びその製造方法を提供する。 【解決手段】 素子分離層３ａを凹部２の深さよりも浅
くなるように形成し、凹部２に凹みが残されるように構
成する。そして、フローティングゲート５及びコントロ
ールゲート７が、凹み内まで入り込むようにする。この
ように、フローティングゲート５及びコントロールゲー
ト７が凹み内まで形成されるようにすることで、その凹
みの深さ分だけフローティングゲート５とコントロール
ゲート７が長くできる。これにより、書き込み、消去、
読み出し速度の向上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ及び
その製造方法に関し、例えば、電気的に書き換え可能な
不揮発性メモリに適用して好適である。

【０００２】

【従来の技術】高速化、高集積化及びコストダウンを目
的として半導体装置の微細化が進められている。

【０００３】図６に従来の半導体メモリの断面構成を示
す。図６に示すように、半導体メモリは、シリコン基板
５１に複数のメモリセルを備えたメモリ領域とそれメモ
リ以外（以下、周辺ｌｏｇｉｃ領域という）が形成され
た構成となっている。

【０００４】メモリ領域と周辺ｌｏｇｉｃ領域共に、シ
リコン基板５１に凹部５２が形成され、この凹部５２内
にシリコン基板５１の表面に対して平坦な表面を構成す
る素子分離層５３が配置されている。

【０００５】そして、メモリ領域においては、シリコン
基板５１及び素子分離層５３の表面に第１のゲート絶縁
膜５４が形成され、この第１のゲート電極５４の上にフ
ローティングゲート５５がパターニングされている。さ
らにフローティングゲート５５の上には、第２のゲート
絶縁膜５６を介してコントロールゲート５７が形成され
ている。そして、コントロールゲート５７の上に絶縁膜
５８が形成された構成となっている。

【０００６】一方、周辺ｌｏｇｉｃ領域においては、シ
リコン基板５１及び素子分離層５３の表面に形成された
第１のゲート絶縁膜５４の上にゲート電極６１が形成さ
れ、このゲート電極６１の表面に絶縁膜６２が形成され
た構成となっている。

【０００７】従来では、上記構成を有する半導体メモリ
について、メモリ領域及び周辺ｌｏｇｉｃ領域のトラン
ジスタに対し、一般的に知られている比例縮小則に基づ
いてゲート絶縁膜５４の薄膜化、素子寸法の縮小を進め
てきた。

【０００８】

【発明が解決しようとする課題】しかしながら、メモリ
セルに使われている第１のゲート絶縁膜５４、つまりト
ンネル膜については、従来の方法に基づいて比例縮小す
ると、書く換え耐性が持たなくなるということが判り、
トンネル膜を薄膜化せずに、書き込み、消去、読み出し
速度を向上したいということが要望されている。

【０００９】これに対して、トンネル膜に印加される電
界強度を上げるために、コントロールゲート５７とフロ
ーティングゲート５５の間の第２のゲート絶縁膜５６の
厚さを薄くするという方法があるが、この方法を採用し
たとしても薄膜化が進むにつれて第２のゲート絶縁膜５
６の耐圧低下等の問題が発生してしまい、大幅な薄膜化
は困難である。

【００１０】また、コントロールゲート５７とフローテ
ィングゲート５５とのオーバラップ面積を大きくすると
いう方法もあるが、この方法では逆にメモリセルサイズ
が大きくなってしまう。

【００１１】本発明は上記問題に鑑みて成され、書き込
み、消去、読み出し速度の向上が図れる半導体メモリ及
びその製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記問題を解決するべ
く、請求項１に記載の発明においては、素子分離層（３
ａ）は、凹部（２）の深さよりも浅くなるように形成さ
れ、凹部に凹みが残されるように構成されており、フロ
ーティングゲート（５）及びコントロールゲート（７）
は、凹み内まで入り込むように形成されていることを特
徴としている。

【００１３】このように、フローティングゲート及びコ
ントロールゲートが凹み内まで形成されるようにするこ
とで、その凹みの深さ分だけフローティングゲートとコ
ントロールゲートが長くできる。これにより、書き込
み、消去、読み出し速度の向上を図ることができる。

【００１４】この場合、例えば、請求項２に示すよう
に、フローティングゲートの端部が素子分離層の表面で
終端する。

【００１５】また、請求項３に示すように、複数のメモ
リセルのうち隣接するもの同士のコントロールゲート
を、凹部内において連結させることができる。

【００１６】なお、請求項１に記載の半導体メモリは、
請求項４に示すように、半導体基板（１）を用意する工
程と、半導体基板の素子分離領域に凹部（２）を形成す
る工程と、凹部内に絶縁膜で構成された素子分離層（３
ａ）を配置する工程と、素子分離層をエッチングして、
該素子分離層が凹部の深さよりも浅くなるようにして凹
部に凹みが残るようにする工程と、凹部内を含む半導体
基板の表面に第１のゲート絶縁膜（４）を形成する工程
と、第１のゲート絶縁膜の上に、凹部内に入り込むよう
にフローティングゲート（５）を形成する工程と、フロ
ーティングゲートの上に第２のゲート酸化膜（６）を形
成する工程と、第２のゲート絶縁膜の上に、凹部内に入
り込むようにコントロールゲート（７）を形成する工程
と、を備えた半導体メモリによって形成される。

【００１７】

【発明の実施の形態】図１に、本発明の一実施形態を適
用した半導体メモリの断面構成を示す。

【００１８】図１に示すように、半導体メモリは、メモ
リ領域と周辺ｌｏｇｉｃ領域とを有している。これらメ
モリ領域及び周辺ｌｏｇｉｃ領域は、同一のシリコン基
板１に形成されている。なお、本図中のメモリ領域及び
周辺ｌｏｇｉｃ領域は、実際には離間して配置される
が、本図では隣接させて示すこととする。

【００１９】また、図２に、メモリ領域のレイアウト図
を示す。この図は、図１を上面から見たときのメモリ領
域のレイアウトに該当し、図１はこの図のＡ−Ａ断面に
相当している。

【００２０】メモリ領域には複数のメモリセルが形成さ
れており、周辺ｌｏｇｉｃ領域にはメモリ以外の役割を
果たすトランジスタが形成されている。

【００２１】具体的には、メモリ領域においては、シリ
コン基板１には凹部２が形成されていると共に、この凹
部２内に絶縁膜としての素子分離層３ａが配置されてい
る。この素子分離層３ａは、凹部２の深さよりも薄く形
成され、シリコン基板１表面よりも低い位置まで埋め込
まれている。これにより、凹部２が形成されている部分
において、シリコン基板１表面が凹んだ状態となってい
る。

【００２２】そして、凹部２が形成されている位置の凹
み内を含むシリコン基板１の表面に第１のゲート絶縁膜
４が形成されている。さらに、この第１のゲート絶縁膜
４上にフローティングゲート５が形成されており、フロ
ーティングゲート５の端部が素子分離層３ａの表面で終
端した状態となっている。

【００２３】また、フローティングゲート５上には、第
２のゲート絶縁膜６が形成されており、この第２のゲー
ト絶縁膜６上には、コントロールゲート７が形成されて
いる。このコントロールゲート７は、素子分離層３ａ上
にも形成され、素子分離層３ａの両側において連結され
た状態となっている。

【００２４】また、図２に示されるように、フローティ
ングゲート５の配列方向に対して直交する方向に、ソー
ス８及びドレイン９が並べられて配置されている。この
ソース８、ドレイン９の間に位置するシリコン基板１の
表面がトンネル領域を構成する。

【００２５】そして、図１に示すように、コントロール
ゲート７上には、絶縁膜１０が形成されており、さらに
図示しないが、パッシベーション膜や各種電気配線層及
び保護膜等が形成されて上記メモリセルが構成されてい
る。

【００２６】一方、周辺ｌｏｇｉｃ領域においては、シ
リコン基板１には、凹部２が形成されていると共に、こ
の凹部２内に絶縁膜で構成された素子分離層３ｂが形成
されている。この周辺ｌｏｇｉｃ領域においては、素子
分離層３ｂの表面がシリコン基板１の表面とほぼ同等の
高さとなるように平坦化された状態となっている。

【００２７】そして、隣り合う素子分離層３ｂの間をチ
ャネル領域として、このチャネル領域に対して紙面垂直
方向の両側には、シリコン基板１の表層部に不純物拡散
させることによって形成したソース、ドレイン（図示せ
ず）が配置されている。

【００２８】また、チャネル領域を構成するシリコン基
板１の表面には、第３のゲート絶縁膜１１を介してゲー
ト電極１２が形成されている。そして、このゲート電極
１２上には、絶縁膜１３が形成され、さらに、図示しな
いが、パッシベーション膜や各種電気配線層及び保護膜
等が形成されて上記トランジスタが構成されている。

【００２９】このように構成された半導体メモリでは、
素子分離層３ａを凹部２の深さよりも浅くすることでシ
リコン基板１の表面が凹みとなるようにし、この凹み内
までフローティングゲート５が入り込み、素子分離層３
の表面で終端するように構成している。このため、シリ
コン基板１の表面が凹みとならないようにした場合（図
６参照）と比べて、フローティングゲート５の寸法を大
きくできる。具体的には、フローティングゲート５の寸
法は、素子分離層３ａを浅くした分だけ大きくなる。

【００３０】そして、フローティングゲート５とシリコ
ン基板１の表面とのオーバラップ面積や、フローティン
グゲート５とコントロールゲート７とのオーバラップ面
積も、シリコン基板１の表面が凹みとならないようにし
た場合と比べて増加する。従って、上記構成では、フロ
ーティングゲート５とシリコン基板１の表面とのオーバ
ラップ面積は、フローティングゲート５とコントロール
ゲート７とのオーバラップ面積の増加分より大きくなら
ないようになっている。このため、これらのオーバラッ
プ面積の増加分の差に応じて、フローティングゲート５
の電位が変化してトンネル膜にかかる電界強度を向上さ
せることができる。これにより、書き込み、消去スピー
ドを向上させることができる。

【００３１】また、シリコン基板１の表面に形成される
トランジスタチャネル領域に対して、凹部２が形成され
ている位置の凹み内のシリコン基板１に形成されるトラ
ンジスタサイドチャネル領域のチャネル濃度は薄くなる
ので、その分も電流能力を向上させる効果がある。

【００３２】凹部２の凹み量については、凹部２上のフ
ローティングゲート５及びコントロールゲート７に高電
圧が印加された場合、凹部２下でのリーク電流が回路動
作上問題ない範囲にあるように設定しておけばよい。ま
た、凹部２が形成されている位置の凹み内のシリコン基
板１に形成されているトランジスタサイドチャネル領域
のリーク電流が回路動作上問題ない範囲にあるように設
定しておけば良い。

【００３３】さらに、実行的なゲート幅が長くなるた
め、電流能力が向上し、読み出しスピードも速くなるよ
うにすることができる。

【００３４】これらの効果の詳細について、図３に示す
メモリセル容量結合の等価回路を基に説明する。なお、
図３において、（ａ）はメモリセルの断面構成の該略図
を示し、（ｂ）は（ａ）の断面構成に対応する等価回路
である。また、図３（ｂ）に示すように、ソース電位を
Ｖｓ、シリコン基板１の電位をＶｂ、ドレイン電位をＶ
ｄ、コントロールゲート７の印加電位をＶｃｇ、第１の
ゲート絶縁膜４の電位をＶｆｇとしている。また、コン
トロールゲート７及びフローティングゲート５間の容量
をＣｆｇ、フローティングゲート５及びソース８間の容
量をＣｆｓ、フローティングゲート５とシリコン基板１
間の容量をＣｆｂ、フローティングゲート５とドレイン
９間の容量をＣｆｄとしている。また、Ｃｔｏｔａｌと
はすべての容量（Ｃｆｄ+Ｃｆｂ+Ｃｆｓ+Ｃｆｇ）を加
算した値を示している。

【００３５】この等価回路に基づいて数１が導き出せる
ため、数１に基づいて数２、数３が導き出される。

【００３６】

【数１】（Ｖｃｇ−Ｖｆｇ）・Ｃｆｇ＝（Ｖｆｇ−Ｖ
ｇ）・Ｃｆｄ+（Ｖｆｇ−Ｖｂ）・Ｃｆｂ+（Ｖｆｇ−Ｖ
ｓ）・Ｃｆｓ

【００３７】

【数２】（Ｃｆｄ+Ｃｆｂ+Ｃｆｓ+Ｃｆｇ）・Ｖｆｇ＝
Ｖｃｇ・Ｃｆｇ+Ｖｄ・Ｃｆｄ+Ｖｂ・Ｃｆｂ+Ｖｓ・Ｃ
ｆｓ

【００３８】

【数３】Ｖｆｇ＝（Ｖｃｇ・ｆｇ+Ｖｄ・Ｃｆｄ+Ｖｂ・
Ｃｆｂ+Ｖｓ・Ｃｆｓ）／Ｃｔｏｔａｌ 従って、書き込み、消去、読み出し特性向上のために
は、Ｖｆｇができるだけ高くするように各パラメータを
設計すればよいということになる。

【００３９】例えば、書き込み時を例に挙げてみると、
書き込み時にはＶｓ＝Ｖｂ＝０であるため、Ｖｆｇは数
４のようになる。

【００４０】

【数４】Ｖｆｇ＝（Ｖｃｇ・Ｃｆｇ+Ｖｄ・Ｃｆｄ）／
Ｃｔｏｔａｌ そして、図１に示す本実施形態の半導体メモリと図６に
示す従来の半導体メモリについてのＣｆｇ及びＣｆｄ
は、第１のゲート絶縁膜４の誘電率をε_(SiO2)、第１の
ゲート絶縁膜４の膜厚をｄ、フローティングゲート５と
コントロールゲート７のオーバラップ面積をＳとする
と、以下のようになる。

【００４１】まず、本実施形態の半導体メモリでは、数
５及び数６のように示される。

【００４２】

【数５】Ｃｆｇ＝ε₀ε_(SiO2)Ｓ／ｄ＝ε₀ε
_(SiO2)（（２Ｘ+Ｗ+２ΔＸ）×Ｌｆｇ）／ｄ

【００４３】

【数６】Ｃｆｄ＝ε₀ε_(SiO2)Ｓ／ｄ＝ε₀ε
_(SiO2)（（２Ｘ+Ｗ+２ΔＸ）×Ｌｏｌ）／ｄ また、従来の半導体メモリでは、数７、数８のように示
される。

【００４４】

【数７】Ｃｆｇ＝ε₀ε_(SiO2)Ｓ／ｄ＝ε₀ε
_(SiO2)（（２Ｘ+Ｗ）×Ｌｆｇ）／ｄ

【００４５】

【数８】Ｃｆｄ＝ε₀ε_(SiO2)Ｓ／ｄ＝ε₀ε
_(SiO2)（（２Ｘ+Ｗ）×Ｌｏｌ）／ｄ なお、従来の半導体メモリのフローティングゲート５と
コントロールゲート７のオーバラップ部分の長さが２Ｘ
+Ｗ、オーバラップ部分の幅がＬｆｇであるとすると、
本実施形態の半導体メモリではシリコン基板１の凹み分
だけ該オーバラップ部分の長さが長くなり、オーバラッ
プ部分の長さは２Ｘ+Ｗ+２ΔＷとなる。従って、従来の
半導体メモリのフローティングゲート５とコントロール
ゲート７のオーバラップ面積はＳ１は（２Ｘ+Ｗ）×Ｌ
ｆｇで示され、本実施形態の半導体メモリでのオーバラ
ップ面積Ｓ２は（２Ｘ+Ｗ+２ΔＸ）×Ｌｆｇで示され
る。

【００４６】同様に、フローティングゲート５とドレイ
ン９のオーバラップ部分の長さも、従来の半導体メモリ
では２Ｘ+Ｗとなり、本実施形態の半導体メモリでは２
Ｘ+Ｗ+２ΔＸとなる。そして、フローティングゲート５
とドレイン９のオーバラップ部分の幅がＬｏｌであると
すると、従来の半導体メモリでのフローティングゲート
５とドレイン９のオーバラップ面積Ｓ３は（２Ｘ+Ｗ）
×Ｌｏｌとなり、本実施形態の半導体メモリでのオーバ
ラップ面積Ｓ４は（２Ｘ+Ｗ+２ΔＸ）×Ｌｏｌで示され
る。

【００４７】これら数５〜数８に示されるように、本実
施形態の半導体メモリは従来のものと比べて、フローテ
ィングゲート５とコントロールゲート７のオーバラップ
部分がΔＸだけ長くなった分、オーバラップ面積Ｓ１、
Ｓ２も大きくなる。

【００４８】そして、オーバラップ面積Ｓ１、Ｓ２の拡
大分だけＶｆｇを大きくすることができるため、書き込
みスピードが向上できる。なお、消去スピードや読み出
しスピードにおいても同様のことがいえるため、これら
のスピードも向上できる。

【００４９】続いて、本実施形態における半導体メモリ
の製造方法について説明する。図４及び図５に半導体メ
モリの製造工程を示し、これらの図に基づいて説明す
る。

【００５０】〔図４（ａ）に示す工程〕まず、シリコン
基板１を用意し、メモリ領域と周辺ｌｏｇｉｃ領域共
に、いわゆるＳＴＩ素子分離工程を施す。つまり、シリ
コン基板１上にシリコン酸化膜２１を形成したのち、図
示しないがマスク層としてのシリコン窒化膜を形成す
る。その後、フォトエッチングによって素子分離領域上
に配置されたシリコン酸化膜２１及びシリコン窒化膜を
除去する。そして、シリコン窒化膜をマスクとしたエッ
チングを行い、シリコン基板１の表面に凹部２を形成す
る。続いて、凹部２内を絶縁膜からなる素子分離層３
ａ、３ｂで埋め込み、素子分離層３ａ、３ｂを平坦化す
る。このとき、シリコン窒化膜を平坦化ストップ層とし
て、素子分離層３ａ、３ｂの平坦化を行なう。その後、
シリコン窒化膜を除去する。

【００５１】〔図４（ｂ）に示す工程〕次に、周辺ｌｏ
ｇｉｃ領域をレジスト２２で覆い、メモリ領域において
エッチングを施し、シリコン酸化膜２１を除去すると共
に、素子分離層３ａを所定深さまで除去する。この深さ
は、メモリセルの大きさ等によって任意に設定可能であ
り、ここでは上述したオーバラップ部分の長くなた分Δ
Ｘが十分に書き込みスピード等の向上が図れる程度とな
るように設定している。

【００５２】その後、レジスト２２を除去したのち、熱
酸化等によって第１のゲート絶縁膜４を形成する。この
とき、シリコン基板１の露出した表面上、具体的には凹
部２内の露出した部分上にも第１のゲート絶縁膜４が形
成される。

【００５３】なお、この後、Ｓｉ表面濃度調整のための
イオン注入を行なってもよい。

【００５４】〔図５（ａ）に示す工程〕次に、シリコン
基板１の表面全面にポリシリコン層を堆積したのち、ポ
リシリコン層をパターニングしてメモリ領域においてフ
ローティングゲート５を形成する。そして、熱酸化等に
よってフローティングゲート５の表面に第２のゲート絶
縁膜６を形成する。

【００５５】〔図５（ｂ）に示す工程〕メモリ領域をレ
ジスト２３で覆ったのち、周辺ｌｏｇｉｃ領域において
シリコン酸化膜２１の除去を行なうと共に素子分離層３
ｂの突出部分の平坦化を行なう。そして、熱酸化等によ
って周辺ｌｏｇｉｃ領域に第３のゲート絶縁膜１１を形
成する。

【００５６】続いて、メモリ領域に配置したレジスト２
３を除去し、ポリシリコン層を堆積したのちパターニン
グして、メモリ領域においてはコントロールゲート７を
形成し、周辺ｌｏｇｉｃ領域においてはトランジスタ用
のゲート電極１２を形成する。

【００５７】その後、コントロールゲート７及びゲート
電極１２の表面に絶縁膜１０、１３を形成したのち、ソ
ース８及びドレイン９の形成（図２参照）、図示しない
がコンタクトホール形成、配線形成、保護膜形成などを
行なうことにより、本実施形態における半導体メモリが
完成する。

【００５８】なお、メモリ領域は、メモリセルを構成す
る同一サイズの複数のメモリトランジスタで構成されて
いるが、周辺ｌｏｇｉｃ領域でしようされているトラン
ジスタのゲート幅は、ランダム設計になっているため、
メモリ領域以外でゲート絶縁膜の膜厚を薄くすることは
回路設計の面から困難であるといえる。このため、本実
施形態では、メモリ領域の素子分離層３ａのみ浅くする
ようにしている。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用した半導体メモリの
断面構成を示す図である。

【図２】図１に示す半導体メモリのメモリ領域のレイア
ウトを示す図である。

【図３】（ａ）はメモリセルの断面構成の該略図であ
り、（ｂ）は（ａ）の断面構成に対応する等価回路であ
る。

【図４】図１に示す半導体メモリの製造工程を示す図で
ある。

【図５】図４に続く半導体メモリの製造工程を示す図で
ある。

【図６】従来の半導体メモリの断面構成を示す図であ
る。

【符号の説明】

１…シリコン基板、２…凹部、３…素子分離層、４…第
１のゲート絶縁膜、５…フローティングゲート、６…第
２のゲート絶縁膜、７…コントロールゲート、８…ソー
ス、９…ドレイン、１０…絶縁膜、１１…第３のゲート
酸化膜、１２…ゲート電極、１３…絶縁膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１）の一表面に第１のゲー
   ト絶縁膜（４）を介して形成されたフローティングゲー
   ト（５）と、該フローティングゲート上に第２のゲート
   絶縁膜（６）を介して形成されたコントロールゲート
   （７）とを備えてなるメモリセルを複数有してなり、 前記半導体基板の表面に形成した凹部（２）内に絶縁膜
   からなる素子分離層（３ａ）を配置することにより前記
   複数のメモリセルを素子分離してなる半導体メモリにお
   いて、 前記素子分離層は、前記凹部の深さよりも浅くなるよう
   に形成され、前記凹部に凹みが残されるように構成され
   ており、 前記フローティングゲート及び前記コントロールゲート
   は、前記凹み内まで入り込むように形成されていること
   を特徴とする半導体メモリ。
2. 【請求項２】 前記フローティングゲートの端部は、前
   記素子分離層の表面で終端していることを特徴とする請
   求項１に記載の半導体メモリ。
3. 【請求項３】 前記複数のメモリセルのうち隣接するも
   の同士の前記コントロールゲートは、前記凹部内におい
   て連結されていることを特徴とする請求項１又は２に記
   載の半導体メモリ。
4. 【請求項４】 半導体基板（１）の一表面に第１のゲー
   ト絶縁膜（４）を介して形成されたフローティングゲー
   ト（５）と、該フローティングゲート上に第２のゲート
   絶縁膜（６）を介して形成されたコントロールゲート
   （７）とを備えてなるメモリセルを複数有してなり、 前記半導体基板の表面に形成した凹部（２）内に絶縁膜
   からなる素子分離層（３ａ）を配置することにより前記
   複数のメモリセルを素子分離されている半導体メモリの
   製造方法であって、 前記半導体基板を用意する工程と、 前記半導体基板の素子分離領域に凹部を形成する工程
   と、 前記凹部内に絶縁膜で構成された素子分離層を配置する
   工程と、 前記素子分離層をエッチングして、該素子分離層が前記
   凹部の深さよりも浅くなるようにして前記凹部に凹みが
   残るようにする工程と、 前記凹部内を含む前記半導体基板の表面に前記第１のゲ
   ート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜の上に、前記凹部内に入り込む
   ように前記フローティングゲートを形成する工程と、 前記フローティングゲートの上に前記第２のゲート酸化
   膜を形成する工程と、 前記第２のゲート絶縁膜の上に、前記凹部内に入り込む
   ように前記コントロールゲートを形成する工程と、 を備えていることを特徴とする半導体メモリの製造方
   法。