CN101479843B - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

提供能够防止发生导电性材料的残渣引发的问题的半导体装置和半导体装置的制造方法。半导体装置，具有：半导体基板，具有第1区域和第2区域；STI元件分离区域，由在半导体基板上形成的元件分离槽和埋入元件分离槽的绝缘膜形成，划定第1区域和第2区域的多个有源区域；第1结构物，从第1区域的有源区域上形成到周围的STI元件分离区域，具有第1高度；第2结构物，从第2区域的有源区域上形成到周围的STI元件分离区域，具有低于第1高度的第2高度，第1区域的STI元件分离区域的表面低于第2区域的STI元件分离区域的表面。

Description

半导体装置和半导体装置的制造方法 
技术领域
本发明涉及半导体装置和半导体装置的制造方法，特别涉及在多个有源区域上具有高度不同的结构物的半导体装置和半导体装置的制造方法。典型地，半导体装置具有非易失性存储器单元和逻辑电路的MOS晶体管，其中，非易失性存储器单元具有浮栅(floating gate)。 
背景技术
在半导体集成电路装置(IC)中，通常为了降低消耗功率，通过包含n沟道MOS(NMOS)晶体管和p沟道MOS(PMOS)晶体管的互补型MOS(CMOS)电路来形成逻辑电路。根据半导体集成电路装置(IC)的高集成化、高速化的要求，作为IC的构成要素的晶体管也被细微化了。根据缩放比例(scaling)规则进行细微化时，晶体管的工作速度提高，且工作电压降低。 
在利用LOCOS(local oxidation of silicon：硅的局部氧化)产生的元件分离区域内，厚度从作为目的的氧化硅膜厚慢慢减少的鸟嘴(bird’s beak)部成为使有源区域变窄的无用的面积，妨碍集成度的提高。现在已广泛使用STI(shallow trench isolation：浅沟道隔离)以取代LOCOS。 
利用STI产生的元件分离区域如下这样做成。对硅基板表面进行热氧化形成缓冲氧化硅膜，并在其上通过化学气相沉积(CVD：Chemical VaporDeposition)沉积氮化硅膜。形成具有与元件分离区域对应的开口图形的抗蚀图形(resist pattern)，对氮化硅膜、氧化硅膜进行蚀刻。将被刻画图形(patterning)的氮化硅膜作为掩模，对硅基板进行蚀刻，形成元件分离槽。通过元件分离槽，划定有源区域。在对元件分离槽表面进行热氧化后，通过高密度等离子(HDP)CVD等，以氧化硅膜填入元件分离槽。通过化学机械研磨(CMP)，除去氮化硅膜上的氧化硅膜。这里，氮化硅膜作为CMP用阻止膜发挥作用。CMP后的晶片表面已变平坦。用热磷酸除去露出的氮化硅膜，并用稀氟酸蚀刻除去缓冲氧化硅膜，露出有源区域表面。
在STI形成后，对有源区域表面进行热氧化，形成离子注入用牺牲氧化硅膜，进行离子注入，用于形成与各个晶体管匹配的阱、沟道阻绝(channelstop)、阈值调整。在离子注入后，蚀刻除去牺牲氧化硅膜。重新对有源区域表面进行热氧化，形成栅极氧化硅膜，在形成厚度不同的栅极氧化硅膜的情况下，蚀刻除去一部分的栅极氧化硅膜，形成新的栅极氧化硅膜。在栅极氧化硅膜上沉积多晶硅等栅电极层，使用抗蚀剂掩模进行蚀刻从而刻画图形。 
利用STI产生的元件分离区域表面变得高于有源区域表面。在缓冲氧化硅膜的蚀刻中进行过蚀刻(overetching)时，STI氧化硅膜也被蚀刻，所露出的有源区域周围的STI氧化硅膜缩进，并且，形成从有源区域表面沉入下方的凹部。如果重复热氧化、热氧化硅膜蚀刻的工序，则STI氧化硅膜进一步缩进，并且从有源区域表面沉入下方的凹部变深。 
晶片上的元件分离区域的分布密度不同时，在密度低的区域，在CMP中产生凹陷(dishing)。产生凹陷时，在该区域，STI从基板表面突出的突出量减少。 
JP特开2003-297950号指出，在包含DRAM(Dynamic Random AccessMemory：动态随机存取存储器)存储器单元区域和周边电路区域的集成电路装置中，形成STI时，由于图形密度之差而在周边电路区域产生凹陷，在氧化硅膜高度方面产生台阶(高低差)，并指出在周边电路区域内，STI相对于硅基板表面的高度为20nm时栅绝缘膜的缺陷密度最小，在存储器单元区域内，STI高度为0nm时的栅绝缘膜的缺陷密度最小，并且提出在STI氧化硅膜的CMP后，以掩模覆盖周边电路区域，对存储器单元区域的STI进行蚀刻，从而比周边电路区域的STI高度低例如20nm。通过该选择性蚀刻，可实现STI从有源区域表面的突出量在周边电路区域约为20nm、在存储器单元区域约为0nm的上述最佳的STI高度。 
JP特开2006-32700号指出，在DRAM存储器单元区域和周边电路区域内，STI相对硅基板表面的突出量存在差异时，光刻(photolithography)的余量(margin)变少，并提出形成STI进而向各个有源区域进行离子注入的工序中，使用同一掩模对存储器单元区域进行离子注入，并对存储器单元区域的STI进行蚀刻，使整个晶片区域内的STI突出量平均化。对存储器区域 的STI选择性地蚀刻周边电路区域内的凹陷量时，STI的突出量被平均化。与JP特开2003-297950号一样，对存储器单元区域的STI进行蚀刻使突出量减少，但是其目的、进行蚀刻的时机、蚀刻量不同。 
这些提案是与将DRAM存储器单元与周边电路区域集成化的情况下的STI突出量的调整相关的提案。 
混合搭载了可擦写的非易失性半导体存储器的逻辑半导体装置形成CPLD(complex programmable logic device：复杂可编程逻辑器件)、FPGA(field programmable gate array：现场可编程门阵列)这样的产品领域，利用其可编程这样的特征，形成了很大的市场。可擦写的非易失性半导体存储器的典型例子是闪速存储器单元，该闪速存储器单元以层叠了隧道绝缘膜、浮栅电极、栅间绝缘膜、控制栅的栅电极结构，来置换NMOS晶体管的以栅绝缘膜和其上的栅电极形成的绝缘栅电极结构。对浮栅电极写入/消去电荷，经由浮栅电极以控制电极的电压控制沟道，因此工作电压变高。 
在混合搭载了非易失性存储器的逻辑半导体装置中，除了闪速存储器单元之外，将用于闪速存储器控制的高电压晶体管和用于高性能逻辑电路的低电压晶体管集成在同一半导体芯片上。如果要形成阈值低的晶体管和阈值高的晶体管，则需要改变阈值调整用离子注入的条件。在NMOS区域、PMOS区域内，进行各自独立的离子注入时，为了形成高电压工作的CMOS、低电压工作的CMOS四种晶体管而需要4片掩模和8次离子注入。 
国际公开WO2004/093192号公报除了公开闪速存储器之外，还公开了形成在高电压下工作、低电压工作且具有高的阈值和低的阈值的NMOS晶体管和PMOS晶体管，以及外部输入信号用的中电压NMOS晶体管和PMOS晶体管的共计11种晶体管的工序。提出了以3片掩模、4次离子注入进行3种NMOS(或者PMOS)晶体管用的离子注入的方法。 
在工作电压不同的晶体管区域，形成厚度不同的多种栅绝缘膜。为了形成厚的栅极氧化硅膜和薄的栅极氧化硅膜，例如首先在整个有源区域表面形成厚的栅极氧化硅膜，并在形成薄的栅极硅膜的区域选择性地除去厚的栅极氧化硅膜。此后，形成薄的栅极氧化硅膜。为了形成3种厚度的栅极氧化硅膜，需要2次栅极氧化硅膜蚀刻工序和之后的栅极氧化硅膜形成工序。在对氧化硅膜进行蚀刻时，进行过蚀刻，使得有源区域周围的元件分离区域的氧 化硅膜也被蚀刻。反复进行氧化硅膜蚀刻时，元件分离区域在与有源区域边界处具有不能忽视的凹部。 
闪速存储器的栅电极具有在浮栅之上经由ONO膜(氧化硅膜/氮化硅膜/氧化硅膜)层叠了控制栅的结构。浮栅是电性浮游状态的栅电极，通常以多晶硅形成，并通过2次蚀刻工序刻画图形。以ONO膜覆盖了表面的多晶硅层的蚀刻并不容易。有源区域的周边被具有凹部和突出的STI包围，在斜面上刻画图形时，其困难性增加。由于闪速存储器的控制栅电极形成在浮栅之上，所以与周边电路的MOS晶体管的栅电极相比，表面变高。 
在集成了闪速存储器单元区域和逻辑电路区域的半导体装置中，会产生与集成了DRAM存储器单元区域和逻辑电路区域的导体装置不同的问题。 
专利文献1：JP特开2003-297950号公报 
专利文献2：JP特开2006-032700号公报 
专利文献3：国际公开WO2004/093192号公报 
发明内容
发明要解决的课题 
对于新的问题，寻求新的解决技术。 
本发明的目的在于提供可解决新的问题的半导体装置和半导体装置的制造方法。 
本发明的其它目的在于提供成品率高的半导体装置和半导体装置的制造方法。 
本发明的又一目的在于提供光刻工序的余量大的半导体装置和半导体装置的制造方法。 
本发明的又一目的在于提供可防止发生导电性材料的残渣引起的问题的半导体装置和半导体装置的制造方法。 
用于解决课题的手段 
根据本发明的第1观点， 
提供一种半导体装置，具有：半导体基板，具有第1区域和第2区域， 
STI元件分离区域，由在所述半导体基板上形成的元件分离槽和埋入该元件分离槽的绝缘膜形成，用于划定所述第1区域和所述第2区域的多个有 源区域，第1结构物，从所述第1区域的有源区域上开始延伸形成到周围的STI元件分离区域，并且具有第1高度，第2结构物，从所述第2区域的有源区域上开始延伸形成到周围的STI元件分离区域，并且具有低于所述第1高度的第2高度；所述第1区域的STI元件分离区域的表面低于所述第2区域的STI元件分离区域的表面。 
根据本发明的其它观点， 
提供一种半导体装置的制造方法，包括：a工序，在具有第1区域和第2区域的半导体基板上形成掩模绝缘膜图形，该掩模绝缘膜图形具有划定多个有源区域的元件分离区域形状的开口，b工序，将所述掩模绝缘膜图形作为蚀刻掩模，对半导体基板进行蚀刻，形成划定多个有源区域的元件分离槽，c工序，埋入所述元件分离槽来沉积元件分离材料膜，d工序，对所述元件分离材料膜进行化学机械研磨，形成元件分离区域，并且露出所述掩模绝缘膜图形，e工序，在所述d工序之后，形成覆盖所述第2区域的抗蚀图形，并对所述第1区域的所述元件分离区域进行蚀刻，除去所述有源区域上的厚度的一部分，f工序，在所述e工序之后，除去所述掩模绝缘膜图形，g工序，在所述f工序之后，形成第1结构物，该第1结构物从所述第1区域的有源区域上开始延伸到其周围的所述元件分离区域上，并具有第1高度，h工序，在所述f工序之后，形成第2结构物，该第2结构物从所述第2区域的有源区域上开始延伸到其周围的所述元件分离区域上，并具有低于第1高度的第2高度。 
在上述的半导体装置及其制造方法中，所述第1区域是存储器单元区域，所述第2区域是逻辑电路区域，所述存储器单元区域的周围的所述STI元件分离区域的表面的高度与所述有源区域的表面的高度大致相等 
发明的效果 
能够抑制非平坦面上的图形刻画。 
能够抑制蚀刻中的残渣。 
能够减少台阶(高低差)，并扩大光刻工序的余量。 
附图说明
图1-1、图1-2、图1-3、图1-4中，图1A-1I、1K是表示本发明的第1实施例的半导体装置的制造工序的剖面图。图1J是表示栅电极的配置的平面图。 
图2-1、图2-2、图2-3中，图2A-2F是表示本发明第2实施例中的半导 体装置的制造工序的剖面图。 
图3中，图3A、3B是表示本发明的第3实施例中的半导体装置的制造工序的剖面图。 
图4是利用具体实施例的具有11种晶体管的半导体装置的剖面图。 
图5-1、图5-2、图5-3、图5-4、图5-5中，图5A-5J是表示图4所示的半导体装置的制造工序的剖面图。 
图6-1、图6-2、图6-3中，图6A-6H是用于说明混合搭载了闪速存储器和逻辑电路的半导体集成电路装置的新的课题的剖面图。 
具体实施方式
首先参照图6A-6H，说明根据以往技术的包含闪速存储器和逻辑电路的集成电路的制造方法。 
如图6A所示，对硅基板1表面进行热氧化而形成缓冲氧化硅膜2，在其上以化学气相沉积(CVD)沉积氮化硅膜3。使用抗蚀图形对氮化硅膜3、氧化硅膜2刻画图形，留下覆盖有源区域的形状的缓冲氧化硅膜2、氮化硅膜3。将氮化硅膜3作为蚀刻掩模，对硅基板进行蚀刻，形成元件分离槽。在对元件分离槽表面进行氧化后，以高密度等离子(HDP)CVD埋入氧化硅膜4。从氧化硅膜4表面进行化学机械研磨(CMP)，除去氮化硅膜3表面高度(level)之上的氧化硅膜4。 
如图6B所示，用热磷酸进行蚀刻除去氮化硅膜。用稀氟酸等进行蚀刻除去露出的缓冲氧化硅膜2。另外，STI的氧化硅膜4也被蚀刻一些。获得隆起的STI包围有源区域周围的结构。此后，对有源区域表面进行热氧化，形成离子注入用的牺牲氧化硅膜，并按照各个有源区域进行离子注入，这些离子注入是用于形成阱的离子注入、用于形成沟道阻绝层的离子注入、用于控制阈值的离子注入。在离子注入后，除去牺牲氧化硅膜。有源区域周边的STI台阶部(具有非平坦面的部分)扩展到外侧。 
如图6C所示，对有源区域表面进行热氧化，形成闪速存储器单元用的隧道(tunnel)氧化硅膜6。也示出通过重复进行的氧化硅膜蚀刻，在有源区域周边在STI形成凹部的情形。 
如图6D所示，覆盖隧道氧化硅膜6，通过CVD沉积多晶硅膜7，使用 抗蚀图形进行蚀刻，在栅极宽度方向(图中的横向)刻画图形。在形成于STI边缘部的台阶部，不容易对多晶硅膜7垂直且完全地进行蚀刻。 
如图6E所示，形成覆盖多晶硅膜7的ONO膜8。例如，覆盖多晶硅膜7，通过CVD在晶片整个面上沉积氧化硅膜、氮化硅膜，并对氮化硅膜表面进行热氧化，形成氧化硅膜。形成在所希望的有源区域上具有开口的抗蚀图形RP41，进行用于对逻辑电路区域的阈值进行控制的离子注入。此后，除去抗蚀图形RP41。 
如图6F所示，形成在除去ONO膜8的区域具有开口的抗蚀图形RP42，进行蚀刻除去露出的ONO膜8。进而，通过蚀刻来除去在有源区域上露出的隧道氧化硅膜6。通过该蚀刻工序，闪速存储器区域以外的STI被蚀刻，其表面变低。之后除去抗蚀图形RP42。 
如图6G所示，通过CVD沉积出用于形成栅电极的多晶硅膜9。覆盖周边电路区域，并在闪速存储器区域，以使用了具有控制栅电极形状的抗蚀图形的蚀刻对控制栅刻画图形，进而也对ONO膜8、浮栅7刻画图形。进行离子注入，从而形成闪速存储器的源/漏极区域。覆盖闪速存储器区域，并在周边电路区域，使用具有栅电极形状的抗蚀图形，对逻辑电路的栅电极刻画图形。对逻辑电路进行离子注入，形成源/漏极区域。 
图1J是概略地表示闪速存储器和周边电路的MOS晶体管的栅电极形状的平面图。在左侧所示的闪速存储器中，在控制栅CG之下配置了浮栅FG，浮栅FG的图中的上下的边被依照控制栅CG的上下的边而刻画图形。在蚀刻前，浮栅FG在栅极宽度方向上被刻画图形，但是在控制栅CG间等其它区域，是层叠了浮栅层、ONO膜、控制栅层的状态。浮栅若在蚀刻中不完全分离则会发生短路。但是，由于浮栅侧壁上的ONO膜在外观上垂直方向的厚度厚，所以不容易完全蚀刻除去。 
图6H表示ONO膜8未被完全除去而残留成壁状，进而在其下部残留了浮栅的多晶硅膜7的状态。如果多晶硅膜7使邻接的浮栅短路，则会产生缺陷存储器。即使仅残留ONO膜8，薄的壁状的ONO膜也会成为垃圾发生源。 
闪速存储器单元的控制栅载于浮栅之上，并且，在存在于高于有源区域的位置的STI上，该控制栅位于最高位置。另一方面，闪速存储器区域以外的STI表面，在图6F所示的ONO膜以及隧道氧化硅膜的蚀刻工序中被蚀刻 而变低，而且在栅电极之下不具有浮栅，所以栅电极层的表面最低的部分比闪速存储器区域最高的部分低很多。即，闪速存储器区域整体比逻辑区域高，作为半导体芯片整体来看，闪速存储器区域形成了如高地这样的区域。虽然可以在具有这样的台阶的基板上形成绝缘膜，并形成接触孔(contact hole)、金属布线等，从而形成多层布线结构，但是多层布线形成工序中实质的焦点深度会减少，其减少量为该工序差的量。 
以下参照图1A-1K说明本发明的第1实施例中的半导体装置的制造方法。图1A-1I是表示主要的制造工序的剖面图，图1J是表示栅电极形状的平面图，图1K是控制栅间的剖面图。 
如图1A所示，对硅基板1表面进行热氧化，形成例如厚度为10nm的缓冲氧化硅膜2，在其上通过CVD沉积例如厚度为110nm的氮化硅膜3。使用抗蚀图形对氮化硅膜3、氧化硅膜2刻画图形，按照覆盖有源区域的形状残留以缓冲氧化硅膜2、氮化硅膜3的层叠而形成的掩模绝缘膜图形。将氮化硅膜3作为蚀刻掩模，对硅基板进行例如深度为300nm的蚀刻，形成元件分离槽。通过HDPCVD(高密度等离子体化学气相沉积)沉积例如厚度为550nm的氧化硅膜4，埋入元件分离槽。从氧化硅膜4的表面开始进行CMP，除去氮化硅膜3表面高度(level)之上的氧化硅膜4。 
如图1B所示，形成使闪速存储器区域开口的抗蚀图形RP11，对HDPCVD氧化硅膜4蚀刻例如厚度为40nm的量，直到有源区域表面上的厚度的中间。在闪速存储器区域，氮化硅膜3从氧化硅膜4突出，但是被蚀刻的氧化硅膜4的凹部表面平坦。有源区域保持被绝缘膜覆盖的状态。从闪速存储器区域朝向逻辑电路区域时，STI表面形成台阶(高低差)5，从中途开始变高。之后，除去抗蚀图形RP11。 
如图1C所示，以热磷酸蚀刻除去氮化硅膜3。以稀氟酸等进行蚀刻除去露出的缓冲氧化硅膜2。STI也同时被蚀刻。在逻辑电路区域，获得隆起的STI包围有源区域周围的结构。之后，对有源区域表面进行热氧化，形成离子注入用的牺牲氧化硅膜，根据各个有源区域进行离子注入，该离子注入是用于形成阱的离子注入、用于形成沟道阻绝层的离子注入、用于控制阈值的离子注入。在离子注入后，除去牺牲氧化硅膜。STI的氧化硅膜4也被蚀刻，有源区域周围的凹部变深。对有源区域表面进行热氧化，形成例如厚度为 10nm左右的闪速存储器单元用的隧道氧化硅膜6。在闪速存储器区域，在图1B的工序中，STI表面因蚀刻而被拉下，并因氧化硅膜的蚀刻，STI表面被进一步拉下。如果除去有源区域周围的凹部，则有源区域周围的台阶(高低差)小。 
如图1D所示，覆盖隧道氧化硅膜6，通过CVD沉积例如厚度为90nm的多晶硅膜7，使用抗蚀图形进行蚀刻，在栅极宽度方向(图中横向)刻画图形。由于闪速存储器区域的STI表面被拉下，台阶(高低差)小，所以容易垂直且完全地对多晶硅膜7进行蚀刻。 
如图1E所示，形成覆盖多晶硅膜7的ONO膜8。例如，以覆盖多晶硅膜7的方式，在晶片整个面通过CVD沉积例如厚度约为5nm的氧化硅膜、厚度约为10nm的氮化硅膜，并对氮化硅膜表面进行热氧化，形成厚度约为5nm的氧化硅膜。ONO膜8整体的厚度约为15nm。形成在所希望的有源区域上具有开口的抗蚀图形RP12，进行用于对逻辑电路区域的阈值进行控制的离子注入，此后除去抗蚀图形RP12。 
如图1F所示，形成在除去ONO膜8的区域具有开口的抗蚀图形RP13，并进行蚀刻除去露出的ONO膜8。进而，进行蚀刻除去露出的隧道氧化硅膜6。通过该蚀刻，闪速存储器区域以外的STI也被蚀刻，其表面稍稍变低。但是，逻辑区域的STI表面的高度高于闪速存储器区域的STI表面的高度。之后，除去抗蚀图形RP13。 
如图1G所示，通过热氧化在逻辑区域的有源区域表面形成氧化硅的栅绝缘膜GI。在形成3种厚度的栅绝缘膜的情况下，重复2次热氧化、选择性的氧化硅的蚀刻，再进行热氧化，按从厚到薄的顺序形成氧化硅膜。逻辑区域的STI表面降低，但仍然能够成为高于闪速存储器区域的STI表面的状态，另外，即使低于闪速存储器区域，其差也变得比以往技术的情况小。有源区域周围的凹部深。 
图如1H所示，通过CVD沉积形成栅电极的多晶硅膜9。覆盖逻辑区域，并在闪速存储器区域使用具有控制栅电极形状的抗蚀图形RP14，对多晶硅9进行蚀刻，进而，对ONO膜8、浮栅7也进行蚀刻。闪速存储器的栅电极被刻画图形。在该阶段，逻辑电路区域被抗蚀图形RP14覆盖，不被蚀刻。进行离子注入，形成闪速存储器的源/漏极区域。之后，除去抗蚀图形RP14。 进行栅电极侧面的氧化等处理，制成闪速存储器结构。 
如图1I所示，重新覆盖闪速存储器区域，形成具有逻辑电路区域的栅电极形状的抗蚀图形RP15，对多晶硅9进行蚀刻，对逻辑电路区域的栅电极刻画图形。此后，进行逻辑电路的离子注入，形成源/漏极区域。之后，除去抗蚀图形RP15。 
图1J是概略性地表示闪速存储器和MOS晶体管的栅电极的配置的平面图。在图中纵向配置细长的有源区域AR。在逻辑电路中，MOS晶体管的栅电极G横穿有源区域AR，延伸至STI元件分离区域上。在闪速存储器中，浮栅FG、控制栅CG横穿有源区域，延伸至STI分离区域上。在控制栅CG间的区域内，浮栅FG和控制栅CG被完全蚀刻，不存在残渣。不希望出现如图6H所示的ONO膜8、多晶硅膜7的残渣。在闪速存储器区域内，有源区域以及周边的STI的台阶(高低差)变小，所以容易进行不留残渣的蚀刻。 
图1K表示沿着图1J的X2-X2线的控制栅CG间的区域的剖面图。基底表面的台阶(高低差)小，所以控制栅、浮栅的完全蚀刻变得容易，并能够防止浮栅间的短路。另外，图1A-图1I是沿着X1-X1的剖面图。 
之后，进行电极形成、绝缘膜形成、多层布线形成的工序等。闪速存储器区域的STI表面被拉下，逻辑区域的栅电极表面高度(level)处于闪速存储器区域的栅电极表面高度(level)的分布范围内，在图1H、1I的工序中，多晶硅膜9的台阶(高低差)比以往技术减少，所以光刻中的焦点深度的问题小。 
如果进行拉下闪速存储器区域的STI表面的处理，则在闪速存储器区域和逻辑区域之间形成台阶，但该台阶部上的膜的形成、除去有可能产生问题。参照图2A-2F，以与第1实施例不同点为中心说明第2实施例中的半导体装置的制造方法。 
图2A与图1A一样。对硅基板1表面进行热氧化，形成缓冲氧化硅膜2，并在其上通过CVD沉积氮化硅膜3。使用抗蚀图形对氮化硅膜3、氧化硅膜2刻画图形，并将氮化硅膜3作为蚀刻掩模，对硅基板进行蚀刻，形成元件分离槽。以HDPCVD沉积氧化硅膜4，埋入元件分离槽。将氮化硅膜3作为阻止膜，从氧化硅膜4表面开始进行CMP，除去氮化硅膜3表面高度(level)之上的氧化硅膜4。
如图2B所示，在周边取得富余量，形成使闪速存储器区域开口的抗蚀图形RP21，并对HDPCVD氧化硅膜4蚀刻到有源区域表面上的厚度的中间为止。闪速存储器区域的STI表面被拉下，在离开闪速存储器有源区域的有源区域的位置形成台阶5。之后，除去抗蚀图形RP21，与第1实施例同样，蚀刻并除去氮化硅膜3、缓冲氧化硅膜2。对露出的有源区域表面进行热氧化，形成闪速存储器单元用的隧道氧化硅膜。 
如图2C所示，覆盖隧道氧化硅膜6，沉积多晶硅膜7，并使用抗蚀图形进行蚀刻，在浮栅的栅极宽度方向刻画图形。这里，以覆盖台阶部5的方式残留多晶硅膜的虚设膜(dummy)7d。离开闪速存储器的有源区域形成台阶部5，因此可容易地对与浮栅7相对独立的虚设膜7d刻画图形。 
如图2D所示，形成覆盖多晶硅膜7的ONO膜8。形成在所希望的有源区域上具有开口的抗蚀图形RP23，并进行用于对逻辑电路区域的阈值进行控制的离子注入。形成覆盖闪速存储器区域并且越过台阶部5上的多晶硅膜7的台阶而到达平坦部的抗蚀图形RP23，进行蚀刻除去露出的ONO膜8。进而，进行蚀刻除去露出的隧道氧化硅膜6。虽然是与图1F所示的蚀刻工序相同的工序，但是ONO膜的蚀刻在平坦面上进行，其中，该平坦面不包含形成于闪速存储器区域和逻辑存储器区域之间的台阶，因此蚀刻变得容易。之后，除去抗蚀图形RP23。通过热氧化，在逻辑区域的有源区域表面形成栅绝缘膜。通过CVD沉积形成栅电极的多晶硅膜。 
如图2E所示，形成抗蚀图形RP24，该抗蚀图形RP24在闪速存储器区域具有控制栅的图形，并且在台阶部覆盖多晶硅层7、ONO膜8。逻辑电路区域被抗蚀图形RP24覆盖。利用使用了抗蚀图形RP24的蚀刻，对控制栅刻画图形，并且也对ONO膜8、浮栅7刻画图形。在台阶部5，根据覆盖多晶硅膜7、ONO膜8的形状，对多晶硅膜9刻画图形。进行离子注入，形成闪速存储器的源/漏极区域。此后，除去抗蚀图形RP24。 
如图2F所示，重新形成覆盖闪速存储器区域和台阶部并具有逻辑电路区域的栅电极形状的抗蚀图形RP25，并对多晶硅膜9进行蚀刻，对逻辑电路区域的栅电极刻画图形。此后，进行逻辑电路的离子注入，形成源/漏极区域。 
根据本实施例，在进行拉下闪速存储器区域的STI表面的处理时形成的、 闪速存储器区域和逻辑区域之间的台阶部，做成如下形状：主动地残留浮栅用多晶硅膜、ONO膜、控制栅用多晶硅膜，ONO膜被多晶硅膜夹持。从而，防止ONO膜的蚀刻残留、剥离，并降低垃圾产生的可能性。 
也能够将用于闪速存储器区域的STI的部分蚀刻的掩模兼用作其它工序的掩模。参照图3A、图3B，说明第3实施例的半导体装置的制造方法。 
图3A与图1A一样，对硅基板1表面进行热氧化，形成缓冲氧化硅膜2，在其上通过CVD沉积氮化硅膜3。使用抗蚀图形对氮化硅膜3、氧化硅膜2刻画图形，将氮化硅膜3作为蚀刻掩模，对硅基板进行蚀刻，形成元件分离槽。以HDPCVD沉积氧化硅膜4，埋入元件分离槽。从氧化硅膜4表面开始进行CMP，除去氮化硅膜3的表面高度(level)之上的氧化硅膜4。 
如图3B所示，形成使闪速存储器区域开口的抗蚀图形RP31。将该抗蚀图形RP31作为掩模，对闪速存储器的有源区域进行阈值控制用离子注入。将相同的抗蚀图形RP31作为蚀刻掩模，对HDPCVD氧化硅膜4进行蚀刻，直到有源区域表面上的厚度的中间为止。此后，除去抗蚀图形RP31。其它工序与第1实施例一样。通过兼用离子注入掩模和蚀刻掩模，能够抑制掩模数的增加。 
以下说明本发明的具体实施方式。假设主逻辑电路由在1.2V下工作的低电压CMOS晶体管构成，输入输出电路由在2.5V至3.3V下工作的中电压CMOS晶体管构成，非易失性存储器控制电路由在5V、10V下工作的高电压CMOS晶体管构成。低电压晶体管、高电压晶体管分别有高阈值、低阈值两种。除了使用非易失性存储器之外，使用共11种晶体管。 
如图4所示，在半导体基板10上形成n型阱80、84、88、p型阱82、86，在n型阱80内还形成有p型阱78。在p型阱78内还形成在高电压下工作的闪速存储器单元(Flash cell)、n沟道高电压低阈值晶体管(N-HV LowVt)以及n沟道高电压高阈值晶体管(N-HVHigh Vt)。在n型阱80内还形成在高电压下工作的p沟道高电压低阈值晶体管(P-HV Low Vt)以及p沟道高电压高阈值晶体管(P-HVHigh Vt)。在p型阱82、n型阱84内，形成在中电压下工作的n沟道中电压晶体管(N-MV)和p沟道中电压晶体管(P-MV)。在p型阱86内形成在低电压下工作的n沟道低电压高阈值晶体管(N-LVHigh Vt)以及n沟道低电压低阈值晶体管(N-LV Low Vt)，在n 型阱88内形成p沟道低电压高阈值晶体管(P-LV High Vt)以及p沟道低电压低阈值晶体管(P-LV Low Vt)。 
N沟道中电压晶体管(N-MV)以及p沟道中电压晶体管(P-MV)是构成输入输出电路的晶体管，是在2.5V下工作或者在3.3V下工作等晶体管。对于在2.5V下工作的晶体管和在3.3V下工作的晶体管来说，栅绝缘膜的厚度、阈值电压控制条件、LDD条件互不相同，但是通常不需要同时搭载两者，而仅搭载任意一个。以下，说明图4所示的半导体装置的制造方法。 
如图5A所示，通过在第3实施例中说明的工序，在硅基板10上形成氧化硅膜12、氮化硅膜14的图形，并且对硅基板10进行蚀刻，形成元件分离槽，埋入氧化硅膜。以CMP除去氮化硅膜14高度(level)之上的氧化硅膜。形成STI元件分离区域22。在该状态下，在基板上形成露出存储器区域的抗蚀图形15。将抗蚀图形15作为掩模，在加速能量为40keV、剂量为6×1013cm-2的条件下进行离子注入，即注入阈值控制用的硼离子，形成p型区域54。 
将抗蚀图形15作为蚀刻掩模，进行蚀刻来除去例如40nm的量的STI氧化硅膜22。存储器区域的STI氧化硅膜22的表面下降，形成台阶20。 
除去抗蚀图形15，并在整个区域进行蚀刻来除去氮化硅膜14、氧化硅膜12。该蚀刻工序以后的工序基本上是与第1实施例一样。另外，为了简化图示，以后省略表示台阶20。 
如图5B所示，利用STI氧化硅膜22来划定有源区域。通过热氧化形成氧化硅牺牲膜。 
在闪速存储器单元(Flash cell)形成区域以及n沟道高电压晶体管(N-HV)形成区域，形成n型埋入杂质层28。通过在加速能量为2MeV、剂量为2×1013cm-2的条件下进行离子注入，例如注入磷(P+)离子，来形成n型埋入杂质层28。在闪速存储器单元(Flash cell)形成区域、n沟道晶体管(N-HV、N-MV、N-LV)形成区域，形成p型阱用杂质层32、34。在加速能量为400keV、剂量为1.5×1013cm-2的条件下进行离子注入，例如注入硼(B+)离子，来形成p型阱用杂质层32。在加速能量为100keV、剂量为2×1012cm-2的条件下进行离子注入，例如注入硼离子，来形成p型阱用杂质层34。 
在n沟道高电压高阈值晶体管(N-HV High Vt)形成区域、n沟道中电 压晶体管(N-MV)形成区域、n沟道低电压晶体管(N-LV)形成区域，形成p型阱用杂质层40。在加速能量为100keV、剂量6×1012cm-2的条件下进行离子注入，例如注入硼离子，来形成p型阱用杂质层40。 
在p沟道晶体管(P-HV、P-MV、P-LV)形成区域，形成n型阱用杂质层44。通过在加速能量为600keV、剂量为3×1013cm-2的条件下进行离子注入，例如注入磷离子，来形成n型阱用杂质层44。利用该条件，能够获得阈值电压约为-0.2V的p沟道高电压低阈值晶体管(P-HV Low Vt)。在p沟道高电压高阈值晶体管(P-HV High Vt)形成区域形成阈值电压控制用杂质扩散层48，在p沟道中电压晶体管(P-MV)形成区域以及p沟道电压晶体管(P-LV)形成区域形成沟道阻绝层50。通过在加速能量为240keV、剂量为5×1012cm-2的条件下进行离子注入，例如注入磷离子，来形成阈值电压控制用杂质层48以及沟道阻绝层50。利用该条件，能够获得阈值电压约为-0.6V的p沟道高电压高阈值晶体管(P-HV High Vt)。在离子注入后，除去氧化硅牺牲膜。 
如图5C所示，在例如900～1050℃的温度下进行30分钟的热氧化，在有源区域上形成膜厚为10nm的隧道氧化硅膜56。覆盖隧道氧化硅膜56，在基板上通过CVD法，生长例如膜厚为90nm的磷掺杂多晶硅膜。利用光刻以及干蚀刻对磷掺杂多晶硅膜刻画图形，在闪速存储器单元(Flash cell)形成区域形成由磷掺杂多晶硅膜构成的浮栅58。 
在形成了浮栅58的基板上，通过CVD法生长例如膜厚为5nm的氧化硅膜和例如膜厚为10nm的氮化硅膜。在950℃下对氮化硅膜的表面进行90分钟的热氧化，在表面生长例如厚度为5nm左右的氧化膜，整体形成厚度为15nm左右的ONO膜(氧化硅膜/氮化硅膜/氧化硅膜)60。 
如图5D所示，在晶体管区域进行阈值控制用的离子注入，得到所希望的阈值。在n沟道中电压晶体管(N-MV)形成区域，形成阈值电压控制用杂质层64。通过在加速能量为30keV、剂量为5×1012cm-2的条件下进行离子注入，例如注入硼离子，来形成阈值电压控制用杂质层64，并获得约+0.3～+0.4V的阈值电压。在p沟道中电压晶体管(P-MV)形成区域，形成阈值电压控制用杂质层68。通过在加速能量为150keV、剂量为3×1012cm-2的条件下进行离子注入，例如注入砷(As+)离子，来形成阈值电压控制用杂质层 68，并获得约-0.3V～-0.4V的阈值电压。 
在n沟道低电压高阈值晶体管(N-LV High Vt)形成区域形成阈值电压控制用杂质层72。通过在加速能量为10keV、剂量为5×1012cm-2的条件下进行离子注入，例如注入硼离子，来形成阈值电压控制用杂质层72，并获得约+0.2V的阈值电压。在p沟道低电压高阈值晶体管(P-LV High Vt)形成区域形成阈值电压控制用杂质层76。通过在加速能量为100keV、剂量为5×1012cm-2的条件下进行离子注入，例如注入砷离子，来形成阈值电压控制用杂质层76，并获得约-0.2V的阈值电压。 
接着，通过光刻，形成覆盖闪速存储器单元(Flash cell)形成区域并露出其它区域的光致抗蚀膜92。例如通过干蚀刻，将光致抗蚀膜92作为掩模对ONO膜60进行蚀刻，除去除了闪速存储器单元(Flash cell)形成区域以外的ONO膜60。接着，通过使用例如氟酸水溶液的湿蚀刻，将光致抗蚀膜92作为掩模，对氧化硅膜56进行蚀刻，除去除了闪速存储器单元(Flash cell)形成区域以外的隧道氧化硅膜56。此后，通过例如灰化处理，除去光致抗蚀膜92。 
如图5E所示，在例如850℃的温度下进行热氧化，在有源区域上形成膜厚为13nm的氧化硅膜94。形成覆盖闪速存储器单元(Flash cell)形成区域以及高电压晶体管(N-HV、P-HV)形成区域并露出其它区域的光致抗蚀膜96。通过使用例如氟酸水溶液的湿蚀刻，将光致抗蚀膜96作为掩模，对氧化硅膜94进行蚀刻，除去中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV、P-LV)形成区域的氧化硅膜94。之后，通过例如灰化处理，除去光致抗蚀膜96。 
如图5F所示，在例如850℃的温度下进行热氧化，在中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV、P-LV)形成区域的有源区域上，形成膜厚为4.5nm的氧化硅膜98。另外，在该热氧化工序中，氧化硅膜94的膜厚也增加。 
通过光刻，形成覆盖闪速存储器单元(Flash cell)形成区域、高电压晶体管(N-HV、P-HV)形成区域以及中电压晶体管(N-MV、P-MV)形成区域并露出低电压晶体管(N-LV、P-LV)形成区域的光致抗蚀膜100。通过使用例如氟酸水溶液的湿蚀刻，将光致抗蚀膜100作为掩模，对氧化硅膜98 进行蚀刻，除去低电压晶体管(N-LV、P-LV)形成区域的氧化硅膜98。之后，例如通过灰化处理，除去光致抗蚀膜100。 
如图5G所示，在例如850℃的温度下进行热氧化，在低电压晶体管(N-LV、P-LV)形成区域的有源区域上，形成由膜厚为2.2nm的氧化硅膜构成的栅绝缘膜102。另外，在该热氧化工序中，氧化硅膜94、98的膜厚也增加，并在高电压晶体管(N-HV、P-HV)形成区域上形成膜厚共计16nm的栅绝缘膜，在中电压晶体管(N-MV、P-MV)形成区域上形成膜厚共计为5.5nm的栅绝缘膜。 
通过CVD法生长例如膜厚180nm的多晶硅膜108。接着，通过等离子体CVD法，在多晶硅膜108上，生长例如膜厚30nm的氮化硅膜110。另外，氮化硅膜110发挥如下作用：兼作对下层的多晶硅膜108刻画图形时防止反射以及蚀刻掩模，同时在对后述的闪速存储器单元的栅电极侧面氧化时保护逻辑部分的栅电极。 
通过光刻以及干蚀刻，对闪速存储器单元(Flash cell)形成区域的氮化硅膜110、多晶硅膜108、ONO膜60以及浮栅58刻画图形，形成闪速存储器单元(Flash cell)的栅电极112。 
如图5H所示，对闪速存储器单元(Flash cell)的栅电极112的侧面热氧化10nm左右，并进行源/漏极区域114的离子注入。再次对栅电极112的侧面热氧化10nm左右。接着，例如通过热CVD法沉积氮化硅膜后，对该氮化硅膜以及氮化硅膜110进行回蚀(etch back)，在栅电极112的侧壁部分形成由氮化硅膜构成的侧壁绝缘膜116，同时露出多晶硅膜108的表面。接着，通过光刻以及干蚀刻，对高电压晶体管(N-HV、P-HV)形成区域、中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV、P-LV)形成区域的多晶硅膜108刻画图形，形成由多晶硅膜108构成的栅电极118。 
如图5I所示，形成逻辑电路的各个晶体管的源/漏极S/D。形成p沟道低电压晶体管(P-LV)的源/漏极区域的延伸部(extension)。例如使硼离子的加速能量为0.5keV、剂量为3.6×1014cm-2，以及使砷离子的加速能量为80keV、剂量各为6.5×1012cm-2，从4个方向进行离子注入而形成，并成为带有洼坑(pocket)的延伸部，其中，该4个方向是从基板法线倾斜了28度的方向。形成n沟道低电压晶体管(N-LV)的源/漏极区域的延伸部。例如， 使砷离子的加速能量为3keV、剂量为1.1×1015cm-2，以及使氟化硼离子(BF2 +)的加速能量为35keV、剂量各为9.5×1012cm-2，从4个方向进行离子注入而形成，并成为带有洼坑的延伸部，其中，该4个方向是从基板法线倾斜了28度的方向。 
形成p沟道中电压晶体管(P-MV)的源/漏极区域的延伸部。例如，通过在加速能量为10keV、剂量为7×1013cm-2的条件下进行离子注入，即注入氟化硼离子而形成。形成n沟道中电压晶体管(N-MV)的源/漏极区域的延伸部。通过在加速能量为10keV、剂量为2×1013cm-2的条件下进行离子注入例如砷离子，在加速能量为10keV、剂量为3×1013cm-2的条件下离子注入例如磷离子而形成。 
形成p沟道高电压晶体管(P-HV)的源/漏极区域的延伸部。通过在加速能量为80keV、剂量为4.5×1013cm-2的条件下进行离子注入，例如注入氟化硼离子而形成。形成n沟道高电压晶体管(N-HV)的源/漏极区域的延伸部。通过在加速能量为35keV、剂量为4×1013cm-2的条件下进行离子注入，例如注入磷离子而形成。 
在通过热CVD法沉积氧化硅膜后，对该氧化硅膜进行回蚀，在栅电极的侧壁部分形成由氧化硅膜构成的侧壁绝缘膜144。 
将光致抗蚀膜作为掩模进行离子注入，形成闪速存储器单元(Flash cell)以及n沟道晶体管的源/漏极区域。通过该离子注入，闪速存储器单元以及n沟道晶体管的栅电极被掺杂(Doping)成n型。源/漏极区域，通过在加速能量为10keV、剂量为6×1015cm-2的条件下进行离子注入，例如注入磷离子而形成。 
形成p沟道晶体管的源/漏极区域。通过该离子注入，p沟道晶体管的栅电极被掺杂成p型。通过在加速能量为5keV、剂量为4×1015cm-2的条件下进行离子注入，例如注入硼离子，来形成源/漏极区域152。通过公知的自对准硅化物工艺，使栅电极以及源/漏极区域硅化物(silicide)化。这样，在硅基板10上完成11种晶体管。 
在形成了晶体管的硅基板10上，沉积绝缘膜154，形成接触孔，埋入导电性插件158。在绝缘膜154上形成第1层金属布线160。 
如图5J所示，重复沉积绝缘膜及形成布线等，形成所希望层数的多层布 线层162。在多层布线层162上，沉积绝缘膜164，形成接触孔，埋入导电性插件168。在绝缘膜164上形成与导电性插件168相连接的布线170、焊盘电极172。在形成了布线层170、焊盘电极172等的绝缘膜164上，形成钝化膜174，使焊盘电极开口。这样，完成半导体装置。另外，作为闪速存储器单元、逻辑晶体管、多层布线的制造工序，可使用各种已知的工序。例如可参照JP特开2005-142362号的“用于实施发明的最佳方式”栏。 
通过11种晶体管构成了混合搭载闪速存储器的半导体装置，但是并不限定于此。晶体管的种类可适当增减。存储器也并不限定于闪速存储器。 
根据以上实施例子说明了本发明，但是本发明并不限于此。能够广泛应用于在STI元件分离区域划定的多个有源区域上形成高度不同的结构物并进行图形刻画的情况。作为高度不同的结构物，说明了闪速存储器和MOS晶体管的栅电极，但是对于层数不同的导电体、例如混合了单层结构和层叠结构的导电体结构也有效。另外，也可各种各样地选择制成的电路。本领域技术人员当然明白，能够进行其它各种变形、改良、组合等。 
产业上的可利用性 
可适用于在STI元件分离区域划定的多个有源区域上形成高度不同的结构物的半导体集成电路。特别地可适用于具有含有浮栅的非易失性存储器的半导体装置。

Claims (14)

1.一种半导体装置，其特征在于，
具有：
半导体基板，具有第1区域和第2区域，
STI元件分离区域，由在所述半导体基板上形成的元件分离槽和埋入该元件分离槽的绝缘膜形成，用于划定所述第1区域和所述第2区域的多个有源区域，
第1结构物，从所述第1区域的有源区域上开始延伸形成到周围的STI元件分离区域，并且具有第1高度，
第2结构物，从所述第2区域的有源区域上开始延伸形成到周围的STI元件分离区域，并且具有低于所述第1高度的第2高度；
所述第1区域的STI元件分离区域的表面低于所述第2区域的STI元件分离区域的表面，
所述第1区域是存储器单元区域，所述第2区域是逻辑电路区域，所述存储器单元区域的周围的所述STI元件分离区域的表面的高度与所述有源区域的表面的高度大致相等。
2.如权利要求1所述的半导体装置，其特征在于，
所述第1以及第2结构物包括层数不同的导电体。
3.如权利要求1所述的半导体装置，其特征在于，
还具有：
栅绝缘膜，形成在所述多个有源区域表面上，且厚度不同，
凹部，形成在与所述各有源区域之间的边界的所述STI元件分离区域。
4.如权利要求3所述的半导体装置，其特征在于，
所述第1结构物是具有浮栅、栅间绝缘膜和控制栅的非易失性存储器的栅电极，所述第2结构物是MOS晶体管的栅电极。
5.如权利要求4所述的半导体装置，其特征在于，
所述STI元件分离区域在所述存储器单元区域和逻辑电路区域之间的边界区域具有台阶，
具有覆盖所述台阶并以与所述浮栅相同的材料形成的虚设浮栅。
6.如权利要求5所述的半导体装置，其特征在于，
还具有：
虚设栅间绝缘膜，部分地形成在所述虚设浮栅上，并以与所述栅间绝缘膜相同的材料形成，
虚设控制栅，形成在所述虚设栅间绝缘膜和所述虚设浮栅之上，并以与所述控制栅相同的材料形成。
7.一种半导体装置的制造方法，其特征在于，
包括：
a工序，在具有第1区域和第2区域的半导体基板上形成掩模绝缘膜图形，该掩模绝缘膜图形具有划定多个有源区域的元件分离区域形状的开口，
b工序，将所述掩模绝缘膜图形作为蚀刻掩模，对半导体基板进行蚀刻，形成划定多个有源区域的元件分离槽，
c工序，埋入所述元件分离槽来沉积元件分离材料膜，
d工序，对所述元件分离材料膜进行化学机械研磨，形成元件分离区域，并且露出所述掩模绝缘膜图形，
e工序，在所述d工序之后，形成覆盖所述第2区域的抗蚀图形，并对所述第1区域的所述元件分离区域进行蚀刻，除去所述有源区域上的厚度的一部分，
f工序，在所述e工序之后，除去所述掩模绝缘膜图形，
g工序，在所述f工序之后，形成第1结构物，该第1结构物从所述第1区域的有源区域上开始延伸到其周围的所述元件分离区域上，并具有第1高度，
h工序，在所述f工序之后，形成第2结构物，该第2结构物从所述第2区域的有源区域上开始延伸到其周围的所述元件分离区域上，并具有低于第1高度的第2高度；
所述第1区域是存储器单元区域，所述第2区域是逻辑电路区域，所述存储器单元区域的周围的所述STI元件分离区域的表面的高度与所述有源区域的表面的高度大致相等。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，
所述g工序和h工序形成层数不同的导电体。
9.如权利要求7所述的半导体装置的制造方法，其特征在于，
还包括：
i工序，在所述g工序之前，在所述多个有源区域上形成存储器单元用的栅绝缘膜，
j工序，除去所述第2区域的所述存储器单元用的栅绝缘膜，
k工序，在所述第2区域的有源区域上形成MOS晶体管用的栅绝缘膜。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，
还具有1工序，该1工序使用所述e工序的抗蚀图形，在所述第1区域进行阈值控制用的离子注入。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，
所述g工序包括：
g-1工序，覆盖所述存储器单元用栅绝缘膜而形成浮栅层，
g-2工序，对所述浮栅层在栅极宽度方向上刻画图形，
g-3工序，覆盖在所述栅极宽度方向被刻画图形的浮栅层，在半导体基板上形成栅间绝缘膜，
g-4工序，对所述栅间绝缘膜刻画图形，
g-5工序，覆盖被刻画图形的所述栅间绝缘膜，在基板上形成栅电极层，
g-6工序，对所述栅电极层刻画图形，进一步，在栅极长度方向对所述栅间绝缘膜、所述浮栅层刻画图形。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，
所述h工序包括：
h-1工序，与所述g-5工序一起，在所述第2区域内，在所述MOS晶体管用栅绝缘膜上形成栅电极层，
h-2工序，在所述第2区域内对所述栅电极层刻画图形。
13.如权利要求11所述的半导体装置的制造方法，其特征在于，
所述e工序在所述元件分离区域上形成台阶，
所述g-2工序在所述元件分离区域的台阶上残留虚设浮栅。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
所述g-4工序在所述虚设浮栅的一部分表面上残留虚设栅间绝缘膜，
所述g-6工序在所述虚设浮栅、所述虚设栅间绝缘膜之上残留虚设栅。
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