KR20190053013A - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체; 상기 기판의 상면에 수직하는 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 반도체 패턴; 상기 반도체 패턴과 상기 전극 구조체 사이에 배치된 터널 절연막; 상기 터널 절연막과 상기 전극 구조체 사이에 배치된 블록킹 절연막; 및 상기 블록킹 절연막과 상기 터널 절연막 사이에 배치된 전하 저장막으로서, 상기 전하 저장막은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막들 및 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막을 포함하되, 상기 제 1 전하 트랩막들 각각은 상기 게이트 전극들과 상기 반도체 패턴 사이에서 상기 제 2 전하 트랩막 내에 임베디드될 수 있다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체; 상기 기판의 상면에 수직하는 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 반도체 패턴; 상기 반도체 패턴과 상기 전극 구조체 사이에 배치된 터널 절연막; 상기 터널 절연막과 상기 전극 구조체 사이에 배치된 블록킹 절연막; 및 상기 블록킹 절연막과 상기 터널 절연막 사이에 배치된 전하 저장막을 포함하되, 상기 전하 저장막은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막들 및 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막을 포함하며, 상기 제 1 전하 트랩막들 각각은 상기 게이트 전극들과 상기 반도체 패턴 사이에서 상기 제 2 전하 트랩막 내에 임베디드될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 게이트 전극들을 향해 리세스된 리세스 영역들을 갖는 일 측벽을 갖는 것; 상기 기판의 상면에 대해 수직하는 제 1 방향으로 연장되어 상기 전극 구조체의 상기 일 측벽을 가로지르는 반도체 패턴; 상기 전극 구조체의 상기 리세스 영역들 각각에 국소적으로 제공되어 상기 반도체 패턴을 둘러싸는 복수 개의 제 1 전하 트랩막들; 상기 제 1 전하 트랩막들과 상기 반도체 패턴 사이에 배치된 터널 절연막; 상기 제 1 전하 트랩막들과 상기 전극 구조체 사이에 배치된 블록킹 절연막; 및 상기 블록킹 절연막과 상기 제 1 전하 트랩막들 사이에서 상기 터널 절연막과 상기 제 1 전하 트랩막들 사이로 연속적으로 연장되는 제 2 전하 트랩막을 포함하되, 상기 제 1 전하 트랩막들은 제 1 에너지 밴드 갭을 갖는 물질로 이루어지고, 상기 제 2 전하 트랩막은 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체; 상기 기판의 상면에 수직하는 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 반도체 패턴; 상기 반도체 패턴과 상기 전극 구조체 사이에 개재된 터널 절연막; 상기 터널 절연막과 상기 전극 구조체 사이에 개재된 블록킹 절연막; 및 상기 블록킹 절연막과 상기 터널 절연막 사이에 개재된 전하 저장막을 포함하되, 상기 전하 저장막은 상기 게이트 전극들과 인접하는 제 1 영역들에서 제 1 두께를 갖고, 상기 절연막들과 인접하는 제 2 영역들에서 상기 제 1 두께보다 작은 제 2 두께를 갖되, 상기 전하 저장막은 상기 제 1 영역들 각각에서 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막 및 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 게이트 전극들과 인접하는 전하 저장막은 서로 다른 에너지 밴드 갭을 갖는 제 1 및 제 2 전하 트랩막들로 구성될 수 있다. 이에 따라, 전하 저장막에 트랩된 전하들이 기판의 상면과 평행한 수평 방향으로 확산(spread)되는 것을 억제할 수 있다. 또한, 데이터 저장 구조체에서 깊은 트랩 준위를 갖는 제 1 전하 트랩막들이 기판의 상면에 수직하는 방향으로 서로 분리되므로, 전하 저장막에 트랩된 전하들이 기판의 상면에 수직하는 수직 방향으로 확산되는 것을 억제할 수 있다. 즉, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 전하 저장막에 트랩된 전하들이 수직 및 수평 방향들로 확산되는 것이 억제될 수 있다. 그러므로, 전하 저장막에 트랩된 전하들이 손실되는 것을 줄일 수 있어, 3차원 반도체 메모리 장치의 전하 보유(charge retention) 특성이 향상될 수 있다. 따라서, 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 3 및 도 4는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면을 나타낸다.
도 5a 및 도 5b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 데이터 저장 구조체를 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 플랫 밴드에서의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전하 보유(retention) 특성을 설명하기 위한 에너지 밴드 다이어그램들이다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면을 나타낸다.
도 9a 내지 도 9h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 3, 도 4, 및 도 8의 A 부분을 나타낸다.
도 10 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 의 I-I' 선을 따라 자른 단면을 나타낸다.
도 16 내지 도 20은 3차원 반도체 메모리 장치에서 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 15의 B 부분을 나타낸다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 3 및 도 4는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면을 나타낸다.
도 5a 및 도 5b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 데이터 저장 구조체를 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 플랫 밴드에서의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전하 보유(retention) 특성을 설명하기 위한 에너지 밴드 다이어그램들이다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면을 나타낸다.
도 9a 내지 도 9h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 3, 도 4, 및 도 8의 A 부분을 나타낸다.
도 10 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 의 I-I' 선을 따라 자른 단면을 나타낸다.
도 16 내지 도 20은 3차원 반도체 메모리 장치에서 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 15의 B 부분을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL), 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들(GE)은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들(GE)이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들(GE)이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL1, SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 3 및 도 4는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면을 나타낸다. 도 5a 및 도 5b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 데이터 저장 구조체를 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 플랫 밴드에서의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 2 및 도 3을 참조하면, 기판(10)의 상면과 평행한 제 1 방향(D1)으로 연장되고, 기판(10)의 상면과 평행하며 제 1 방향(D1)에 수직하는 제 2 방향(D2)으로 이격되어 전극 구조체들(ST)이 배치될 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 게이트 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다. 게이트 전극들(GE)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 게이트 전극들(GE)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치는 도 1을 참조하여 설명된 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 게이트 전극들(GE)은 도 1을 참조하여 설명된 접지 선택 라인들(GSL), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
실시예들에 따르면, 게이트 전극들(GE)의 일 측벽들은 절연막들(ILD)의 일 측벽들과 오프셋될 수 있다. 다시 말해, 수직 구조체(VS)와 인접하는 전극 구조체(ST)의 일 측벽은 수직적으로 인접하는 절연막들(ILD) 사이에 정의된 리세스 영역들을 가질 수 있다. 즉, 절연막들(ILD)의 측벽들은 기판(10)의 상면에 평행한 제 1 또는 제 2 방향(D1 또는 D2)으로 반도체 패턴(SP)의 측벽으로부터 제 1 거리만큼 이격될 수 있으며, 게이트 전극들(GE)의 측벽들은 제 1 또는 제 2 방향(D1 또는 D2)으로 반도체 패턴(SP)의 측벽으로부터 제 1 거리보다 큰 제 2 거리만큼 이격될 수 있다.
복수 개의 수직 구조체들(VS)이 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)으로 연장될 수 있으며, 각 전극 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS)은 제 1 방향(D1)을 따라 복수의 열들을 구성할 수 있다. 또한, 수직 구조체들(VS)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 지그재그로 배열될 수 있다.
수직 구조체들(VS) 각각은 채널 구조체(CHS) 및 데이터 저장 구조체(DSS)를 포함할 수 있다.
도 3 및 도 5a를 참조하면, 채널 구조체(CHS)는 반도체 패턴(SP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 채널 구조체(CHS)의 반도체 패턴(SP)은 기판(10)과 직접 접촉할 수 있으며, 내부에 빈 공간을 정의하는 U자 형태, 하단이 닫힌 파이프 형태 또는 마카로니 형태를 가질 수 있다. 이러한 형태의 반도체 패턴(SP)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 반도체 패턴(SP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 반도체 패턴(SP) 도 1을 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
도 4를 참조하면, 채널 구조체들(CHS) 각각은 하부 및 상부 반도체 패턴들(LSP, USP) 및 매립 절연 패턴을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 하부 반도체 패턴(LSP)은 불순물이 언도프트된 패턴이거나, 기판(10)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
하부 반도체 패턴(LSP)의 상면은 최하층 게이트 전극(GE)의 상면보다 위에 위치할 수 있으며, 최하층 게이트 전극(GE) 상에 배치된 최하층 절연막(ILD)의 바닥면보다 아래에 위치할 수 있다. 하부 반도체 패턴(LSP)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 게이트 전극(GE)과 하부 반도체 패턴(LSP) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 상부 반도체 패턴(USP)의 내부는 절연 물질을 포함하는 매립 절연 패턴(VI)으로 채워질 수 있다. 상부 반도체 패턴(USP)은 데이터 저장 구조체(DSS)에 의해 둘러싸일 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 상부 반도체 패턴(USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
나아가, 각 채널 구조체(CHS)의 상단에 도전 물질로 이루어진 비트 라인 도전 패드(PAD)가 제공될 수 있다. 일 예로, 비트 라인 도전 패드(PAD)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
데이터 저장 구조체(DSS)는 채널 구조체(CHS)와 전극 구조체(ST) 사이에 배치될 수 있다. 데이터 저장 구조체(DSS)는 제 3 방향(D3)으로 연장되며 채널 구조체(CHS)의 측벽을 둘러쌀 수 있다. 데이터 저장 구조체(DSS)는 NAND 플래시 메모리 장치의 데이터 저장막으로서, 그것에 저장되는 데이터가 채널 구조체(CHS)와 게이트 전극들(GE) 사이의 전압 차이 또는 그에 따른 파울러-노던하임 터널링(Fowler-Nordheim tunneling) 효과를 이용하여 변경될 수 있도록 구성될 수 있다.
도 3 및 도 5a를 참조하면, 데이터 저장 구조체(DSS)는 게이트 전극들(GE)과 인접하는 제 1 부분들 및 절연막들(ILD)과 인접하는 제 2 부분들을 포함할 수 있다. 여기서, 채널 구조체(CHS)의 측벽 상에서 제 1 부분들의 두께(t1)가 제 2 부분들의 두께(t2)보다 클 수 있다. 데이터 저장 구조체(DSS)는 터널 절연막(TIL), 전하 저장막(CS), 및 제 1 블록킹 절연막(BLK1)을 포함할 수 있다.
전하 저장막(CS)은 터널 절연막(TIL)과 제 1 블록킹 절연막(BLK1) 사이에 배치될 수 있다. 전하 저장막(CS)은 터널 절연막(TIL) 및 제 1 블록킹 절연막(BLK1)보다 작은 에너지 밴드 갭을 갖는 물질들 중 적어도 하나를 포함할 수 있다.
도 5a 및 도 6a를 참조하면, 전하 저장막(CS)은 제 1 에너지 밴드 갭(EG1)을 갖는 제 1 전하 트랩막(CT1) 및 제 2 에너지 밴드 갭(EG2)을 갖는 제 2 전하 트랩막(CT2)을 포함할 수 있다. 여기서, 제 1 에너지 밴드 갭(EG1)은 제 2 에너지 밴드 갭(EG2)보다 작을 수 있다. 또한, 제 2 전하 트랩막(CT2)의 제 2 에너지 밴드 갭(EG2)은 터널 절연막(TIL)의 에너지 밴드 갭보다 작을 수 있다. 전도대(conduction band)에서, 제 1 및 제 2 전하 트랩막들(CT1, CT2)의 계면에서 에너지 레벨 차이(즉, 전위 장벽; △E1)는 터널 절연막(TIL)과 제 2 전하 트랩막(CT2)의 계면에서 에너지 레벨 차이(△E2)보다 클 수 있다. 일 예로, 제 1 전하 트랩막(CT1)은 폴리실리콘막, 게르마늄(Ge)막, 또는 텅스텐(W), 니켈(Ni), 플래티늄(Pt)과 같은 금속막으로 이루어질 수 있다. 제 2 전하 트랩막(CT2)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다.
도 5a를 참조하면, 전하 저장막(CS)은 제 3 방향(D3)으로 서로 이격되어 복수 개 제공될 수 있다. 이 실시예들에서, 전하 저장막(CS)은 절연막들(ILD)과 채널 구조체(CHS) 사이에 제공되지 않을 수 있다. 전하 저장막(CS)에서, 제 1 전하 트랩막(CT1)은 게이트 전극(GE)과 인접한 반도체 패턴(SP)의 일부를 둘러쌀 수 있다. 제 2 전하 트랩막(CT2)은 제 1 전하 트랩막(CT1)을 완전히 둘러쌀 수 있다. 다시 말해, 제 1 전하 트랩막(CT1)은 제 1 방향(D1), 제 2 방향(D2), 및 제 3 방향(D3)에서 제 2 전하 트랩막(CT2)에 의해 둘러싸일 수 있다. 즉, 제 2 전하 트랩막(CT2)이 터널 절연막(TIL)과 제 1 전하 트랩막(CT1) 사이에서 제 1 전하 트랩막(CT1)의 상면 및 하면을 지나 제 1 블록킹 절연막(BLK1)과 제 1 전하 트랩막(CT1) 사이로 연장될 수 있다. 나아가, 제 2 전하 트랩막(CT2)은 제 1 또는 제 2 방향(D1 또는 D2)으로 제 1 전하 트랩막(CT1)보다 얇은 두께를 가질 수 있다. 또한, 제 2 전하 트랩막(CT2)의 두께는 터널 절연막(TIL)의 두께보다 얇을 수도 있다.
나아가, 본 발명의 다양한 실시예들에 따른 데이터 저장 구조체(DSS)에 대해 도 9a 내지 도 9h를 참조하여 보다 상세히 설명하기로 한다.
터널 절연막(TIL)은 게이트 전극들(GE)과 채널 구조체(CHS) 사이에 배치될 수 있으며, 전하 저장막(CS)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 터널 절연막(TIL)은 반도체 패턴(SP)의 측벽을 둘러싸며, 균일한 두께를 가지며 제 3 방향(D3)을 따라 연장될 수 있다. 예를 들면, 터널 절연막(TIL)은 화학 기상 증착 또는 원자층 증착 기술을 사용하여 형성되는 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막(TIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수도 있다.
터널 절연막(TIL)은 도 5b에 도시된 바와 같이, 복수의 박막들을 포함할 수도 있다. 일 예로, 터널 절연막(TIL)은 채널 구조체(CHS)의 측벽 상에 차례로 적층된 제 1, 제 2, 및 제 3 터널 절연막들(TIL1, TIL2, TIL3)을 포함할 수 있다. 여기서, 제 2 터널 절연막(TIL2)은, 도 6b에 도시된 바와 같이, 제 1 및 제 3 터널 절연막들(TIL1, TIL3)보다 작은 에너지 밴드 갭을 가질 수 있다. 제 1 및 제 3 터널 절연막들(TIL1, TIL3) 사이에 에너지 밴드 갭이 작은 제 2 터널 절연막(TIL2)을 배치함으로써, 3차원 반도체 메모리 장치의 소거 동작시 정공들이 터널 절연막(TIL)을 터널링하는 것이 용이할 수 있다.
제 1 및 제 2 터널 절연막들(TIL1, TIL2)은 질소를 함유할 수 있으며, 일 예로 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 제 3 터널 절연막(TIL3)은, 예를 들어 실리콘 산화막을 포함할 수 있다.
제 1 블록킹 절연막(BLK1)은 게이트 전극들(GE)과 터널 절연막(TIL) 사이에 배치될 수 있으며, 터널 절연막(TIL)보다 작고 전하 저장막(CS)보다 큰 밴드 갭을 갖는 물질들 중의 하나를 포함할 수 있다. 제 1 블록킹 절연막(BLK1)의 유효 유전 상수는 터널 절연막(TIL)의 유효 유전 상수보다 클 수 있다. 제 1 블록킹 절연막(BLK1)은 예를 들어, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다. 제 1 블록킹 절연막(BLK1)은 실질적으로 균일한 두께를 가지며 제 3 방향(D3)으로 연장될 수 있다. 제 1 블록킹 절연막(BLK1)은 수직적으로 인접하는 게이트 전극들(GE) 사이에서 터널 절연막(TIL)과 접촉하며, 수직적으로 인접하는 절연막들(ILD) 사이에서 전하 저장막(CS)을 둘러쌀 수 있다.
나아가, 제 2 블록킹 절연막(BLK2)이 채널 구조체들(CHS)과 게이트 전극들(GE)의 측벽들 사이에서 각 게이트 전극(GE)의 상면 및 하면으로 연장될 수 있다. 제 2 블록킹 절연막(BLK2)은 단일막 또는 복수의 박막들로 구성될 수 있다. 제 2 블록킹 절연막(BLK2)은 고유전막(예를 들면, 알루미늄 산화막 및/또는 하프늄 산화막)을 포함할 수 있다. 제 2 블로킹 절연막(BLK2)은 제 1 블록킹 절연막(BLK1)과 다른 유전 상수를 갖는 물질일 수 있다. 일부 실시예들에 따르면, 제 2 블로킹 절연막(BLK2)은 생략될 수도 있다.
계속해서, 도 2 및 도 3을 참조하면, 공통 소오스 영역들(CSR)이 전극 구조체들(ST) 사이의 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 다시 말해, 각 전극 구조체(ST)는 서로 인접하는 공통 소오스 영역들(CSR) 사이에 배치될 수 있다. 일 예로, 공통 소오스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
제 1 층간 절연막(50)이 전극 구조체들(ST) 상에 배치되어 수직 구조체들(VS)의 상면들을 덮을 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 측벽들 사이에 측벽 절연 스페이서(SS)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
제 2 층간 절연막(60)이 제 1 층간 절연막(50) 상에 배치되어 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(60) 상에서 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그들(BPLG)을 통해 비트라인 도전 패드(PAD)에 접속될 수 있다. 즉, 비트 라인들(BL)은 채널 구조체들(CHS)과 전기적으로 연결될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전하 보유(retention) 특성을 설명하기 위한 에너지 밴드 다이어그램들이다. 도 7a는 기판의 상면에 대해 평행한 방향으로의 에너지 밴드 다이어그램을 나타내며, 도 7b는 기판의 상면에 대해 수직한 방향으로의 에너지 밴드 다이어그램을 나타낸다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 따르면, 프로그램 동작시 채널 구조체의 반도체 패턴(SP) 내의 전하들이 터널 절연막(TIL)을 F-N 터널링(Fowler-Nordheim tunneling)하여 전하 저장막(CS) 내에 트랩될 수 있다. 전하 저장막(CS), 즉, 제 1 및 제 2 전하 트랩막들(CT1, CT2) 내에 트랩된 전하들에 의해 메모리 셀 트랜지스터의 문턱전압이 달라질 수 있다.
실시예들에서, 선택된 게이트 전극(GE)에 고전압이 인가되는 프로그램 동작시 제 1 전하 트랩막(CT1)의 에너지 밴드 갭이 제 2 전하 트랩막(CT2)의 에너지 밴드 갭보다 작으므로, 터널 절연막(TIL)을 터널링한 전하들은 깊은 트랩 준위를 갖는 제 1 전하 트랩막(CT1)에 트랩될 확률이 높을 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 및 제 2 전하 트랩막들(CT1, CT2) 내에 전하들을 저장한 후 게이트 전극(GE)에 프로그램 전압이 차단되고, 전하 보유(retention) 모드로 동작될 수 있다.
도 7a를 참조하면, 전하 보유 모드에서 전하 저장막(CS) 내에 트랩된 전하들에 의해 전하 저장막(CS)의 에너지 밴드들이 휘어질 수 있다. 실시예들에 따르면, 제 1 전하 트랩막(CT1)과 제 2 전하 트랩막(CT2) 사이의 전위 장벽이 터널 절연막(TIL)과 제 2 전하 트랩막(CT2) 사이의 전위 장벽보다 크기 때문에, 전하 보유 모드에서 제 1 전하 트랩막(CT1)에서 열적 여기에 의해 전도대로 방출된 전하들이 제 1 전하 트랩막(CT1)과 제 2 전하 트랩막(CT2) 사이의 전위 장벽을 넘어 반도체 패턴(SP)으로 누설되는 것을 줄일 수 있다. 또한, 제 2 전하 트랩막(CT2)의 얕은 트랩 준위(즉, 전도대와 가까운 에너지 레벨)에 트랩된 전하가 열적 자극에 의해 여기되더라도, 여기된 전하들이 제 2 전하 트랩막(CT2)보다 에너지 레벨이 낮은 제 1 전하 트랩막(CT1)으로 다시 트랩될 수 있다.
나아가, 제 2 전하 트랩막(CT2)이 제 1 전하 트랩막(CT1)을 둘러싸고 있으므로, 제 1 전하 트랩막(CT1) 트랩된 전하들이 밴드 투 밴드 터널링(band to band tunneling)을 통해 터널 절연막(TIL) 통해 반도체 패턴(SP)으로 누설되는 것을 줄일 수 있다.
도 7b를 참조하면, 제 1 전하 트랩막(CT1)은 게이트 전극들(GE) 사이의 절연막들(ILD)로 연장되지 않고 국소적으로 형성되므로, 제 1 전하 트랩막(CT1)에 트랩된 전하들이 기판의 상면에 대해 수직한 방향으로 확산되는 것이 방지될 수 있다.
즉, 본 발명의 실시예들에 따르면, 전하 보유 모드에서 기판의 상면에 대해 수직 방향 및 수형 방향으로 전하들이 손실되는 것을 방지할 수 있으므로, 3차원 반도체 메모리 장치의 전하 보유 특성이 향상될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8을 참조하면, 기판(10) 상에 전극 구조체들(ST)이 서로 이격되어 배치될 수 있으며, 수직 구조체들(VS)이 각 전극 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS) 각각은 채널 구조체(CHS) 및 데이터 저장 구조체(DSS)를 포함할 수 있다.
이 실시예에서, 채널 구조체(CHS)는 전극 구조체(ST)을 관통하는 제 1 및 제 2 수직 채널들(VS1, VS2) 및 전극 구조체(ST) 아래에서 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)은 전극 구조체(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)에 형성된 리세스 영역 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)과 전극 구조체(ST) 사이에 제공되어 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결할 수 있다. 일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VS1, VS2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 다시 말해, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VS1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VS2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 이 실시예에서, 각 채널 구조체(CHS)는 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터들, 및 접지 및 스트링 선택 트랜지스터들의 채널로서 이용될 수 있다.
나아가, 앞에서 설명한 것처럼, 제 1 및 제 2 수직 채널들(VS1, VS2)과 전극 구조체들(ST) 사이, 그리고, 수평 채널(HS)과 기판(10) 사이에 데이터 저장 구조체(DSS)가 제공될 수 있다.
도 9a 내지 도 9h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 3, 도 4, 및 도 8의 A 부분을 나타낸다.
데이터 저장 구조체(DSS)는 게이트 전극들(GE)과 인접하는 제 1 부분들 및 절연막들(ILD)과 인접하는 제 2 부분들을 포함하며, 제 1 부분들의 두께가 제 2 부분들의 두께보다 클 수 있다. 다시 말해, 데이터 저장 구조체(DSS)의 두께는 절연막들(ILD)의 측벽들과 채널 구조체(CHS) 사이에서보다 게이트 전극들(GE)의 측벽들과 채널 구조체(CHS) 사이에서 클 수 있다. 다시 말해, 반도체 패턴(SP)의 측벽으로부터 게이트 전극(GE)의 일 측벽 간의 거리는 반도체 패턴(SP)의 측벽으로부터 절연막(ILD)의 일 측벽 간의 거리보다 클 수 있다.
데이터 저장 구조체(DSS)는 채널 구조체(CHS)의 측벽 상에서 차례로 터널 절연막(TIL), 전하 저장막(CS), 및 제 1 블록킹 절연막(BLK1)을 포함할 수 있으며, 전하 저장막(CS)은, 앞서 설명한 것처럼, 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막(CT1) 및 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막(CT2)을 포함할 수 있다. 여기서, 제 1 에너지 밴드 갭은 제 2 에너지 밴드 갭보다 작을 수 있다. 여기서, 터널 절연막(TIL) 및 제 1 블록킹 절연막(BLK1)은 기판의 상면에 대해 수직한 방향(즉, 제 3 방향(도 3의 D3)을 따라 연장될 수 있다.
도 9a 및 도 9b를 참조하면, 전하 저장막(CS)은 제 3 방향으로 서로 이격되어 복수 개 제공될 수 있으며, 각 전하 저장막(CS)이 채널 구조체의 일 부분을 둘러쌀 수 있다. 이 실시예들에서, 전하 저장막(CS)은 절연막들(ILD)과 채널 구조체(CHS) 사이에 제공되지 않을 수 있다.
도 9a를 참조하면, 제 1 전하 트랩막(CT1)이 게이트 전극(GE)과 인접한 반도체 패턴(SP)의 일부를 둘러쌀 수 있으며, 터널 절연막(TIL)과 직접 접촉할 수 있다. 제 2 전하 트랩막(CT2)이 제 1 블록킹 절연막(BLK1)과 제 1 전하 트랩막(CT1) 사이에서 제 1 전하 트랩막(CT1)의 상면 및 하면으로 연장될 수 있다.
도 9b를 참조하면, 제 1 전하 트랩막(CT1)이 제 1 블록킹 절연막(BLK1)과 접촉할 수 있으며, 제 2 전하 트랩막(CT2)이 터널 절연막(TIL)과 접촉할 수 있다. 제 1 및 제 2 전하 트랩막들(CT1, CT2)의 상면들 및 하면들은 제 1 블록킹 절연막(BLK1)과 접촉할 수 있다.
도 9c 내지 도 9g를 참조하면, 제 1 전하 트랩막(CT1)이 제 3 방향으로 서로 이격되어 복수 개 제공될 수 있으며, 제 2 전하 트랩막(CT2)은 제 3 방향으로 연장될 수 있다. 다시 말해, 제 1 전하 트랩막들(CT1)이 수직적으로 인접하는 절연막들(ILD) 사이에 각각 국소적으로 배치되어 채널 구조체(CHS)의 일부분을 둘러쌀 수 있다. 제 1 전하 트랩막(CT1)은 절연막들(ILD)과 채널 구조체(CHS) 사이에 제공되지 않을 수 있다.
도 9c를 참조하면, 제 2 전하 트랩막(CT2)은 제 1 전하 트랩막들(CT1)을 완전히 감싸며 제 3 방향으로 연장될 수 있다. 상세하게, 절연막들(ILD)과 인접한 부분에서 제 2 전하 트랩막(CT2)은 제 1 블록킹 절연막(BLK1)과 터널 절연막(TIL) 사이에 배치될 수 있다. 제 2 전하 트랩막(CT2)은 제 1 블록킹 절연막(BLK1)과 터널 절연막(TIL) 사이에서부터 제 1 블록킹 절연막(BLK1)과 제 1 전하 트랩막(CT1) 사이와 터널 절연막(TIL)과 제 2 전하 트랩막(CT2) 사이로 연장될 수 있다.
도 9d를 참조하면, 제 1 전하 트랩막(CT1)이 채널 구조체(CHS)의 일부분을 감싸되, 제 1 블록킹 절연막(BLK1)과 제 2 전하 트랩막(CT2) 사이에 배치될 수 있다. 그리고, 제 1 전하 트랩막(CT1)의 상면 및 하면은 제 1 블록킹 절연막(BLK1)과 접촉할 수 있다.
제 2 전하 트랩막(CT2)은 터널 절연막(TIL) 상에서 균일한 두께를 가지며, 제 3 방향을 따라 연장될 수 있다. 제 2 전하 트랩막(CT2)은 터널 절연막(TIL)과 제 1 전하 트랩막(CT1) 사이에서 터널 절연막(TIL)과 제 1 블록킹 절연막(BLK1) 사이로 연장될 수 있다.
도 9e를 참조하면, 제 1 전하 트랩막(CT1)이 터널 절연막(TIL)과 제 2 전하 트랩막(CT2) 사이에 배치될 수 있으며, 제 1 전하 트랩막(CT1)의 상면 및 하면은 제 2 전하 트랩막(CT2)과 접촉할 수 있다.
제 2 전하 트랩막(CT2)은 제 1 블록킹 절연막(BLK1)과 제 1 전하 트랩막(CT1) 사이에서 제 1 블록킹 절연막(BLK1)과 터널 절연막(TIL) 사이로 제 3 방향을 따라 연장될 수 있다.
도 9f, 도 9g, 및 도 9h를 참조하면, 채널 구조체(CHS)의 반도체 패턴(SP)은 게이트 전극들(GE)을 향해 돌출되는 돌출 부분들을 포함할 수 있다.
도 9f를 참조하면, 터널 절연막(TIL)이 제 3 방향으로 서로 이격되어 복수 개로 제공될 수 있으며, 제 1 전하 트랩막(CT1)의 일 측벽과 직접 접촉할 수 있다. 제 1 전하 트랩막(CT1)은 터널 절연막(TIL)과 제 2 전하 트랩막(CT2) 사이에 배치될 수 있다. 제 2 전하 트랩막(CT2)이 제 1 블록킹 절연막(BLK1)과 제 1 전하 트랩막(CT1) 사이에서 제 1 블록킹 절연막(BLK1)과 채널 구조체(CHS) 사이로 제 3 방향을 따라 연장될 수 있다. 제 2 전하 트랩막(CT2)은 제 1 전하 트랩막(CT1) 및 터널 절연막(TIL)의 상면들 및 하면들과 접촉할 수 있다.
도 9g를 참조하면, 제 1 블록킹 절연막(BLK1)이 제 1 전하 트랩막(CT1)과 게이트 전극(GE) 사이에 배치될 수 있으며, 제 1 전하 트랩막(CT1)의 상면 및 하면을 덮으며 절연막들(ILD)과 채널 구조체(CHS) 사이로 제 3 방향을(D3) 따라 연장될 수 있다.
터널 절연막(TIL) 및 제 2 전하 트랩막(CT2)은 채널 구조체(CHS)와 제 1 블록킹 절연막(BLK1) 사이에서 채널 구조체(CHS)의 돌출 부분들을 감싸며 제 3 방향으로 연장될 수 있다.
도 9h를 참조하면, 게이트 전극(GE)과 제 1 전하 트랩막(CT1) 사이에 제 1 블록킹 절연막(BLK1) 및 제 2 전하 트랩막(CT2)이 배치될 수 있다. 제 2 전하 트랩막(CT2)이 제 1 전하 트랩막(CT1)의 하면 및 상면을 덮으면서 제 1 블록킹 절연막(BLK1)과 터널 절연막(TIL) 사이로 제 3 방향(D3)을 따라 연장될 수 있다.
터널 절연막(TIL)은 제 1 전하 트랩막(CT1)의 일측벽과 직접 접촉할 수 있으며, 채널 구조체(CHS)와 제 2 전하 트랩막(CT2) 사이로 제 3 방향(D3)을 따라 연장될 수 있다. 또한, 터널 절연막(TIL)은 채널 구조체(CHS)의 돌출 부분들을 컨포말하게 덮을 수 있다.
도 10 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 의 I-I' 선을 따라 자른 단면을 나타낸다.
도 2 및 도 10을 참조하면, 기판(10) 상에 버퍼 절연막(11)이 형성될 수 있으며, 버퍼 절연막(11) 상에 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함하는 몰드 구조체(100)가 형성될 수 있다.
몰드 구조체(100)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 즉, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(SL)과 다른 물질일 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 이와 달리, 희생막들(SL)은 도전 물질로 형성되고, 절연막들(ILD)은 절연 물질로 이루어질 수도 있다.
희생막들(SL) 및 절연막들(ILD)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
이어서, 몰드 구조체(100)를 관통하는 복수 개의 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)을 형성하는 것은, 몰드 구조체(100) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(100)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(VH)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다. 그리고 이방성 식각 공정을 수행함에 따라, 수직 홀들(VH)의 하부 폭이 수직 홀들(VH)의 상부 폭보다 작을 수 있다. 나아가, 수직 홀들(VH)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
도 2 및 도 11을 참조하면, 수직 홀들(VH)에 노출된 희생막들(SL)의 측벽들을 리세스하여 수직적으로 인접하는 절연막들(ILD) 사이에 리세스 영역들(RS)을 형성할 수 있다. 리세스 영역들(RS)에서 직경은 수직 홀들(VH)의 직경보다 클 수 있다. 리세스 영역들(RS)을 절연막들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)의 일부분들을 등방성 식각함으로써 형성될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
도 2 및 도 12를 참조하면, 리세스 영역들(RS) 및 수직 홀들(VH) 내에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은 리세스 영역들 및 수직 홀들(VH) 내에 데이터 저장 구조체(DSS)를 형성하는 것, 채널 구조체(CHS)를 형성하는 것, 및 채널 구조체(CHS)의 상단에 비트라인 도전 패드를 형성하는 것을 포함할 수 있다. 수직 구조체들(VS)은 희생막들(SL)과 인접한 영역들에서 두께가 절연막들(ILD)과 인접한 영역들에서 두께보다 클 수 있다. 수직 구조체들(VS)을 형성하는 방법에 대해 도 16 내지 도 20을 참조하여 보다 상세히 설명하기로 한다.
도 2 및 도 13을 참조하면, 수직 구조체들(VS)을 형성한 후에, 몰드 구조체(100) 상에 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(50)이 형성될 수 있다. 이어서, 제 1 층간 절연막(50) 및 몰드 구조체(100)를 패터닝하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)을 형성함에 따라, 몰드 구조체(100)는 일 방향으로 연장되는 라인 형태를 가질 수 있다.
트렌치들(T)은 수직 구조체들(VS)로부터 이격되어, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 트렌치들(T)은 제 1 방향(D1)으로 연장되는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(T)은 기판(10)의 상면을 노출시킬 수 있다. 트렌치들(T)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치들(T)에 노출되는 기판(10)의 상면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(T)은 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다.
이어서, 트렌치들(T)에 노출된 희생막들(SL)을 제거함으로써, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 버퍼 절연막(11), 절연막들(ILD), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
이에 더하여, 게이트 영역들(GR)은 트렌치(T)로부터 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 데이터 저장 구조체(DSS)의 측벽 일부분들을 노출시킬 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연막들(ILD)과 데이터 저장 구조체(DSS)의 일측벽에 의해 정의될 수 있다.
도 2 및 도 14를 참조하면, 게이트 영역들(GR)의 내벽들을 컨포말하게 덮는 제 2 블록킹 절연막(BLK2)이 형성될 수 있다. 제 2 블록킹 절연막(BLK2)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 제 2 블록킹 절연막(BLK2)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다.
제 2 블록킹 절연막(BLK2)이 형성된 게이트 영역들(GR) 내에 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 게이트 영역들(GR)을 부분적으로 채우거나, 게이트 영역들(GR)을 완전히 채울 수 있다.
게이트 전극들(GE)을 형성하는 것은, 제 2 블록킹 절연막(BLK2)이 형성된 게이트 영역들을 채우는 게이트 도전막을 형성하는 것, 및 트렌치들(T) 내에 형성된 게이트 도전막의 일부를 제거하여, 게이트 영역들에 게이트 전극들(GE)을 각각 국소적으로 형성하는 것을 포함할 수 있다. 여기서, 게이트 전극들(GE) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 게이트 영역들에 게이트 전극들(GE)을 형성함에 따라, 기판(10) 상에 번갈아 반복적으로 적층된 절연막들(ILD) 및 게이트 전극들(GE)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 전극 구조체들(ST)은 제 1 방향(D1)으로 연장되며, 전극 구조체들(ST)의 측벽들이 트렌치(T)에 노출될 수 있다. 또한, 서로 인접하는 전극 구조체들(ST) 사이에서 기판(10)이 노출될 수 있다.
도 2 및 도 15를 참조하면, 트렌치들(T)에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 다시 말해, 공통 소오스 영역들(CSR)은 전극 구조체들(ST) 사이의 기판(10) 내에 형성될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
트렌치들(T)의 측벽들을 덮는 절연 스페이서(SS)가 형성될 수 있다. 절연 스페이서(SS)를 형성하는 것은, 전극 구조체들(ST)이 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SS)가 형성된 각 트렌치(T) 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 공통 소오스 플러그(CSP)는 게이트 전극들(GE)과 나란히 연장될 수 있다.
계속해서, 도 3에 도시된 바와 같이, 제 1 층간 절연막(50) 상에 공통 소오스 플러그(CSP)의 상면을 덮는 제 2 층간 절연막(60)이 형성될 수 있다. 이어서, 제 1 및 제 2 층간 절연막들(50, 60)을 관통하여 비트라인 도전 패드들(PAD)에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 이어서, 제 2 층간 절연막(60) 상에 제 2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그들(BPLG)과 접속되는 비트 라인들(BL)이 형성될 수 있다.
도 16 내지 도 20은 3차원 반도체 메모리 장치에서 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 15의 B 부분을 나타낸다.
도 16을 참조하면, 앞서 설명한 것처럼, 몰드 구조체(100)를 관통하는 수직 홀들(VH)을 형성한 후, 희생막들(SL)의 측벽들을 리세스하여 리세스 영역들(RS)을 형성할 수 있다. 리세스 영역들(RS)에서 직경은 수직 홀들(VH)에서 직경보다 클 수 있다. 수직 홀들(VH)을 형성시 기판(10)의 상면이 리세스되어, 수직 홀의(VH) 바닥면은 기판(10)의 상면보다 아래에 위치할 수 있다.
도 17을 참조하면, 수직 홀들(VH) 및 리세스 영역들의 내벽들을 덮는 제 1 예비 블록킹 절연막(111), 제 2 예비 전하 트랩막(113), 및 제 1 예비 전하 트랩막(115)이 차례로 형성될 수 있다. 제 1 예비 블록킹 절연막(111), 제 2 예비 전하 트랩막(113), 및 제 1 예비 전하 트랩막(115)의 두께의 합은 수직 홀들(VH)의 직경의 약 1/2보다 작을 수 있다.
제 1 예비 블록킹 절연막(111) 및 제 2 예비 전하 트랩막(113)은 수직 홀들(VH) 및 리세스 영역들(RS)의 내벽들을 균일한 두께로 컨포말하게 덮을 수 있다. 제 1 예비 전하 트랩막(115)은 제 1 예비 블록킹 절연막(111) 및 제 2 예비 전하 트랩막(113)이 형성된 리세스 영역들(RS)을 채우도록 형성될 수 있다.
도 18을 참조하면, 수직 홀들(VH) 내에 형성된 제 1 예비 전하 트랩막(115), 제 2 예비 전하 트랩막(113), 및 제 1 예비 블록킹 절연막(111)에 대한 이방성 식각 공정을 수행하여 수직 홀들(VH)의 바닥에서 기판(10)의 상면을 노출시키는 관통 홀이 형성될 수 있다. 관통 홀을 형성함에 따라, 제 1 블록킹 절연막(BLK1), 제 2 전하 트랩막(CT2a), 및 복수 개의 제 1 전하 트랩막들(CT1)이 형성될 수 있다. 제 1 전하 트랩막들(CT1)은 리세스 영역들 내에 국소적으로 형성될 수 있으며, 기판(10)에 대해 수직한 방향으로 서로 분리될 수 있다.
또 다른 방법으로, 제 1 전하 트랩막들(CT1)은 제 1 예비 전하 트랩막(115)을 등방적으로 식각하는 단계를 통해 리세스 영역들 내에 국소적으로 형성할 수도 있다. 이러한 경우, 제 1 전하 트랩막들(CT1)의 측벽들은 제 2 전하 트랩막(CT2a)의 측벽보다 리세스될 수도 있다.
도 19를 참조하면, 제 1 블록킹 절연막(BLK1), 제 2 전하 트랩막(CT2a), 및 복수 개의 제 1 전하 트랩막들(CT1)이 형성된 수직 홀들(VH)의 내벽들 상에 제 3 예비 전하 트랩막(121), 예비 터널 절연막(123), 및 제 1 반도체막(125)이 차례로 컨포말하게 증착될 수 있다. 제 3 예비 전하 트랩막(121), 예비 터널 절연막(123) 및 제 1 반도체막(125)은 수직 홀들(VH)에서 빈 공간을 정의할 수 있다. 여기서, 제 3 예비 전하 트랩막(121)은 제 2 전하 트랩막(CT2a)과 동일한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 예비 터널 절연막(123)을 증착하기 전에 제 3 예비 전하 트랩막(121)을 증착하는 공정이 생략될 수도 있다. 또 다른 실시예들에 따르면, 예비 터널 절연막(123)은 제 1 전하 트랩막들(CT1)을 열 산화하여 형성될 수도 있다.
이어서, 제 3 예비 전하 트랩막(121), 예비 터널 절연막(123) 및 제 1 반도체막(125)에 대한 이방성 식각 공정을 수행하여 기판(10)을 노출시킨다. 이에 따라, 도 20에 도시된 바와 같이, 제 3 전하 트랩막(CT2b), 터널 절연막(TIL) 및 제 1 반도체 패턴(SP1)이 형성될 수 있다.
도 20을 참조하면, 제 1 반도체 패턴(SP1)의 측벽 및 기판(10) 상에 제 2 반도체막(SP2)이 컨포말하게 증착될 수 있으며, 제 2 반도체막(SP2)에 의해 정의된 빈 공간은 매립 절연 패턴(VI)으로 채워질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체;
상기 기판의 상면에 수직하는 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 반도체 패턴;
상기 반도체 패턴과 상기 전극 구조체 사이에 배치된 터널 절연막;
상기 터널 절연막과 상기 전극 구조체 사이에 배치된 블록킹 절연막; 및
상기 블록킹 절연막과 상기 터널 절연막 사이에 배치된 전하 저장막으로서, 상기 전하 저장막은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막들 및 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막을 포함하되,
상기 제 1 전하 트랩막들 각각은 상기 게이트 전극들과 상기 반도체 패턴 사이에서 상기 제 2 전하 트랩막 내에 임베디드되는(embedded) 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 절연막들의 측벽들은 상기 기판의 상면에 평행한 제 2 방향으로 상기 반도체 패턴의 측벽으로부터 제 1 거리만큼 이격되고,
상기 게이트 전극들의 측벽들은 상기 제 2방향으로 상기 반도체 패턴의 측벽으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격되는 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 전하 저장막은, 상기 제 2 방향으로, 상기 게이트 전극들과 상기 반도체 패턴 사이에서 제 1 두께를 갖고 상기 절연막들과 상기 반도체 패턴 사이에서 상기 제 1 두께보다 작은 제 2 두께를 갖는 3차원 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 2 방향으로, 상기 제 1 전하 트랩막들의 두께는 상기 제 2 전하 트랩막의 두께보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 전하 트랩막들 각각은 상기 반도체 패턴의 일 부분을 둘러싸는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 전하 트랩막의 상기 제 2 에너지 밴드 갭은 상기 터널 절연막의 에너지 밴드 갭보다 작은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
제 1 전하 트랩막은 제 1 전도대 에너지 레벨을 갖고,
상기 제 2 전하 트랩막은 제 2 전도대 에너지 레벨을 가지며,
상기 터널 절연막은 제 3 전도대 에너지 레벨을 갖되,
상기 제 1 전도대 에너지 레벨과 상기 제 2 전도대 에너지 레벨 간의 차이는 상기 제 2 전도대 에너지 레벨과 상기 제 3 전도대 에너지 레벨 간의 차이보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 전하 트랩막은 상기 제 1 전하 트랩막들과 상기 블록킹 절연막 사이, 그리고, 상기 제 1 전하 트랩막들과 상기 터널 절연막 사이에 배치되며, 상기 제 1 전하 트랩막들의 상면들 및 하면들을 덮는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 전하 트랩막은 상기 게이트 전극들과 상기 반도체 패턴 사이에서 상기 절연막들과 상기 반도체 패턴 사이로 연장되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 블록킹 절연막 및 상기 터널 절연막은 상기 제 1 방향으로 연장되되,
상기 블록킹 절연막은 상기 절연막들과 상기 반도체 패턴 사이에서 상기 터널 절연막과 접촉하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 전하 트랩막들은 폴리실리콘, 게르마늄(Ge), 텅스텐(W), 니켈(Ni), 또는 플래티넘(Pt)을 포함하고,
상기 제 2 전하 트랩막은 실리콘 질화막 또는 실리콘 산질화막을 포함하는 3차원 반도체 메모리 장치.
- 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 게이트 전극들을 향해 리세스된 리세스 영역들을 갖는 일 측벽을 갖는 것;
상기 기판의 상면에 대해 수직하는 제 1 방향으로 연장되어 상기 전극 구조체의 상기 일 측벽을 가로지르는 반도체 패턴;
상기 전극 구조체의 상기 리세스 영역들 각각에 국소적으로 제공되어 상기 반도체 패턴을 둘러싸는 복수 개의 제 1 전하 트랩막들;
상기 제 1 전하 트랩막들과 상기 반도체 패턴 사이에 배치된 터널 절연막;
상기 제 1 전하 트랩막들과 상기 전극 구조체 사이에 배치된 블록킹 절연막; 및
상기 블록킹 절연막과 상기 제 1 전하 트랩막들 사이에서 상기 터널 절연막과 상기 제 1 전하 트랩막들 사이로 연속적으로 연장되는 제 2 전하 트랩막을 포함하되,
상기 제 1 전하 트랩막들은 제 1 에너지 밴드 갭을 갖는 물질로 이루어지고, 상기 제 2 전하 트랩막은 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 물질로 이루어진 3차원 반도체 메모리 장치. - 기판 상에 번갈아 적층된 게이트 전극들 및 절연막들을 포함하는 전극 구조체;
상기 기판의 상면에 수직하는 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 반도체 패턴;
상기 반도체 패턴과 상기 전극 구조체 사이에 개재된 터널 절연막;
상기 터널 절연막과 상기 전극 구조체 사이에 개재된 블록킹 절연막; 및
상기 블록킹 절연막과 상기 터널 절연막 사이에 개재된 전하 저장막을 포함하되,
상기 전하 저장막은 상기 게이트 전극들과 인접하는 제 1 영역들에서 제 1 두께를 갖고, 상기 절연막들과 인접하는 제 2 영역들에서 상기 제 1 두께보다 작은 제 2 두께를 갖되,
상기 전하 저장막은 상기 제 1 영역들 각각에서 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩막 및 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩막을 포함하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 절연막들의 측벽들은 상기 기판의 상면에 평행한 제 2방향으로 상기 반도체 패턴의 측벽으로부터 제 1 거리만큼 이격되고,
상기 게이트 전극들의 측벽들은 상기 제 2방향으로 상기 반도체 패턴의 측벽으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 에너지 밴드 갭은 상기 터널 절연막의 에너지 밴드 갭보다 작은 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 전하 트랩막은 상기 제 2 전하 트랩막 내에 임베디드된 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 전하 트랩막은 상기 제 1 영역들에서 상기 제 2 영역들로 상기 제 1 방향을 따라 연장되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 전하 저장막의 상기 제 1 영역들에 제공된 상기 제 1 전하 트랩막들은 상기 제 1 방향으로 서로 분리되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 전하 트랩막은 상기 제 1 전하 트랩막의 상면 및 하면을 덮는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 전하 트랩막은 상기 블록킹 절연막과 상기 제 1 전하 트랩막 사이에서 상기 터널 절연막과 상기 제 1 전하 트랩막 사이로 연속적으로 연장되는 3차원 반도체 메모리 장치.
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