KR20110020533A - 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 - Google Patents

재기입가능한 3차원 반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

재기입가능한 3차원 반도체 메모리 장치의 제조 방법이 제공된다. 3차원적으로 배열된 메모리 트랜지스터들을 구비하는 3차원 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 복수의 박막들로 구성되는 박막 구조체를 형성하고, 박막 구조체를 패터닝하여, 반도체 기판을 노출시키는 관통 영역을 형성하고, 관통 영역이 형성된 결과물을 덮는 다결정 구조의 반도체막을 형성하고, 반도체막을 패터닝하여 관통 영역 내에 국소적으로 배치되는 반도체 패턴을 형성하는 단계를 포함하되, 제조 방법은 수소 또는 중수소를 포함하는 후처리 물질을 이용하여 반도체막 또는 상기 반도체 패턴을 처리하는 후처리 단계를 더 포함한다.
3차원 구조, 전하 이동도, 수소 후처리

Description

재기입가능한 3차원 반도체 메모리 장치의 제조 방법{Method for fabricating rewriteable three dimensional memory device}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 재기입가능한 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 채널 영역의 전기적 특성을 향상시킬 수 있는 재기입가능한 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원적으로 배열된 메모리 트랜지스터들을 구비하는 3차원 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 복수의 박막들로 구성되는 박막 구조체를 형성하고, 박막 구조체를 패터닝하여, 반도체 기판을 노출시키는 관통 영역을 형성하고, 관통 영역이 형성된 결과물을 덮는 다결정 구조의 반도체막을 형성하고, 반도체막을 패터닝하여 관통 영역 내에 국소적으로 배치되는 반도체 패턴을 형성하는 단계를 포함하되, 제조 방법은 수소 또는 중수소를 포함하는 후처리 물질을 이용하여 반도체막 또는 상기 반도체 패턴을 처리하는 후처리 단계를 더 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 반도체막을 수소화함으로써, 반도체 패턴 내에 존재할 수 있는 결정 결함들을 유효하게 치유하거나, 반도체 패턴을 구성하는 그레인 바운더리에서의 전위 변화를 유효하게 감소시킬 수 있다.
그러므로, 3차원 반도체 메모리 장치에서 반도체 기판에 대해 수직으로 형성된 반도체 패턴을 채널로 사용하는 트랜지스터들이 개선된 전기적 특성(예를 들면, 개선된 전하 이동도)을 갖는다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이고, 도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 1a 및 도 1b을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL3)은 반도체 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공 통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판(100)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 도 1b에 도시된 것처럼, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL0-BL3) 사이)에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 기둥(PL) 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 기둥(PL) 사이 또는 스트링 선택 라인 들(SSL)과 반도체 기둥(PL) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥(PL)은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
이하, 도 2 내지 도 9 및 도 10a 내지 도 10c를 참조하여, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 2 내지 도 9는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다. 도 10a는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 2 및 도 10a를 참조하면, 반도체 기판(100) 상에 불순물 영역(102)을 형 성한다. 반도체 기판(100)은 단결정 실리콘으로 형성될 수 있으며, 다른 반도체 특성을 제공하는 반도체 물질로 형성될 수도 있다.
반도체 기판(100) 상에 복수의 박막들이 적층된 박막 구조체를 형성한다. (S1) 박막 구조체를 형성하는 단계는, 차례로 적층된 제 1 및 제 2 물질막들(110, 120)을 2회 이상 반복적으로 형성하는 단계를 포함할 수 있다. 즉, 박막 구조체는 차례로 적층된 복수의 제 1 물질막(110)들 및 이들 사이에 개재되는 복수의 제 2 물질막(120)들을 포함할 수 있다. 제 1 물질막들(110)은 절연성 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)로 형성될 수 있으며, 제 2 물질막들(120)은 도전성 물질(예를 들어, 불순물이 도핑된 다결정 실리콘 또는 금속성 물질)로 형성될 수 있다.
도 3 및 도 10a을 참조하면, 박막 구조체를 패터닝하여, 불순물 영역(102)의 상부면을 노출시키는 복수의 관통 영역들(130, 130')을 형성한다. (S2)
구체적으로, 관통 영역들(130, 130')을 형성하는 단계는, 박막 구조체 상에 관통 영역들(130, 130')의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체를 이방성 식각하는 단계를 포함할 수 있다. 관통영역들(130, 130')은 2차원적으로 그리고 규칙적으로 형성될 수 있다. 예를 들면, 관통 영역들(130, 130')의 위치는 (x0+n*a, y0+m*b)의 좌표 집합에 의해 기술될 수 있다(여기서, x0 및 y0는 기준점의 좌표이고, n 및 m은 셀 어레이의 크기 내에서 선택되는 자연수들이고, a 및 b는 상수들이다).
일 실시예에 따르면, 관통 영역(130')은 도 3에 도시된 것처럼, 불순물 영 역(102)의 상부면을 노출시키는 직사각형의 바닥면을 갖는 트렌치일 수 있다. 이러한 트렌치 모양의 관통 영역들(130)에 의해, 상기 제 1 및 제 2 물질막들(110, 120) 각각은, 트렌치에 의해 정의되는 측벽을 갖는 복수의 라인들을 포함할 수 있다. 관통 영역(130)에 의해 정의된 라인들 중, 최하층에 배치된 라인들은 접지 선택 라인으로 사용될 수 있으며, 최상층에 배치된 라인들은 스트링 선택 라인으로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 관통 영역(130)은 도 8에 도시된 것처럼 원통형 또는 직육면체의 홀일 수 있다. 이러한 홀 모양의 관통 영역들(130)에 의해, 제 1 및 제 2 물질막들(110, 120) 각각은 그물 모양을 가질 수 있다.
도 4 및 도 10a를 참조하면, 관통 영역들(130) 내에 정보 저장을 위한 적어도 하나의 박막을 포함하는 구조체(140; 이하, 정보 저장체(storage element))를 형성한다(S3). 일 실시예에 따르면, 정보 저장체(140)는 관통 영역(130)의 내벽을 덮도록 형성될 수 있다.
정보 저장체(140)는 전하 저장을 위한 박막 구조체일 수 있다. 일 실시예에 따르면, 정보저장체(140)는 관통 영역(130)의 내벽을 차례로 덮는 제 1 절연막(142), 전하 저장막(144) 및 제 2 절연막(146)을 포함할 수 있다. 제 1 및 제 2 절연막들(142, 146) 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막(예를 들어, 알루미늄 산화막 및 하프늄 산화막)들 중의 적어도 한가지일 수 있다. 전하 저장막(144)은 실리콘 질화막과 같은 전하 트랩 사이트들이 풍부한 절연성 박막, 나도 도트들을 포함하는 절연성 박막 및 국소적으로 패터닝되어 부유 전극으로 기능할 수 있는 도전성 박막 중의 적어도 한가지일 수 있다. 하지만, 본 발명의 정보 저장체(140)가 상술한 전하 저장을 위한 박막으로 한정되지 않으며, 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 가변저항 메모리를 위한 박막)일 수 있다.
정보 저장체(140)를 형성하는 단계는, 관통 영역(130)들이 형성된 구조물의 표면을 따라 정보 저장막을 컨포말하게 형성하는 단계와, 정보 저장막을 패터닝하는 단계를 포함할 수 있다. 정보 저장막을 형성하는 단계는 열산화 공정 및 화학 기상 증착 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 실시될 수 있다. 이 경우, 정보 저장막은 관통 영역(130)의 측벽 및 불순물 영역(102)의 상부면을 컨포말하게 덮도록 형성될 수 있다.
정보 저장막을 패터닝하는 단계는, 정보 저장막을 식각하여, 불순물 영역(102)의 상부면을 노출시키는 정보 저장체(140)를 형성하는 단계를 포함할 수 있다. 예를 들면, 이 단계는 이방성 식각 기술을 사용하여 불순물 영역(102)의 상부면으로부터 정보 저장막을 국소적으로 제거하는 단계를 포함할 수 있다.
일 실시예에 따르면, 정보 저장막을 식각하기 전에, 정보저장막의 표면을 컨포말하게 덮는 보호막(미도시)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 정보 저장막을 식각하는 단계는 불순물 영역(102)의 상부면이 노출되도록 보호막 및 정보저장막을 식각하는 단계를 포함할 수 있다. 보호막에 의해, 이방성 식각 공정에서 정보 저장막이 손상되는 기술적 문제는 억제될 수 있다. 보호막은 정보 저장체(140)를 형성 후 제거될 수 있다.
도 5 및 도 10a를 참조하면, 관통 영역(130) 내에 반도체막(150)을 형성한다. (S4) 반도체막(150)은 정보 저장체(140)를 덮으며, 반도체 기판(100)의 상면과 접촉된다.
반도체막(150)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 반도체막(150)은 관통 영역(130)에 의해 노출된 불순물 영역(102)을 씨드층(seed layer)으로 이용하는 선택적 에피택시얼 공정(SEG: Selective Epitaxial Growth)을 이용하여 형성될 수 있다. 반도체막(150)은 관통 영역(130) 내에 비정질 반도체막을 성장시킨 후, 엑시머 레이저와 같은 레이저 빔을 비정질 반도체막에 조사하여 반도체막을 결정화시키는 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 이용하여 형성될 수도 있다.
반도체막(150)은 다결정 또는 단결정 실리콘으로 형성될 수 있으며, 반도체 기판(100)과 반도체막(150) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
여기서, 반도체막(150)은, 도 5에 도시된 것처럼, 반도체막(150)은 관통 영역(130)의 내벽 상에 컨포말하게 형성될 수 있다. 즉, 반도체막(150)은 실린더 형태 또는 쉘 형태로 형성될 수 있다. 다른 실시예에 따르면, 반도체막(150)은 도 9에 도시된 것처럼, 관통 영역(150) 내부를 채우도록 형성될 수 있다. 즉, 반도체막(150)은 기둥(pillar) 형태로 형성될 수 있다.
도 6 및 도 10a를 참조하면, 반도체막(150)이 형성된 관통 영역 내에 매 립막(160)을 매립한다(S5). 이어서, 반도체막들(150)을 패터닝하여, 반도체막 패턴(152)을 형성한다. 즉, 반도체막들(150)을 2차원적으로 배열되는 기둥들로 만드는 분리 영역들(미도시)을 형성한다. 분리 영역들 내에는 갭필 절연막(미도시)이 채워질 수 있다. 상기 갭필 절연막은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다.
반도체막 패턴(152)을 형성하는 단계는, 관통 영역(130)을 가로지른 방향에서, 반도체막들(150)을 노출시키는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 반도체막들(150)을 이방성 식각하는 단계를 포함할 수 있다.
도 7 및 도 10a를 참조하면, 분리 영역들을 절연성 물질들로 채운 후, 그 상부에 도전막들을 형성하고, 패터닝하여, 상부 선택 라인들을 형성한다. 상부 선택 라인들 각각은 반도체 패턴(152)을 일차원적으로 연결하도록 형성된다.
이어서, 반도체 패턴(150)과 전기적으로 연결되는 비트 라인(174)들을 형성한다(S6). 상세히 설명하면, 상부 층간매립막(160)을 형성하고, 상부 층간매립막(160)을 관통하여 반도체 패턴(150)에 접속하는 비아 플러그들(172)을 형성한 후, 그 상부에 도전막을 형성하고, 패터닝하여 비트 라인(174)들을 형성할 수 있다. 비트라인들(174)은 상부 선택 라인들을 가로지르는 방향으로 형성된다.
일 실시예에 따르면, 메모리 셀 및 선택 트랜지스터들의 채널로 사용되는 반도체막(150)은 다결정 반도체 물질로 형성될 수 있다. 반도체막(150)이 다결정 반도체 물질로 형성되는 경우, 다결정 반도체 물질의 그레인 바운더리(grain boundary)에서 전위 변화가 발생된다. 이에 따라, 그레인 바운더리(grain boundary)에서의 전위 변화가 그레인에서 그레인으로 전하 이동시 전위 장벽(potential barrier)으로 작용할 수 있다. 이에 따라, 반도체막(150) 내에서 전하의 이동도(mobility)가 저하될 수 있다. 또한, 반도체막(150)이 다결정 반도체 물질로 형성되는 경우, 반도체막(150)과 제 2 절연막(146)의 계면에서 결정 결함(defect)이 발생될 수 있다. 예를 들어, 실리콘과 산소의 안정적인 결합이 손상되어 실리콘 표면에서 -Si-O나 -Si-의 댕글링 본드(dangling bond)가 발생될 수 있다. 댕글링 본드가 발생하는 경우, 댕글링 본드에 의해 반도체막(150) 상에서 열전자(hot electron)가 생성되며, 열전자는 반도체막(150)과 접하는 제 2 절연막(146, 즉, 실리콘 산화막) 내에 트랩될 수 있다. 즉, 제 2 절연막(146)과 반도체막(150) 사이에 트랩 사이트(trap site)들이 존재할 수 있다. 이에 따라, 비휘발성 메모리 소자의 동작시, 정보 저장막(144)과 반도체막(150) 사이에서 전하의 이동도가 저하될 수 있다.
이에 따라, 도 10a에 도시된 바와 같이, 관통 영역 내에 반도체막을 형성한 후, 수소 또는 중수소를 포함하는 후처리 물질을 이용하여 반도체막을 후처리한다. 즉, 반도체막을 수소화(hydrogenation)한다(H1). 반도체막을 수소화하는 것은, 후처리 물질로부터 생성되는 수소 이온을 반도체막으로 공급하는 단계를 포함한다. 반도체막을 후처리하는 것은, 수소 분위기에서 어닐링 처리(annealing treatment)하거나, 플라즈마 처리(plasma treatment)통해, 후처리 물질로부터 생성되는 수소 이온 또는 중수소 이온을 생성하는 단계를 포함할 수 있다. 반도체막을 후처리하는 단계는, H2, H2O, D2O 및 NH3 중에서 적어도 하나를 포함하는 공정 가스를 반도체막으로 공급하는 단계를 포함할 수 있다.
수소 분위기에서 어닐링 처리 또는 플라즈마 처리 공정을 실시하면, 수소 원자가 관통 영역(130)에 노출된 반도체막(150)으로 침투 및 확산되어, 반도체 (150)의 결정 결함과 수소 이온 또는 중수소 이온이 결합될 수 있다. 이에 따라, 반도체 (150)에서의 결정 결함으로 인한 트랩 사이트를 제거할 수 있다. 또한, 반도체 (150)에서 그레인 바운더리에서의 전위 변화를 감소시킬 수 있다. 그러므로, 메모리 셀 및 선택 트랜지스터들의 채널로 사용되는 반도체 (150)에서 전하의 이동도를 향상시킬 수 있다.
다른 실시예에 따르면, 도 10b에 도시된 것처럼, 반도체막을 수소화하는 것은, 반도체막이 형성된 관통 영역 내에 매립막을 매립한 후에 실시될 수 있다. 즉, 반도체막(150)이 수소 분위기에 노출되지 않은 상태에서, 반도체막(150)을 수소화할 수 있다.
또 다른 실시예에 따르면, 도 10c에 도시된 것처럼, 반도체 패턴을 형성한 후, 반도체 패턴을 수소화할 수도 있다.
이상, 도 10a 내지 도 10c를 참조하여 설명한 바와 같이, 반도체막을 수소화하는 것은, 상기 실시예들에 따른 반도체 메모리 장치의 제조 과정들 중 1회 실시되는 것으로 설명하였다. 그러나, 반도체막을 수소화하는 것은 상기 실시예들에 제한되지 않으며, 1회 이상 수행될 수도 있다.
한편, 일 실시예에 따르면, 도 6에 도시된 것처럼, 관통 영역(130)을 채우는 매립막(160)은 다량의 수소를 함유하는 막(hydrogen-rich containing layer)일 수 있다. 다량의 수소를 함유하는 막은 반도체막으로 수소 원자를 공급하는 소오스(source)일 수 있다. 즉, 반도체막(150)과 접하는 매립막(160)은 고온의 열처리 공정시 수소 이온 또는 중수소 이온을 반도체막으로 공급할 수 있다. 또한, 수소화된 반도체막(150)에서 실리콘과 결합된 수소 원자가 해리되는 것을 방지할 수 있다. 절연막은(160)은 SiH4 가스를 사용하여 형성되는 막일 수 있으며, 막 형성시 다량의 수소 원자를 함유할 수 있다. 예를 들어, 수소 공급막은 PE-산화막, HDP 산화막, SOG, SiN 또는 SiON이 사용될 수 있다.
이하, 도 11 내지 도 19 및 도 20a를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 11 내지 도 19는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 도면들이다. 도 20a는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 11 및 도 20a를 참조하면, 반도체 기판(200) 상에 복수의 박막들이 적층된 박막 구조체를 형성한다(S10). 박막 구조체를 형성하는 단계는, 제 1 실시예에서 박막 구조체를 형성하는 단계와 실질적으로 동일하다. 본 실시예에 따르면, 박막 구조체는 차례로 적층된 복수의 제 1 물질막(210)들 및 이들 사이에 개재되는 복수의 제 2 물질막(215)들을 포함할 수 있다. 제 1 및 제 2 물질막들(210, 215)들 은 습식 식각율이 서로 다른 절연막들로 형성될 수 있다. 예를 들어, 제 1 물질막(210)은 실리콘 산화막으로 형성될 수 있으며, 제 2 물질막(215)은 실리콘 질화막으로 형성될 수 있다.
박막 구조체를 형성 후, 박막 구조체를 패터닝하여 불순물 영역(202)의 상부면을 노출시키는 복수의 제 1 관통 영역들(222)을 형성한다(S20). 제 1 관통 영역들(222)을 형성하는 단계는, 박막 구조체 상에 제 1 관통 영역들(222)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체를 이방성 식각하는 단계를 포함할 수 있다. 일 실시예에 따르면, 제 1 관통 영역(222)은 불순물 영역(202)의 상부면을 노출시키는 직사각형의 바닥면을 갖는 트렌치일 수 있다. 다른 실시예에 따르면, 제 1 관통 영역들(222)은 도 8에 도시된 것처럼 원통형의 홀 형태로 형성될 수도 있다.
도 12 및 도 20a를 참조하면, 제 1 관통 영역(222)의 내벽을 덮으며, 반도체 기판(200)의 상면과 접촉하는 반도체막(230)을 형성한다(S30).
반도체막(230)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 반도체막(230)은 관통 영역(130)에 의해 노출된 불순물 영역(102)을 씨드층(seed layer)으로 이용하는 선택적 에피택시얼 공정(SEG: Selective Epitaxial Growth)을 이용하여 형성될 수 있다. 반도체막(230)은 관통 영역(130) 내에 비정질 반도체막을 성장시킨 후, 엑시머 레이저와 같은 레이저 빔을 비정질 반도체막에 조사하여 반도체막을 결정화시키는 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 이용하여 형성될 수도 있다.
반도체막(230)은 다결정 또는 단결정 실리콘으로 형성될 수 있으며, 반도체 기판(100)과 반도체막(230) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
여기서, 반도체막(230)은, 도 5에 도시된 것처럼, 반도체막(230)은 제 1 관통 영역(222)의 내벽에 컨포말하게 형성될 수 있다. 즉, 반도체막(230)은 실린더 형태 또는 쉘 형태로 형성될 수 있다. 다른 실시예에 따르면, 반도체막(230)은 제 1 관통 영역(222)의 내부를 채우는 기둥(pillar) 형태로 형성될 수 있다.
도 13 및 도 20a를 참조하면, 반도체막(230)을 형성 후 제 1 관통 영역(222) 내에 매립막(235)을 매립한다(S40). 매립막(235)은 제 1 관통 영역(222)이 완전히 매립되도록 증착한 후, 상부를 평탄화하여 형성될 수 있다.
도 14 및 도 20a를 참조하면, 반도체막(230)이 형성된 박막 구조체를 패터닝하여, 불순물 영역(202)을 노출시키는 제 2 관통 영역(242)들을 형성한다(S50).
제 2 관통 영역들(242)을 형성하는 단계는, 박막 구조체 상에 관통 영역들(130)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체를 이방성 식각하는 단계를 포함할 수 있다.
제 2 관통 영역(242)은 불순물 영역의 상면을 노출시킬 수 있다. 또한, 제 2 관통 영역(242)들은 반도체막(230)이 형성된 제 1 관통 영역(222)들 사이에, 라인 형태로 형성될 수 있으며, 제 1 관통 영역(222)들과 평행하게 형성될 수 있다. 이처럼, 제 1 및 제 2 관통 영역(222, 242)들을 서로 평행하게 형성함에 따라, 반도체 기판(200) 상에 적층된 제 1 및 제 2 물질막(210, 215)들이 라인 형태로 패터닝될 수 있다. 즉, 제 1 및 제 2 관통 영역들(222, 242)에 의해 정의된 측벽을 갖는 복수 개의 라인들이 형성될 수 있다. 제 1 및 제 2 관통 영역들(222, 242)에 의해 형성된 라인들 중, 최하층에 배치된 라인들은 접지 선택 라인으로 사용될 수 있으며, 최상층에 배치된 라인들은 스트링 선택 라인으로 사용될 수 있다.
도 15 및 도 20a를 참조하면, 제 2 관통 영역(242)에 의해 노출된 제 2 물질막들(215)을 제거한다. 이에 따라, 적층된 제 1 절연막(210)들 사이에 반도체막(230)의 측벽을 노출시키는 빈 공간이 형성될 수 있다.
제 2 물질막들(215)을 제거하는 단계는, 제 1 물질막(210) 및 반도체막(230)에 대한 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 예를 들어, 제 2 물질막(215)들을 습식 식각할 수 있는 에천트를 이용하여 제 2 물질막(215)들을 제거할 수 있다.
도 16 및 도 20a를 참조하면, 제 2 관통 영역(242)에 의해 노출된 반도체막(230)의 측벽 상에 정보 저장체(250)을 형성한다(S60). 일 실시예에 따르면, 정보 저장체(250)를 형성하는 단계는, 반도체막(230)의 측벽 일부분들을 노출시키는 제 2 관통 영역(242)들이 형성된 박막 구조체의 표면을 따라 정보 저장막을 컨포말하게 형성하는 단계를 포함한다. 정보 저장체(250)는, 제 1 실시예에서 설명한 것처럼, 반도체막(230)의 측벽을 차례로 덮는 제 1 절연막(252), 전하 저장막(254) 및 제 2 절연막(256)을 포함할 수 있다. 전하 저장막(254)은 실리콘 질화막과 같은 전하 트랩 사이트들이 풍부한 절연성 박막, 나도 도트들을 포함하는 절연성 박막 및 국소적으로 패터닝되어 부유 전극으로 기능할 수 있는 도전성 박막 중의 적어도 한가지일 수 있다. 한편, 정보 저장체(250)는 전하 저장을 위한 박막으로 한정되지 않으며, 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 가변저항 메모리를 위한 박막)일 수 있다.
도 17 및 도 20a를 참조하면, 적층된 제 1 물질막(210)들 사이에 게이트 전극(262)들을 형성한다(S70). 게이트 전극(262)들을 형성하는 단계는, 정보 저장체(250)가 형성된 제 2 관통 영역(242)들 내에 게이트 도전막을 형성하는 단계와, 게이트 도전막을 패터닝하여 제 2 관통 영역(242)을 재형성하는 단계를 포함할 수 있다.
게이트 도전막을 형성하는 단계는, 화학 기상 증착 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 실시될 수 있다. 이에 따라 게이트 도전막은 적층된 제 1 물질막(210)들 사이를 채울 수 있다. 게이트 도전막은 폴리실리콘 또는 금속 물질로 형성될 수 있다.
제 2 관통 영역(242)을 재형성하는 단계는, 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 게이트 도전막을 이방성 식각하는 단계를 포함할 수 있다. 이 때, 전기적으로 분리된 도전 패턴들을 형성하기 위해, 제 1 물질막(210)들의 측벽이 노출되도록 제 2 관통 영역(242)들이 재형성된다. 일 실시예에 따르면, 게이트 도전막을 이방성 식각할 때, 제 1 절연막(210)의 측벽에 형성된 정보 저장체(144)도 함께 이방성 식각될 수 있다. 그 결과, 수직적으로 인접하는 제 1 절연막(210)들 사이에 게이트 전극(262)들을 형성할 수 있다. 또한, 제 1 절연막(210)들 사이에 국소적으로 정보 저장체(250)가 형성될 수도 있다. 본 발명에 따르면, 게이트 전극(262)들은 라인 형태로 형성될 수 있으며, 라인 형태의 게이트 전극(262)들은 반도체 기판(200) 상에 3차원적으로 배치될 수 있다.
도 18 및 도 20a를 참조하면, 게이트 전극(262)들을 형성 후, 재형성된 제 2 관통 영역(242) 내에 절연막(270)을 매립한다(S80). 즉, 재형성된 제 2 관통 영역(242) 내에, 절연막(270)을 매립하고, 절연막(270)의 상면을 평탄화한다.
이어서, 반도체막(230)을 라인 형태로 패터닝하여, 반도체 기판(200)에 대해 수직하는 라인 형태의 반도체 패턴(232)들을 형성할 수 있다(S90). 반도체 패턴(232)을 형성하는 단계는, 제 2 관통 영역(242)들을 형성하기 전에 수행될 수도 있다. 이에 따라, 적층된 게이트 전극(262)들의 일측벽들을 가로지르며, 서로 이격된 라인 형태의 반도체 패턴(232)들이 형성될 수 있다.
도 19 및 도 20a를 참조하면, 반도체 패턴(232)과 연결되는 비트 라인들(282)을 형성한다(S100). 비트 라인들(282)을 형성하는 단계는, 적층된 게이트 전극(262)들 상부에 도전막을 증착하고, 도전막을 라인 형태로 패터닝하는 단계를 포함할 수 있다. 비트 라인들(282)은 게이트 전극들의 장축 방향과 수직으로 형성될 수 있다. 또한, 비트 라인들(282)은 반도체 패턴(232)과 직접 접촉될 수 있으며, 콘택 플러그를 통해 연결될 수도 있다.
도 20a에 도시된 것처럼, 일 실시예에 따르면, 제 1 관통 영역 내에 반도체막을 형성한 후, 수소 또는 중수소를 포함하는 후처리 물질을 이용하여 반도체막을 후처리한다. 즉, 반도체막을 수소화한다(H10). 반도체막을 수소화하는 것은, 후처리 물질로부터 생성되는 수소 이온을 반도체막으로 공급하는 단계를 포함한다. 반도체막을 후처리하는 것은, 수소 분위기에서 어닐링 처리(annealing treatment)하거나, 플라즈마 처리(plasma treatment)통해, 후처리 물질로부터 생성되는 수소 이온 또는 중수소 이온을 생성하는 단계를 포함할 수 있다. 반도체막을 후처리하는 단계는, H2, H2O, D2O 및 NH3 중에서 적어도 하나를 포함하는 공정 가스를 반도체막으로 공급하는 단계를 포함할 수 있다.
수소 분위기에서 어닐링 처리 또는 플라즈마 처리 공정을 실시하면, 수소 이온 또는 중수소 이온이 제 1 관통 영역(222)에 노출된 반도체막(230)으로 침투 및 확산되어, 반도체막(230)의 결정 결함과 수소 이온 또는 중수소 이온이 결합될 수 있다. 이에 따라, 반도체막(230)에서의 결정 결함으로 인한 트랩 사이트를 제거할 수 있다. 또한, 반도체막(230)에서 그레인 바운더리에서의 전위 변화를 감소시킬 수 있다. 그러므로, 메모리 셀 및 선택 트랜지스터들의 채널로 사용되는 반도체막(230)에서 전하의 이동도를 향상시킬 수 있다.
다른 실시예에 따르면, 도 20b에 도시된 것처럼, 반도체막이 형성된 제 1 관통 영역 내에 절연 물질을 채워 매립막을 형성한 후, 반도체막을 수소화한다(H20). 즉, 매립막에 의해 반도체막이 가려진 상태에서, 수소 원자를 포함한 공정가스를 이용하여 열처리 공정 또는 플라즈마 처리 공정을 실시할 경우, 수소 원자가 절연막을 통해 반도체막으로 유입될 수 있다. 이에 따라, 반도체막(230)이 수 소 분위기에 노출되지 않은 상태에서, 반도체막(230)이 수소화될 수 있다.
또 다른 실시예에 따르면, 도 20c에 도시된 것처럼, 정보 저장체를 형성한 후, 반도체막을 수소화할 수도 있다(H30). 즉, 제 2 관통 영역(242)를 통해 정보 저장체(250)가 수소 분위기에 노출된 상태에서, 반도체막으로 수소 원자가 공급될 수 있다.
또 다른 실시예에 따르면, 도 20d에 도시된 것처럼, 게이트 전극들을 형성 후, 반도체막을 수소화할 수도 있다(S40).
또 다른 실시예에 따르면, 도 20e에 도시된 것처럼, 제 2 관통 영역들 내에 절연막을 매립한 후에 반도체막을 수소화할 수 있다.
또 다른 실시예에 따르면, 도 20f에 도시된 것처럼, 반도체막을 반도체 기판에 대해 수직한 라인 형태로 패터닝하여 반도체 패턴을 형성 후, 반도체 패턴을 수소화할 수도 있다.
이상, 도 20a 내지 도 20f를 참조하여 설명한 바와 같이, 반도체막을 수소화하는 것은, 상기 실시예들에 따른 반도체 메모리 장치의 제조 과정들 중 1회 실시되는 것으로 설명하였다. 그러나, 반도체막을 수소화하는 것은 상기 실시예들에 제한되지 않으며, 1회 이상 수행될 수도 있다.
한편, 이 실시예에 따르면, 도 14에 도시된 것처럼, 제 1 관통 영역(222)을 채우는 매립막(235)은 다량의 수소를 함유하는 막(hydrogen-rich containing layer)일 수 있다. 다량의 수소를 함유하는 막은 반도체막으로 수소 이온 또는 중수소 이온을 공급하는 소오스(source)일 수 있다. 즉, 반도체막(230)과 접하는 매 립막(235)은 고온의 열처리 공정시 수소 원자를 반도체막으로 공급할 수 있다. 또한, 수소화된 반도체막(230)에서 실리콘과 결합된 수소 원자가 해리되는 것을 방지할 수 있다. 매립막(235)은 SiH4 가스를 이용하여 형성되는 막으로서, 막 형성시 다량의 수소 원자를 함유할 수 있다. 예를 들어, 수소 공급막은 PE-산화막, HDP 산화막, SOG, SiN 또는 SiON이 사용될 수 있다.
도 21은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스 템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 22는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인 터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 23은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1b는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 2 내지 도 9은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 10a 내지 도 10c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 순서도들이다.
도 11 내지 도 19는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 도면들이다.
도 20a 내지 도 20c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 순서도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 3차원적으로 배열된 메모리 트랜지스터들을 구비하는 3차원 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상에 복수의 박막들로 구성되는 박막 구조체를 형성하고,
    상기 박막 구조체를 패터닝하여, 상기 반도체 기판을 노출시키는 관통 영역을 형성하고,
    상기 관통 영역이 형성된 결과물을 덮는 다결정 구조의 반도체막을 형성하고,
    상기 반도체막을 패터닝하여 상기 관통 영역 내에 국소적으로 배치되는 반도체 패턴을 형성하는 단계를 포함하되,
    상기 제조 방법은 수소 또는 중수소를 포함하는 후처리 물질을 이용하여 상기 반도체막 또는 상기 반도체 패턴을 처리하는 후처리 단계를 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체막은 결정 결함들을 포함하는 다결정 실리콘으로 형성되되,
    상기 후처리 단계는 상기 후처리 물질로부터 생성되는 수소 이온 또는 중수소 이온을 상기 결정 결함을 형성하는 다결정 실리콘의 원자들과 결합시킴으로써, 상기 결정 결함들 중의 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하 는 3차원 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 후처리 단계는　수소 가스, 중수소 가스, 수증기, 중수소 수증기 및 암모니아 중에서 선택된 적어도 하나의 가스를 상기 반도체 패턴으로 공급하는 단계를 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 후처리 단계는, 어닐링 또는 플라즈마 처리를 통해, 상기 후처리 물질로부터 수소 이온 또는 중수소 이온을 생성하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 관통영역의 내측벽을 덮는 정보저장막을 형성하는 단계를 더 포함하되,
    상기 반도체막을 형성하는 단계는 상기 반도체막으로 상기 정보저장막이 형성된 상기 관통영역을 채우는 단계를 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 관통영역의 내측벽을 덮는 정보저장막을 형성하는 단계를 더 포함하되,
    상기 반도체막을 형성하는 단계는 상기 관통 영역 내에 갭 영역을 정의하면서 상기 정보저장막이 형성된 상기 관통 영역의 내벽을 덮는 상기 반도체막을 형성하는 단계를 포함하되,
    상기 반도체막의 두께는 상기 관통 영역의 폭의 절반보다 얇은 것을 특징으로 하는 3차원 반도체 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체막을 패터닝하기 전 또는 후에, 상기 갭 영역을 채우는 매립막을 형성하는 단계를 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 후처리 단계는 상기 매립막을 형성하기 전 또는 후에 실시되는 것을 특징으로 하는 3차원 반도체 메모리 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 후처리 단계는 상기 갭 영역을 채우는 매립막을 형성하는 단계를 포함하되, 상기 매립막 형성 단계는 상기 반도체막을 패터닝하기 전 또는 후에 실시되고, 상기 매립막은 수소 또는 중수소를 포함하는 물질로 형성되는 것을 특징으로 하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 매립막은 에스오지 물질들, 수소-리치 산화막, 수소-리치 질화막 및 수소-리치 산질화막 중의 적어도 하나를 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치의 제조 방법.
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