JP2019204864A

JP2019204864A - 半導体記憶装置

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Publication number: JP2019204864A
Application number: JP2018098529A
Authority: JP
Inventors: 知博九鬼; Tomohiro Kuki; 龍文濱田; Tatsufumi Hamada
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-05-23
Filing date: 2018-05-23
Publication date: 2019-11-28
Also published as: TWI709233B; TW202011583A; CN110534482A; US20190363101A1

Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、基板２と、基板の上方の半導体２２と、半導体中に形成された部分を含んだセルトランジスタ１９と、セルトランジスタの上方に設けられた第１窒化シリコン層５１と、第１窒化シリコン層上に設けられ、第１窒化シリコン層の特性と異なる特性を有する第２窒化シリコン層５２と、を備える。【選択図】図１

Description

実施形態は、概して半導体記憶装置に関する。

半導体チップは、その表面においてパッシベーション層を有することがある。

特開２０１６−５８４５４号公報

高品質な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、基板と、上記基板の上方の半導体と、上記半導体中に形成された部分を含んだセルトランジスタと、上記セルトランジスタの上方に設けられた第１窒化シリコン層と、上記第１窒化シリコン層上に設けられ、上記第１窒化シリコン層の特性と異なる特性を有する第２窒化シリコン層と、を備える。

第１実施形態の半導体記憶装置の断面構造を概略的に示す。第１実施形態の下側窒化シリコン層および上側窒化シリコン層の特性を示す。第１実施形態の変形例の半導体記憶装置の断面構造を示す。第２実施形態の下側窒化シリコン層および上側窒化シリコン層の特性を示す。第２実施形態の下側窒化シリコン層および上側窒化シリコン層の特性を示す。第２施形態の下側窒化シリコン層および上側窒化シリコン層の特性を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

（第１実施形態）
図１は、第１実施形態の半導体記憶装置１の断面構造を概略的に示す。図１に示されるように、シリコン等の半導体の基板２の表面の領域内に、ｎ型のウェル（ｎウェル）３が形成されている。ｎウェル３の表面の領域内に、ｐ型のウェル（ｐウェル）４が形成されている。このような構造に代えて、基板２のｘｙ面に沿った上面上にＭＯＳ（metal oxide semiconductor）トランジスタが形成され、基板２の上面の上方に絶縁体を介してｘｙ面に広がる、ソース線として機能する導電体が形成されてもよい。

基板２の上面上に、積層体１１が設けられている。積層体は、複数の絶縁体１３および導電体１４を含む。絶縁体１３および導電体１４は、基板２の上面の上方でｘｙ面に沿って広がり、基板２の上面から基板２より離れる方向に向って交互に設けられている。すなわち、基板２の上面上に絶縁体１３の第１の層が位置し、絶縁体１３の第１の層の上面上に導電体１４の第１の層が位置し、導電体１４の第１の層の上面上に絶縁体１３の第２の層が位置し、絶縁体の第２の層の上面上に導電体の第２の層が位置し、このような構造が繰り返し、設けられている。

最も上に位置する導電体１４の上面上に絶縁体１６が設けられている。絶縁体１６は、複数の相違する種類の積層された絶縁体を含んでいてもよい。

絶縁体１６の下部および積層体１１の内部に、メモリピラー１８が設けられている。メモリピラー１８は、柱状の形状を有し、ｚ軸に沿って延び、端部において基板２の内部に位置する。メモリピラー１８のうち、各導電体１４により囲まれた部分は、１つのセルトランジスタ１９として機能する。

メモリピラー１８は、絶縁体２１、半導体２２、絶縁体２３、絶縁体２４、および絶縁体２５を含む。絶縁体２１は、メモリピラー１８の中心においてｚ軸に沿って延び、例えばシリコン酸化物を含むか、シリコン酸化物からなる。半導体２２は、ｚ軸に沿って延び、絶縁体２１を囲み、端部においてｐウェル４の内部に位置し、例えばポリシリコンを含むか、ポリシリコンからなる。半導体２２は、セルトランジスタ１９のチャネル領域として機能することができる。

絶縁体２３は、ｚ軸に沿って延び、半導体２２を囲み、例えばシリコン酸化物とシリコン窒化物の層を含むか、シリコン酸化物とシリコン窒化物の層からなる。絶縁体２３は、セルトランジスタ１９のゲート絶縁体として機能することができる。

絶縁体２４は、ｚ軸に沿って延び、絶縁体２３を囲み、例えばシリコン窒化物を含むか、シリコン窒化物からなる。絶縁体２３は、セルトランジスタ１９の電荷蓄積層として機能することができ、すなわち、セルトランジスタ１９によるデータの保持のために、電子をトラップすることができる。

絶縁体２４は、導電体２４であってもよい。この場合、導電体２４は、ｚ軸に沿う方向において互いに分断され、複数の独立した部分からなる。導電体２４の各部分は、１つの導電体１４とｙ軸に沿った方向において対向し、セルトランジスタ１９によるデータの保持のために電子をトラップすることができる。

絶縁体２５は、ｚ軸に沿って延び、絶縁体２４を囲み、例えばシリコン酸化物を含むか、シリコン酸化物からなる。絶縁体２５は、セルトランジスタ１９のブロック絶縁体として機能することができる。

絶縁体１６および積層体１１の内部に、絶縁体２６が設けられている。絶縁体２６は、ｘｚ面に沿って広がり、積層体１１の上面から底面に亘って延び、導電体１４を分断する。端部においてｐウェル４の内部に位置する。絶縁体２６は、種類の相違する複数の絶縁体が組み合わさった構造を有することができる。絶縁体２６は、例えば、特定のメモリピラー１８の組を、互いに電気的に分離する機能を有することができる。

隣り合う２つのメモリピラー１８の間の領域には、絶縁体２８が設けられている。絶縁体２８は、絶縁体１６の下部と積層体１１の上部に亘る。絶縁体２８は、積層体１１の上端から２〜３程度の導電体１４の層に達し、これら導電体１４の各々をｙ軸に沿って並ぶ２つの部分へと分離する。

絶縁体１６の上面上に窒化シリコン層２９が設けられている。窒化シリコン層２９は、ｘｙ面に沿って広がり、窒化シリコンを含むか、窒化シリコンからなる。窒化シリコン層２９の上面上に、絶縁体３１が設けられている。絶縁体３１の上部には、導電体３２が設けられている。絶縁体３１の上面上には、絶縁体３４が設けられている。絶縁体３４は、ｘｙ面に沿って広がる。

絶縁体３４および３１、窒化シリコン層２９、および絶縁体１６の内部に、導電性のプラグ３５が設けられている。或るプラグ３５は、絶縁体３１、窒化シリコン層２９、および絶縁体１６の内部においてｚ軸に沿って延び、底面において１つのメモリピラー１８の上面と接続されている。別のプラグ３５は、絶縁体３４および３１、窒化シリコン層２９、および絶縁体１６の内部においてｚ軸に沿って延び、底面において１つのメモリピラー１８の上面と接続されている。

絶縁体３４の内部に導電性のプラグ３６が設けられている。プラグ３６は、底面において、導電体３２の上面と接続されている。

絶縁体３４の上面上に絶縁体３７が設けられている。絶縁体３７は、ｘｙ面に沿って広がる。絶縁体３７の内部には、導電体３９が設けられている。導電体３９は、例えば銅（Ｃｕ）を含むか、Ｃｕからなる。或る導電体３９は、底面において或るプラグ３６の上面に接続されている。別の導電体３９は、底面において或るプラグ３６の上面および或るプラグ３５の上面に接続されている。

絶縁体３７の上面上に絶縁体４１が設けられている。絶縁体４１は、ｘｙ面に沿って広がる。絶縁体４１の内部に導電性のプラグ４２が設けられている。プラグ４２は、底面において或る導電体３９の上面に接続されている。

絶縁体４１の上面上に絶縁体４３が設けられている。絶縁体４３は、ｘｙ面に沿って広がり、例えばシリコン酸化物を含むか、シリコン酸化物からなる。絶縁体４３の下部の内部には、導電体４４が設けられている。導電体４４は、例えば、アルミニウム（Ａｌ）を含むか、Ａｌからなる。導電体４４は、底面においてプラグ４２の上面に接続されている。導電体４４およびプラグ４２は、デュアルダマシン構造を有することができる。

絶縁体４３の上面上には、窒化シリコン層４６が設けられている。窒化シリコン層４６は、窒化シリコンを含むか、窒化シリコンからなる。窒化シリコン層４６および絶縁体４３は、開口４８を有する。開口４８は、窒化シリコン層４６の上面から絶縁体４３の一部を貫いて、導電体４４の上面に達する。導電体４４の上面のうちで、開口４８によって露出している部分４９は、半導体記憶装置１のパッドとして機能することができる。

窒化シリコン層４６は、ｘｙ面に沿って広がり、パッシベーション層として機能することができ、窒化シリコン層５１および窒化シリコン層５２を含む。窒化シリコン層５１は、窒化シリコン層４６の下部に位置し、絶縁体４３の上面上に位置する。窒化シリコン層５１は、以下、下側窒化シリコン層５１と称される場合がある。

窒化シリコン層５２は、下側窒化シリコン層５１の上面上に位置し、以下、上側窒化シリコン層５２と称される場合がある。上側窒化シリコン層５２は、後述されるように、下側窒化シリコン層５１の性質と異なる性質を有する。

図２は、第１実施形態の下側窒化シリコン層５１および上側窒化シリコン層５２の特性を示す。図２に示されるように、下側窒化シリコン層５１は、屈折率（反り易さ）Ｃ１、内部応力Ｈ１、および密度Ｄ１を有する。上側窒化シリコン層５２は、屈折率Ｃ２、内部応力Ｈ２、および密度Ｄ２を有する。そして、屈折率Ｃ２、内部応力Ｈ２、および密度Ｄ２は、以下の関係を満たす。すなわち、Ｃ２＜Ｃ１、および（または）Ｈ２＞Ｈ１、および（または）Ｄ２＞Ｄ１である。これらのＣ２およびＣ１、Ｈ２およびＨ１、ならびにＤ２およびＤ１についての３つの不等式の１つ、２つ、または３つが満たされることができる。

上側窒化シリコン層５２が下側窒化シリコン層５１の屈折率Ｃ１より低い屈折率Ｃ２を有するために、および（または）上側窒化シリコン層５２が、下側窒化シリコン層５１の内部応力Ｈ１より高い内部応力Ｈ２を有するために、上側窒化シリコン層５２および下側窒化シリコン層５１は、例えば以下のように形成されることができる。

例えば、下側窒化シリコン層５１はＳｉＨ_４ガスの比率ＲＳ１の雰囲気中で形成され、一方、上側窒化シリコン層５２はＳｉＨ_４ガスの比率ＲＳ２（＜ＲＳ１）の雰囲気中で形成されることができる。

または、下側窒化シリコン層５１はＮＨ_３ガスの比率ＲＮ１の雰囲気中で形成され、一方、上側窒化シリコン層５２はＮＨ_３ガスの比率ＲＮ２（＞ＲＮ２）の雰囲気中で形成されることができる。

または、下側窒化シリコン層５１は出力Ｏ１のＲＦ（radio frequency）のＣＶＤ（chemical vapor deposition）で形成され、一方、上側窒化シリコン層５２は出力Ｏ２（＞Ｏ１）のＲＦのＣＶＤで形成されることができる。

上側窒化シリコン層５２が下側窒化シリコン層５１の密度Ｄ１より高い密度Ｄ２を有するために、例えば、上側窒化シリコン層５２はＮ−Ｈリッチであることができ、例えば、上側窒化シリコン層５２は下側窒化シリコン層５１に含まれるＮ−Ｈ結合の量（Ｎ−Ｈ結合の数）Ｂ１よりも多いＮ−Ｈ結合量Ｂ２を有することができる。

＜効果＞
第１実施形態によれば、以下に記述されるように、反りが少ないとともに特性の高いセルトランジスタ１９を有する半導体記憶装置１が提供されることができる。

シリコンを使用するセルトランジスタの特性は、未結合のシリコン原子の数を減ずることによって高められることができる。そのために、シリコンに水素を供給して、水素の供給前には未結合であったシリコン原子を水素原子と結合させることができる。水素は、例えば、シリコンの形成後に形成される絶縁体または導電体から供給されることができ、例えば、窒化シリコンを含んだパッシベーション層から供給されることができる。

また、一般に、半導体チップが組み立て工程においてアニール工程を経ると、アニール工程によってパッシベーション層が収縮することによって半導体チップが反ることがある。アニール工程でのパッシベーション層の反りは、窒化シリコンを含んだパッシベーション層の密度を高めてパッシベーション層の構造上の強度を上げることによって抑制されることができる場合がある。窒化シリコンを含んだ層のパッシベーション層の密度は、パッシベーション層をＮ−Ｈリッチにすること、すなわちパッシベーション層中のＮ−Ｈ結合量を高めることによって、高められることができる。

しかしながら、パッシベーション層の全体のＮ−Ｈ結合量が高められることにより、パッシベーション層中の水素の量が減る。このことは、シリコンへの水素の供給を通じたセルトランジスタの特性向上を妨げる。

このように、半導体チップの反りの抑制とセルトランジスタ１９の特性向上がともに実現されることが難しい。

第１実施形態によれば、窒化シリコン層４６は、下側窒化シリコン層５１と、下側窒化シリコン層５１上に位置するとともに下側窒化シリコン層５１の特性と異なる特性を有する上側窒化シリコン層５２を含む。例として、下側窒化シリコン層５１は、屈折率Ｃ１、内部応力Ｈ１、密度Ｄ１を有し、上側窒化シリコン層５２は、屈折率Ｃ２、内部応力Ｈ２、密度Ｄ２を有し、Ｃ２＜Ｃ１、かつ（または）Ｈ２＞Ｈ１、かつ（または）Ｄ２＞Ｄ１が充足される。これらの３つの不等式の少なくとも１つが満たされることにより、上側窒化シリコン層５２は、窒化シリコン層５１より反りにくく、より反りにくい窒化シリコン層４６が実現される。このことは、半導体記憶装置１のチップをアニール工程に対して反りにくくする。

一方、下側窒化シリコン層５１は、上側窒化シリコン層５２のようなＮ−Ｈリッチではなく一般的な窒化シリコンの層からなり、上側窒化シリコン層５２よりも多くの水素を放出することができる。特に、上側窒化シリコン層５２が下側窒化シリコン層５１よりも高い密度を有するようにＮ−Ｈリッチであることによって上側窒化シリコン層５２からの水素の放出量が少なくても、下側窒化シリコン層５１はＮ−Ｈリッチでないため、上側窒化シリコン層５２よりも多くの水素を放出することができる。よって、窒化シリコン層４６が上側窒化シリコン層５２の部分においてＮ−Ｈリッチであることによってこの部分からの水素の供給量が少なくても、下側窒化シリコン層５１からの水素の放出によって、窒化シリコン層４６から放出される水素の量の減少は抑制される。すなわち、高い特性のセルトランジスタ１９が実現されることができる。したがって、反りが少ないとともに特性の高いセルトランジスタ１９を有する半導体記憶装置１が提供されることができる。

＜変形例＞
ここまでの記述は、窒化シリコン層４６が特性の異なる下側窒化シリコン層５１および上側窒化シリコン層５２を含む例に関する。第１実施形態は、これに限られず、別の窒化シリコン層が、窒化シリコン層４６のように特性の異なる２つの窒化シリコン層を含んでいてもよい。図３はそのような例を示し、第１実施形態の変形例の半導体記憶装置１の断面構造を示し、図１と同じ位置の構造を示す。例として、窒化シリコン層２９が、積層されるとともに相違する特性を有する２つの窒化シリコン層を含む。窒化シリコン層４６および２９の一方および両方が２層の構造を有していてもよい。図３は、窒化シリコン層４６および２９の両方が２層を有する例を示す。

図３に示されるように、半導体記憶装置１は、図１の構造に加えて、下側窒化シリコン層６１および上側窒化シリコン層６２を含んだ窒化シリコン層２９を有する。上側窒化シリコン層６２は絶縁体１６の上面上に位置し、上側窒化シリコン層６２は下側窒化シリコン層６１の上面上に位置し、絶縁体３１は上側窒化シリコン層６２の上面上に位置する。

下側窒化シリコン層６１の特性と上側窒化シリコン層６２の特性との関係は、下側窒化シリコン層５１の特性と上側窒化シリコン層５２の特性との関係と同じであることができる。すなわち、下側窒化シリコン層６１は、屈折率Ｃ３、内部応力Ｈ３、密度Ｄ３を有し、上側窒化シリコン層６２は、屈折率Ｃ４、内部応力Ｈ４、密度Ｄ４を有し、Ｃ４＜Ｃ３、かつ（または）Ｈ４＞Ｈ３、かつ（または）Ｄ４＞Ｄ３が充足される。屈折率Ｃ１およびＣ２、内部応力Ｈ１およびＨ２、ならびに密度Ｄ１およびＤ２は、それぞれ、屈折率Ｃ３およびＣ４、内部応力Ｈ３およびＨ４、ならびに密度Ｄ３およびＤ４と同じであっても良いし、異なっていてもよい。

変形例によれば、窒化シリコン層４６と同様に、下側窒化シリコン層６１からの水素の放出を確保しつつ、上側窒化シリコン層６２の反りが抑制されることができる。

（第２実施形態）
第２実施形態は、主に下側窒化シリコン層５１の特性の点で、第１実施形態と異なる。第２実施形態では、第１実施形態と異なる点が主に記述される。

第２実施形態の半導体記憶装置１は、以下の一点を除いて、第１実施形態（図１）の半導体記憶装置１と同じ構造を有する。相違する一点は、図４に示されるように、第２実施形態では窒化シリコン層４６が下側窒化シリコン層５１および上側窒化シリコン層５２にそれぞれ代えて、下側窒化シリコン層７１および上側窒化シリコン層７２を有することである。図４は、第２実施形態の窒化シリコン層４６の詳細を示すとともに、下側窒化シリコン層７１および上側窒化シリコン層７２の特性を示す。

下側窒化シリコン層７１は絶縁体４３の上面上に位置し、上側窒化シリコン層７２は下側窒化シリコン層７１の上面上に位置する。

上側窒化シリコン層７２は、第１実施形態の上側窒化シリコン層５２の特徴と同じ特徴を有することができるとともに、下側窒化シリコン層７１は、第１実施形態の下側窒化シリコン層５１の特徴と同じ特徴を有することができる。加えて、下側窒化シリコン層７１は、Ｓｉ−Ｈリッチであることができ、例えば、上側窒化シリコン層７２に含まれるＳｉ−Ｈ結合の量Ｓ２よりも多くのＳｉ−Ｈ結合の量Ｓ１を有することができる。このことに起因して、下側窒化シリコン層７１は、上側窒化シリコン層７２よりも少ないＮ−Ｈ結合を有し得る。下側窒化シリコン層７１が上側窒化シリコン層７２よりも少ないＮ−Ｈ結合を有することに起因して、下側窒化シリコン層７１は、上側窒化シリコン層７２よりも低い密度を有し得る。

上記のように、下側窒化シリコン層７１は、Ｓｉ−Ｈリッチである。このため、下側窒化シリコン層７１の単位体積当たりの部分から放出される水素の量は、Ｓｉ−Ｈリッチでないか少なくとも下側窒化シリコン層７１より少ないＳｉ−Ｈ結合量を有する窒化シリコン層（例えば、下側窒化シリコン層５１）の単位体積当たりの部分から放出される水素の量より多い。よって、例えば、下側窒化シリコン層７１が第１実施形態の下側窒化シリコン層５１と実質的に同じ厚さを有する場合、下側窒化シリコン層７１がＳｉ−Ｈリッチであるため、下側窒化シリコン層７１から放出される水素の量は、下側窒化シリコン層５１から放出される水素の量より多い。

下側窒化シリコン層７１のＳｉ−Ｈ結合量の調整を通じて、下側窒化シリコン層７１から放出される水素の量が調整されることができる。さらに、下側窒化シリコン層７１から放出される水素の量が調整されることが可能であることに起因して、下側窒化シリコン層７１および上側窒化シリコン層７２は、さらに以下の応用例のような特徴を有することができる。

第１の応用例として、図５に示されるように、下側窒化シリコン層７１がより高いＳｉ−Ｈ結合量を有することによって、下側窒化シリコン層７１は、より小さい体積でも、多くの水素を放出することができる。よって、より高いＳｉ−Ｈ結合量を有する下側窒化シリコン層７１は、より薄いことが可能である。例えば、第１実施形態の下側窒化シリコン層５１から放出される水素の量と実質的に同じ量の水素が放出されることを可能にする高さのＳｉ−Ｈ結合量を下側窒化シリコン層７１が有すれば、下側窒化シリコン層７１は下側窒化シリコン層５１よりも薄いことが可能である。

第２の応用例として、図６に示されるように、下側窒化シリコン層７１が薄いことが可能であれば、上側窒化シリコン層７２が厚いことが可能である。例えば、窒化シリコン層４６の厚さが第１実施形態および第２実施形態で同じである場合、下側窒化シリコン層７１が上側窒化シリコン層７２よりも或る厚さＡだけ薄ければ、上側窒化シリコン層７２は下側窒化シリコン層７１よりも厚さＡだけ厚いことが可能である。

第２実施形態によれば、第１実施形態と同じく、下側窒化シリコン層７１および上側窒化シリコン層７２は、Ｃ２＜Ｃ１、かつ（または）Ｈ２＞Ｈ１、かつ（または）Ｄ２＞Ｄ１の関係を満たす。このため、第１実施形態と同じ利点を得られる。

また、第２実施形態によれば、下側窒化シリコン層７１は、Ｓｉ−Ｈリッチであり、例えば、上側窒化シリコン層７２のＳｉ−Ｈ結合量よりも高いＳｉ−Ｈ結合量を有する。このため、下側窒化シリコン層７１からの水素の放出量は下側窒化シリコン層５１よりも多く、よって、第２実施形態では、セルトランジスタ１９の特性は、第１実施形態でのセルトランジスタ１９の特性よりも高い。よって、半導体チップの反りが抑制されつつ、第１実施形態よりも高い性能のセルトランジスタ１９が実現されることができる。

また、第２実施形態によれば、下側窒化シリコン層７１のＳｉ−Ｈ結合量の調整を通じて、さらに以下の利点が得られる。

まず、第１応用例のように、窒化シリコン層４６が第１実施形態での窒化シリコン層４６からの水素放出量と同じ量の水素を放出するのに下側窒化シリコン層７１は下側窒化シリコン層５１より薄くて済む。よって、下側窒化シリコン層７１の製造に要するコストが抑制されることができる。

さらに、第２応用例のように、下側窒化シリコン層７１が薄くて済む分、上側窒化シリコン層７２が厚いことが可能である。上側窒化シリコン層７２がより厚ければ、半導体記憶装置１のチップはより反りにくい。例えば、窒化シリコン層４６の厚さが第１実施形態および第２実施形態で同じである場合、下側窒化シリコン層７１が上側窒化シリコン層７２よりも厚さＡだけ薄ければ、上側窒化シリコン層７２は下側窒化シリコン層７１よりも厚さＡだけ厚いことが可能である。よって、第１実施形態での上側窒化シリコン層７２が、第１実施形態での上側窒化シリコン層５２より厚い分、第２実施形態の半導体記憶装置１のチップは第１実施形態での半導体記憶装置１のチップよりも反りにくい。

第１実施形態の変形例と同じく、窒化シリコン層２９の下側窒化シリコン層６１（図３）が、下側窒化シリコン層７１と同じく、Ｓｉ−Ｈリッチ、例えば上側窒化シリコン層７２よりも高いＳｉ−Ｈ結合量を有していてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、２…基板、１１…積層体、１３、２１、２３、２４、２５…絶縁体、１４…導電体、１８…メモリピラー、１９…セルトランジスタ、２２…半導体、２９、４６…窒化シリコン層、５１、７１…下側窒化シリコン層、５２、７２…上側窒化シリコン層。

Claims

基板と、
前記基板の上方の半導体と、
前記半導体中に形成された部分を含んだセルトランジスタと、
前記セルトランジスタの上方に設けられた第１窒化シリコン層と、
前記第１窒化シリコン層上に設けられ、前記第１窒化シリコン層の特性と異なる特性を有する第２窒化シリコン層と、
を備える半導体記憶装置。
前記第２窒化シリコン層は、前記第１窒化シリコン層の屈折率より低い屈折率を有する、
請求項１の半導体記憶装置。
前記第２窒化シリコン層は、前記第１窒化シリコン層の内部応力より高い内部応力を有する、
請求項１または請求項２の半導体記憶装置。
前記第２窒化シリコン層は、前記第１窒化シリコン層の密度より高い密度を有する、
請求項１乃至請求項３のいずれかの半導体記憶装置。
前記第２窒化シリコン層は、前記第１窒化シリコン層のＮ−Ｈ結合の量よりも多いＮ−Ｈ結合の量を有する、
請求項４の半導体記憶装置。
前記第１窒化シリコン層は、前記第２窒化シリコン層のＳｉ−Ｈ結合の量よりも多いＳｉ−Ｈ結合の量を有する、
請求項１乃至請求項５のいずれかの半導体記憶装置。
前記第２窒化シリコン層は、前記半導体記憶装置の表面に位置する、
請求項１乃至請求項６のいずれかの半導体記憶装置。