CN113410246A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够实现高集成化的半导体存储装置。半导体存储装置具备：多个第1导电层，在第1方向上排列；第1半导体层，与多个第1导电层对置；多个第1存储单元，设置于多个第1导电层与第1半导体层的交叉部；多个第2导电层，在第1方向上排列；第2半导体层，与多个第2导电层对置，在第1方向的一端与第1半导体层连接；多个第2存储单元，设置于多个第2导电层与第2半导体层的交叉部；及多个第1接触件，在第1方向上延伸，与多个第1导电层连接。在将多个第1导电层与多个第1接触件的连接部分设为多个第1连接部时，多个第1连接部在第1方向上的位置设置于第1存储单元在第1方向上的位置与第2存储单元在第1方向上的位置之间。

Description

半导体存储装置
相关申请
本申请享受以日本专利申请2020-47025号(申请日：2020年3月17日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容
技术领域
本实施方式涉及半导体存储装置。
背景技术
已知一种半导体存储装置，具备：半导体基板；在与半导体基板的表面交叉的第1方向上排列的多个第1导电层；在第1方向上延伸并与多个第1导电层对置的第1半导体层；设置于多个第1导电层与第1半导体层的交叉部的多个第1存储单元；在第1方向上排列的多个第2导电层；在第1方向上延伸、与多个第2导电层对置且在第1方向的一端与第1半导体层连接的第2半导体层；以及设置于多个第2导电层与第2半导体层的交叉部的多个第2存储单元。
发明内容
实施方式提供一种能够实现高集成化的半导体存储装置。
一个实施方式的半导体存储装置具备：半导体基板；多个第1导电层，在与半导体基板的表面交叉的第1方向上排列；第1半导体层，在第1方向上延伸并与多个第1导电层对置；以及多个第1存储单元，设置于多个第1导电层与第1半导体层的交叉部。另外，半导体存储装置具备：多个第2导电层，在第1方向上排列；第2半导体层，在第1方向上延伸，与多个第2导电层对置，在第1方向的一端与第1半导体层连接；以及多个第2存储单元，设置于多个第2导电层与第2半导体层的交叉部。另外，半导体存储装置具备多个第1接触件，该多个第1接触件在第1方向上延伸，且在第1方向的一端与多个第1导电层连接。在将多个第1导电层与多个第1接触件的连接部分设为多个第1连接部，将最接近于多个第2存储单元的第1存储单元设为第3存储单元，并将最接近于多个第1存储单元的第2存储单元设为第4存储单元时，多个第1连接部在第1方向上的位置设置于第3存储单元在第1方向上的位置与第4存储单元在第1方向上的位置之间。
附图说明
图1是表示存储器裸片MD的结构例的示意性的分解立体图。
图2是表示芯片CM的结构例的示意性的仰视图。
图3是表示芯片CP的结构例的示意性的俯视图。
图4是与图2的A1-A1′线和图3的B1-B1′线对应的示意性的剖视图。
图5是与图2的A2-A2′线和图3的B2-B2′线相对应的示意性的剖视图。
图6是图2的C所示部分的示意性的放大图。
图7是图6的D所示部分的示意性的放大图。
图8是图7的E所示部分的示意性的放大图。
图9是将图8所示的结构沿着F-F′线切断并沿着箭头的方向观察的示意性的剖视图。
图10是图2和图3所示的结构的示意性的剖视图。
图11是图9的H所示部分的示意性的放大图。
图12是图4所示的结构的示意性的放大图。
图13～图42是用于说明第1实施方式的存储器裸片MD的制造方法的示意性的剖视图。
图43是表示第1变形例的半导体存储装置的结构的示意性的剖视图。
图44～图47是表示第1变形例的半导体存储装置的制造方法的示意性的剖视图。
图48是表示第2变形例的半导体存储装置的结构的示意性的剖视图。
图49是表示第3变形例的半导体存储装置的结构的示意性的剖视图。
图50是表示第4变形例的半导体存储装置的结构的示意性的剖视图。
图51是表示第1实施方式的半导体存储装置的结构的示意性的剖视图。
图52是表示第5变形例的半导体存储装置的结构的示意性的剖视图。
图53是表示第6变形例的半导体存储装置的结构的示意性的剖视图。
图54是表示第7变形例的半导体存储装置的结构的示意性的剖视图。
图55是表示第8变形例的半导体存储装置的结构的示意性的剖视图。
图56是表示第9变形例的半导体存储装置的结构的示意性的剖视图。
具体实施方式
接着，参照附图对实施方式的半导体存储装置进行详细地说明。另外，以下的实施方式只不过是一个例子，并不是以限定本发明的意图表示的。另外，以下的附图是示意性的，为了便于说明，有时省略一部分的结构等。另外，对多个实施方式共通的部分标注相同的附图标记，有时省略说明。
另外，在本说明书中，在称为第1结构与第2结构“电连接”的情况下，既可以是第1结构与第2结构直接连接，也可以是第1结构经由布线、半导体部件或晶体管等与第2结构连接。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为截止(OFF)状态，第1个晶体管也与第3个晶体管“电连接”。
另外，在本说明书中，在称为电路等使2个布线等“导通”的情况下，例如有时意味着：该电路等包含晶体管等，该晶体管等设置于2个布线之间的电流路径上，且该晶体管等成为导通(ON)状态。
另外，在本说明书中，将与基板的上表面平行的规定的方向称为X方向，将与基板的上表面平行且与X方向垂直的方向称为Y方向，将与基板的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着规定的面的方向称为第1方向，将沿着该规定的面与第1方向交叉的方向称为第2方向，将与该规定的面交叉的方向称为第3方向。这些第1方向、第2方向以及第3方向既可以与X方向、Y方向以及Z方向中的任意方向对应，也可以不对应。
另外，在本说明书中，“上”、“下”等的表现以半导体基板为基准。例如，将沿着上述Z方向远离半导体基板的方向称为上，将沿着Z方向接近半导体基板的方向称为下。另外，在关于某个结构称为下表面或下端的情况下，意味着该结构的半导体基板侧的面、端部，在称为上表面、上端的情况下，意味着与该结构的半导体基板相反一侧的面、端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，在关于构成、部件等称为规定方向的“宽度”或“厚度”的情况下，有时意味着利用SEM(Scanning electron microscopy，扫描电子显微镜)或TEM(Transmission electron microscopy，透射电子显微镜)等观察到的截面等中的宽度或厚度。
[第1实施方式]
[存储器裸片MD的结构]
图1是表示本实施方式的半导体存储装置的结构例的示意性的分解立体图。如图1所示，存储器裸片MD具备存储单元阵列侧的芯片CM和周边电路侧的芯片CP。
在芯片CM的上表面设置有多个外部焊盘电极PX。另外，在芯片CM的下表面设置有多个第1贴合电极PI1。另外，在芯片CP的上表面设置有多个第2贴合电极PI2。以下，关于芯片CM，将设置多个第1贴合电极PI1的面称为表面，将设置多个外部焊盘电极PX的面称为背面。另外，关于芯片CP，将设置多个第2贴合电极PI2的面称为表面，将表面的相反侧的面称为背面。在图示的例子中，芯片CP的表面设置于比芯片CP的背面靠上方，芯片CM的背面设置于比芯片CM的表面靠上方。
芯片CM和芯片CP以芯片CM的表面与芯片CP的表面对置的方式配置。多个第1贴合电极PI1，与多个第2贴合电极PI2分别对应地设置，并配置于能够贴合于多个第2贴合电极PI2的位置。第1贴合电极PI1与第2贴合电极PI2作为用于使芯片CM与芯片CP贴合且电导通的贴合电极而发挥功能。
另外，在图1的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图2是表示芯片CM的结构例的示意性的仰视图。图2右下的由虚线包围的部分表示比设置有多个第1贴合电极PI1的芯片CM的表面更靠内部的结构。图3是表示芯片CP的结构例的示意性的俯视图。图3的左下的由虚线包围的部分表示比设置有多个第2贴合电极PI2的芯片CP的表面更靠内部的结构。图4是与图2的A1-A1′线以及图3的B1-B1′线对应的示意性的剖视图。图5是与图2的A2-A2′线以及图3的B2-B2′线对应的示意性的剖视图。图4及图5表示沿着各线将图2、图3所示的结构切断，并沿箭头的方向观察的情况下的截面。图6是图2的C所示的部分的示意性的放大图。图7是图6的D所示的部分的示意性的放大图。图8是图7的E所示的部分的示意性的放大图。图9是沿着F-F′线将图8所示的结构切断，并沿着箭头的方向观察的示意性的剖视图。图10是图2和图3所示的结构的示意性的剖视图。图11是图9的H所示的部分的示意性的放大图。图12是图4所示的结构的示意性的放大图。
另外，图2～图12表示示意性的结构。例如，在图4所示的XZ剖视图中，图示了接触件161、162和支承结构153。然而，如例如图7所示，接触件161、162和支承结构153有时在Y方向上的位置不同。另外，在图2～图12中，省略了一部分的结构。例如，在图8的右部分示出设置于布线层141的位线146，在左部分未图示位线146。然而，如图4所示，位线146遍及存储单元阵列区域RMCA的整个区域而设置。
[芯片CM的结构]
芯片CM如例如图2所示，具备在X以及Y方向上排列的4个存储板10。存储板10具备：存储单元阵列区域RMCA，供存储单元阵列MCA设置；以及第1接合区域RHU1及第2接合区域RHU2，在X方向上与存储单元阵列区域RMCA相邻。在图示的例子中，第1接合区域RHU1位于比存储单元阵列区域RMCA靠外侧的位置。例如，在图2中配置于右侧的存储板10中，第1接合区域RHU1配置于比存储单元阵列区域RMCA靠右侧的位置。第2接合区域RHU2位于比存储单元阵列区域RMCA靠内侧的位置。例如，在图2中配置于右侧的存储板10中，第2接合区域RHU2配置于比存储单元阵列区域RMCA靠左侧的位置。另外，芯片CM具备周边区域RP，该周边区域RP设置于比4个存储板10更靠Y方向的一端侧。
另外，芯片CM如例如图4及图5所示，具备基体层100、设置于基体层100的下方的存储单元阵列层LMCA1、设置于存储单元阵列层LMCA1的下方的存储单元阵列层LMCA2、以及设置于存储单元阵列层LMCA2的下方的多个布线层141、142、143。
[芯片CM的基体层100的结构]
如例如图4所示，基体层100设置于芯片CM的背面。基体层100例如包含参照图9后述的绝缘层101、导电层102。另外，基体层100具备设置于芯片CM的背面侧的未图示的钝化膜和作为外部焊盘电极PX(图1)发挥功能的未图示的背面布线层。
[芯片CM的存储单元阵列层LMCA1、LMCA2的存储单元阵列区域RMCA的结构]
如例如图6所示，在存储单元阵列层LMCA1、LMCA2中设置有在Y方向上排列的多个存储块11。存储块11如例如图7所示，具备在Y方向上排列的多个串单元SU。在Y方向上相邻的2个存储块11之间设置氧化硅(SiO2)等块间绝缘层151。如例如图8所示，在Y方向上相邻的2个串单元SU之间设置氧化硅(SiO2)等串单元间绝缘层152。
另外，在以下的说明中，如例如图6所例示那样，有时将在Y方向上排列的多个存储块11中的8个存储块11分别称为存储块11A、11B、11C、11D、11E、11F、11G、11H。另外，在以下的说明中，如例如图7所例示的那样，有时将存储块11中的多个串单元SU分别称为串单元SUa、SUb、SUc、SUd、SUe。
如例如图9所示，存储块11具备：在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体层120、以及分别设置于多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110在存储单元阵列区域RMCA形成为沿X方向延伸的大致板状。导电层110也可以包含氮化钛(TiN)等阻挡导电膜以及钨(W)等金属膜的层叠膜等。另外，导电层110例如也可以包含含有磷(P)或硼(B)等杂质的多晶硅等。在沿Z方向排列的多个导电层110之间设置有氧化硅(SiO2)等绝缘层101。多个导电层110作为多个存储单元的栅极电极等发挥功能。
在多个导电层110的上方设置有导电层111。导电层111例如可以包含含有磷(P)或硼(B)等杂质的多晶硅等。另外，在导电层111与导电层110之间设置有氧化硅(SiO2)等绝缘层101。
在导电层111的上方设置有上述的导电层102。在图示的例子中，导电层102具备与半导体层120的上端连接的半导体层113和与半导体层113的上表面连接的导电层114。半导体层113例如可以包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层114例如可以包含钨(W)等金属、硅化钨等导电层或其他导电层。另外，在导电层102与导电层111之间设置有氧化硅(SiO2)等绝缘层101。
半导体层120如例如图8所示，在X方向以及Y方向上以规定的图案排列。半导体层120作为多个存储单元的沟道区域等发挥功能。半导体层120例如是多晶硅(Si)等半导体层。半导体层120如例如图9所示，具有大致有底圆筒状的形状，在中心部分设置有氧化硅等绝缘层125。另外，半导体层120的外周面分别被导电层110包围，并与导电层110对置。
在半导体层120的下端部设置有包含磷(P)等N型的杂质的杂质区域121。杂质区域121经由接触件144和接触件145(图4、图5)与位线146连接。
在半导体层120的上端部设置有包含磷(P)等N型的杂质或硼(B)等P型的杂质的杂质区域122。杂质区域122与上述导电层102的半导体层113连接。杂质区域122的外周面被导电层111包围，并与导电层111对置。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致有底圆筒状的形状。如例如图11所示，栅极绝缘膜130具备层叠于半导体层120和导电层110之间的隧道绝缘膜131、电荷蓄积膜132和阻挡绝缘膜133。隧道绝缘膜131以及阻挡绝缘膜133例如是氧化硅(SiO2)等绝缘膜。电荷蓄积膜132例如是氮化硅(Si3N4)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132以及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。
另外，在图11中，示出了栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子。然而，栅极绝缘膜130例如也可以具备包含N型或P型的杂质的多晶硅等浮栅。
[芯片CM的存储单元阵列层LMCA1、LMCA2的第1接合区域RHU1中的结构]
如图4所示，在第1接合区域RHU1设置有绝缘层116、多个导电层110以及导电层111的一部分。
绝缘层116的下表面形成为越远离存储单元阵列区域RMCA则越位于下方那样的在X方向与Z方向之间的方向(图4的左斜下方)上延伸的斜面。在图示的例子中，在绝缘层116的中心部分设置有空隙g。如例如图10所示，绝缘层116的Z方向上的厚度，距存储单元阵列区域RMCA越远的部分则越大。绝缘层116的Z方向上的厚度的最大值与存储单元阵列层LMCA1的Z方向上的厚度为相同程度。
存储单元阵列层LMCA1所包含的多个导电层110及导电层111中的、设置于第1接合区域RHU1的部分沿着设置于绝缘层116的下表面的斜面，在X方向与Z方向之间的方向(图4的左斜下方)上延伸。这多个导电层110及导电层111的X方向的端部的高度位置分别与存储单元阵列层LMCA1的下端的高度位置一致。该高度位置与存储单元阵列层LMCA1所包含的全部导电层110的设置于存储单元阵列区域RMCA的部分的高度位置相比位于下方。
另外，在这多个导电层110以及导电层111的X方向的端部的下表面设置有绝缘层115。绝缘层115例如包含氧化铝(AlO)、氧化铪(HfO)或氧化锆(ZrO)等金属氧化物。此外，在图示的例子中，绝缘层115与多个接触件161对应地设置有多个。然而，也可以代替这多个绝缘层115而在遍及第1接合区域RHU1整体地设置将存储单元阵列层LMCA1的下表面覆盖的一个绝缘层115。另外，绝缘层115也可以遍及第1接合区域RHU1以外的区域而设置。
存储单元阵列层LMCA2所包含的多个导电层110中的、设置于第1接合区域RHU1的部分沿X方向延伸。因此，这多个导电层110的X方向的端部的高度位置分别与对应的导电层110的设置于存储单元阵列区域RMCA的部分的高度位置一致。
另外，在存储单元阵列层LMCA2的第1接合区域RHU1设置有沿Z方向延伸的多个接触件161。这多个接触件161贯通存储单元阵列层LMCA2所包含的多个导电层110，并与存储单元阵列层LMCA1所包含的多个导电层110的X方向的端部连接。如例如图12所示，在接触件161的外周面设置有沿Z方向排列的多个绝缘层110B和设置于这多个绝缘层110B之间的多个绝缘层101。绝缘层110B分别设置于接触件161与导电层110之间，包含氧化硅(SiO2)等。另外，绝缘层110B也可以包含空隙(孔隙、接缝)。接触件161经由绝缘层110B与导电层110绝缘。接触件161的下端与沿Z方向延伸的接触件162的上端连接。如图4所例示的那样，这多个接触件162经由布线层141、142、143中的布线147、148以及第1贴合电极PI1与芯片CP中的结构连接。另外，接触件161、162例如包含氮化钛(TiN)等阻挡导电膜以及钨(W)等金属膜的层叠膜等。
如图4所示，在X方向上排列的多个接触件161中的最靠近存储单元阵列区域RMCA的接触件161，与存储单元阵列层LMCA1所包含的多个导电层110中的从下方数起的第1个导电层110连接。另外，在X方向上排列的多个接触件161中的、第二个靠近存储单元阵列区域RMCA的接触件161，与存储单元阵列层LMCA1所包含的多个导电层110中的从下方数起的第2个导电层110连接。以下同样地，在X方向上排列的多个接触件161中的、第a(a为自然数)个靠近存储单元阵列区域RMCA的接触件161，与存储单元阵列层LMCA1所包含的多个导电层110中的从下方数起的第a个导电层110连接。
另外，在第1接合区域RHU1设置有在接触件161、162的附近设置的支承结构153。如例如图4所示，支承结构153在Z方向上延伸。支承结构153例如包含氧化硅(SiO2)。
[芯片CM的存储单元阵列层LMCA1、LMCA2的第2接合区域RHU2中的结构]
如图4所示，在第2接合区域RHU2设置有多个导电层110以及导电层111的一部分和绝缘层117。
存储单元阵列层LMCA1所包含的多个导电层110及导电层111中的、设置于第2接合区域RHU2的部分沿X方向延伸。因此，这多个导电层110及导电层111的X方向的端部的高度位置，分别与对应的导电层110及导电层111的设置于存储单元阵列区域RMCA的部分的高度位置一致。
在存储单元阵列层LMCA1所包含的多个导电层110及导电层111中的位于最下端的结构的下表面设置有绝缘层117。绝缘层117的下表面形成为越远离存储单元阵列区域RMCA则越位于下方那样的在X方向与Z方向之间的方向(图4的右斜下方向)上延伸的斜面。在图示的例子中，在绝缘层117的中心部分设置有空隙g。如例如图10所示，绝缘层117的Z方向上的厚度，距存储单元阵列区域RMCA越远的部分则越大。绝缘层117的Z方向上的厚度的最大值与存储单元阵列层LMCA2的Z方向上的厚度为相同程度。
存储单元阵列层LMCA2所包含的多个导电层110中的、设置于第2接合区域RHU2的部分，沿着设置于绝缘层117的下表面的斜面而在X方向与Z方向之间的方向(图4的右斜下方向)上延伸。这多个导电层110的X方向的端部的高度位置，分别与存储单元阵列层LMCA2的下端的高度位置一致。该高度位置与存储单元阵列层LMCA2所包含的全部导电层110的设置于存储单元阵列区域RMCA的部分的高度位置相比位于下方。
此外，这多个导电层110的X方向的端部，与沿Z方向延伸的接触件162的上端连接。如图4所例示的那样，这多个接触件162经由布线层141、142、143中的布线147、148以及第1贴合电极PI1与芯片CP中的结构连接。
如图6所示，在第2接合区域RHU2设置有多个导电层110的X方向上的端部。以下，有时将第2接合区域RHU2所包含的一部分区域称为接触件连接小区域rC1。另外，有时将第2接合区域RHU2所包含的一部分区域称为接触件连接小区域rC2。
如图7所示，在接触件连接小区域rC1设置有在X方向以及Y方向上呈矩阵状排列的多个接触件162。在X方向上排列的多个接触件162中最靠近存储单元阵列区域RMCA的接触件162，与存储单元阵列层LMCA2所包含的多个导电层110中的从下方数起的第1个导电层110连接。另外，第2个靠近存储单元阵列区域RMCA的接触件162，与从下方数起的第2个导电层110连接。以下同样地，第b(b为自然数)个靠近存储单元阵列区域RMCA的接触件162，与从下方数第b个导电层110连接。
在接触件连接小区域rC2设置有沿X方向排列的多个接触件162。在X方向上排列的多个接触件162中的最靠近存储单元阵列区域RMCA的接触件162，与存储单元阵列层LMCA2所包含的多个导电层110中的从下方数起的第5个导电层110连接。另外，在X方向上排列的多个接触件162中的、第2个靠近存储单元阵列区域RMCA的接触件162，与存储单元阵列层LMCA2所包含的多个导电层110中的从下方数起的第6个导电层110连接。以下同样地，在X方向上排列的多个接触件162中的、第c(c为自然数)个靠近存储单元阵列区域RMCA的接触件162，与存储单元阵列层LMCA2所包含的多个导电层110中的从下方数起的第c+4个导电层110连接。
另外，如例如图7所示，在第2接合区域RHU2设置有在接触件161、162的附近设置的支承结构153。
[芯片CM的布线层141、142、143的结构]
如例如图4以及图5所示，布线层141、142、143所包含的多个布线例如与存储单元阵列层LMCA1、LMCA2中的结构以及芯片CP中的结构中的至少一方电连接。
布线层141分别包含多个布线147。这多个布线147例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。另外，多个布线147中的一部分作为位线146发挥功能。如例如图8所示，位线146在X方向和Y方向上延伸。另外，这多个位线146分别与各串单元SU所包含的1个半导体层120连接。
布线层142如例如图4及图5所示，分别包含多个布线148。这多个布线148例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。
布线层143分别包含多个第1贴合电极PI1。这多个第1贴合电极PI1例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。
[芯片CP的结构]
芯片CP如例如图3所示，具备与存储板10对应地在X以及Y方向上排列的4个周边电路区域RPC。另外，芯片CP具备设置于与周边区域RP对置的区域的电路区域RC。
另外，芯片CP如例如图4以及图5所示，具备半导体基板200、在半导体基板200的表面设置的多个晶体管Tr、以及在这多个晶体管Tr的上方设置的多个布线层141′、142′、143′、144′、145′。半导体基板200例如是由包含硼(B)等P型的杂质的P型的硅(Si)构成的半导体基板。布线层141′例如是包含钨(W)等导电性材料的布线层。布线层142′例如是包含铜(Cu)等导电性材料的布线层。布线层143′例如是包含铜(Cu)等导电性材料的布线层。布线层144′例如是包含铜(Cu)或铝(Al)等导电性材料的布线层。布线层145′例如是包含铜(Cu)等导电性材料的布线层，具备多个第2贴合电极PI2。
[制造方法]
接着，参照图13～图42，对存储器裸片MD的制造方法进行说明。图13～图16、图18～图26以及图36～图38是用于说明该制造方法的示意性的剖视图，示出与图4对应的截面。图17及图35是用于说明该制造方法的示意性的剖视图，示出与图8对应的底面。图27～图32是用于说明该制造方法的示意性的剖视图，示出与图12对应的截面。图33、图34、图36及图37是用于说明该制造方法的示意性的剖视图，示出与图5对应的截面。图39～图42是用于说明该制造方法的示意性的剖视图，示出与图10对应的截面。
在制造本实施方式的存储器裸片MD时，如例如图13所示，形成半导体晶片100A。另外，在半导体晶片100A的上表面形成绝缘层101。该工序例如通过CVD(Chemical VaporDeposition：化学气相沉积)等方法进行。
接着，如例如图13所示，在绝缘层101的上表面形成氧化硅等绝缘层116A。在该工序中，例如，在绝缘层101的上表面涂布二氧化硅糊剂等。接着，对所涂布的二氧化硅糊剂按压模具。该模具在与绝缘层116(图4)的下表面对应的位置具有斜面。接着，使涂布的二氧化硅糊剂固化。
接着，如例如图14所示，在绝缘层101和绝缘层116A的上表面，形成导电层111和绝缘层101。另外，交替地形成多个牺牲层110A和绝缘层101。牺牲层110A例如包含氮化硅(SiN)等。该工序例如通过CVD等方法进行。
接着，如例如图14所示，在位于最上层的牺牲层110A的上表面，形成硅(Si)等的阻挡层118。阻挡层118覆盖存储单元阵列区域RMCA和第2接合区域RHU2中的结构，使第1接合区域RHU1中的结构露出。在该工序中，例如通过CVD等方法将硅等制膜。另外，通过光刻以及蚀刻等方法，将制膜后的硅中的、设置于第1接合区域RHU1的部分去除。
接着，如例如图15所示，将多个牺牲层110A和绝缘层101中的、设置于第1接合区域RHU1的部分的一部分去除。在该工序中，例如进行以阻挡层118为阻挡件的CMP(ChemicalMechanical Polishing，化学机械研磨)等平坦化处理。通过该工序，导电层111、以及多个牺牲层110A及绝缘层101的X方向的另一端(图15的右端)露出。另外，在执行该工序后，阻挡层118被去除。
接着，如例如图16所示，形成多个通孔VH。通孔VH在Z方向上延伸，并贯穿绝缘层101、牺牲层110A、导电层111、绝缘层116A等。该工序例如通过RIE等方法进行。如例如图16所示，通孔VH设置于与半导体层120相对应的位置和与支承结构153相对应的位置。另外，如例如图17所示，设置于与块间绝缘层151对应的位置。
接着，如例如图18所示，在通孔VH的内周面形成牺牲膜120A。牺牲膜120A包含与牺牲层110A所包含的材料以及绝缘层101所包含的材料不同的材料。牺牲膜120A例如包含硅(Si)或金属等。该工序例如通过CVD等方法进行。另外，在该工序中，在形成牺牲膜120A之前，可以形成氧化硅(SiO2)、氮化硅(SiN)等绝缘膜，也可以进行氧化处理、氮化处理等。
接着，如例如图19所示，在参照图18说明的结构的上表面中的、与接触件161的上端对应的位置形成绝缘层115。
接着，如例如图19所示，在参照图18说明的结构的上表面中的、位于第2接合区域RHU2的部分形成绝缘层117A。在该工序中，例如，在参照图18说明的结构的上表面涂布二氧化硅糊剂等。接着，对所涂布的二氧化硅糊剂按压模具。该模具在与绝缘层117(图4)的下表面对应的位置具有斜面。接着，使涂布的二氧化硅糊剂固化。
接着，如例如图20所示，在绝缘层101和绝缘层117A的上表面上交替地形成多个牺牲层110A和绝缘层101。该工序例如通过CVD等方法进行。
接着，如例如图20所示，在位于最上层的牺牲层110A的上表面形成硅(Si)等的阻挡层119。阻挡层119覆盖存储单元阵列区域RMCA和第1接合区域RHU1中的结构，使第2接合区域RHU2中的结构露出。在该工序中，例如通过CVD等方法将硅等制膜。另外，通过光刻以及蚀刻等方法，将制膜后的硅中的、设置于第2接合区域RHU2的部分去除。
接着，如例如图21所示，将多个牺牲层110A及绝缘层101中的、设置于第2接合区域RHU2的部分的一部分去除。在该工序中，例如进行将阻挡层119设为阻挡件的CMP等平坦化处理。通过该工序，多个牺牲层110A及绝缘层101的X方向的一端(图21的左端)露出。另外，在执行该工序后，阻挡层119被去除。
接着，如例如图22所示，形成多个通孔VH。通孔VH在Z方向上延伸，贯通绝缘层101及牺牲层110A，使牺牲膜120A的上端或绝缘层115的上表面露出。该工序例如通过RIE等方法进行。通孔VH如例如图22所示，设置于与半导体层120对应的位置、与支承结构153对应的位置、以及与接触件161对应的位置。另外，通孔VH设置于与块间绝缘层151对应的位置。
接着，如例如图23所示，在通孔VH的内周面形成牺牲膜120A。该工序例如通过CVD等方法进行。
接着，如例如图24所示，将在多个通孔VH中的位于存储单元阵列区域RMCA的通孔的内部设置的牺牲膜120A去除。该工序例如通过湿式蚀刻等进行。
接着，如例如图25所示，在通孔VH的内部形成半导体层120等。在该工序中，在通孔VH的内部形成参照图9说明的半导体层120、栅极绝缘膜130、绝缘层125等。在形成半导体层120时，例如通过CVD等进行成膜，在通孔VH的内部形成非晶硅膜。另外，例如，通过退火处理等对该非晶硅膜的晶体结构进行改性。
接着，如例如图25所示，将在多个通孔VH中的、与支承结构153对应的通孔的内部设置的牺牲膜120A去除。该工序例如通过湿式蚀刻等进行。
接着，如例如图26所示，在通孔VH的内部形成支承结构153。该工序例如通过CVD等方法进行。
接着，如例如图27所示，将在多个通孔VH中的、与接触件161对应的通孔的内部设置的牺牲膜120A去除。该工序例如通过湿式蚀刻等进行。
接着，如例如图28所示，将牺牲层110A的一部分去除。该工序例如通过湿式蚀刻等进行。另外，在该工序中，也可以不仅仅是牺牲层110A，还将绝缘层101的一部分去除。由此，也可以扩大通孔VH的直径。
接着，如例如图29所示，在最上层的绝缘层101的上表面以及通孔VH的内周面形成绝缘层110B。绝缘层110B薄薄地形成为不将通孔VH填埋的程度。该工序例如通过CVD等方法进行。
接着，如例如图30所示，将绝缘层110B中的在最上层的绝缘层101的上表面设置的部分以及在绝缘层101的侧面设置的部分去除。该工序例如通过湿式蚀刻等进行。
接着，如例如图31所示，将绝缘层115的一部分去除，使牺牲层110A的X方向的端部露出。该工序例如通过湿式蚀刻等进行。
接着，如例如图32所示，在通孔VH的内部形成接触件161。该工序例如通过CVD等方法进行。
接着，如例如图33所示，将在多个通孔VH中的、与块间绝缘层151对应的通孔的内部设置的牺牲膜120A去除。该工序例如通过湿式蚀刻等进行。
接着，如例如图34所示，将牺牲层110A和绝缘层101的一部分去除。该工序例如通过湿式蚀刻等进行。由此，通孔VH的直径扩大。另外，如例如图35所示，在X方向上排列的多个通孔VH连通，形成沿X方向延伸的槽151A。
接着，经由该槽151A，形成参照图9说明的半导体层113。该工序例如通过湿式蚀刻以及选择CVD法等进行。接着，经由该槽151A将牺牲层110A去除。该工序例如通过湿式蚀刻等方法进行。另外，如例如图36所示，形成导电层110。该工序例如通过CVD等方法进行。另外，如例如图37所示，在该槽151A内形成块间绝缘层151。该工序例如通过CVD及RIE等方法进行。
接着，如例如图38所示，形成布线层141、142、143以及与这些布线层连接的接触件等的结构，形成与芯片CM对应的结构。
接着，如例如图39及图40所示，将形成有与芯片CM对应的结构的半导体晶片100A和形成有与芯片CP对应的结构的半导体晶片CP′贴合。
接着，如例如图41所示，对半导体晶片100A的一部分进行研磨，削掉半导体晶片100A的一部分。接着，在半导体晶片100A的背面形成外部焊盘电极PX(图1)等。
接着，如例如图42所示，通过切割将半导体晶片单片化。由此，形成参照图1至图12所说明的结构。
[第1变形例]
图43是表示第1变形例的半导体存储装置的结构的示意性的剖视图。
第1变形例的半导体存储装置不具备导电层110，取而代之，具备导电层110′。导电层110′基本上与第1实施方式的导电层110同样地构成。但是，导电层110′的设置于第1接合区域RHU1以及第2接合区域RHU2的部分沿X方向延伸。因此，这多个导电层110′的X方向的一端及另一端的高度位置分别与对应的导电层110′的设置于存储单元阵列区域RMCA的部分的高度位置一致。另外，这多个导电层110′的X方向上的端部的位置相互不同。由此，在第1接合区域RHU1以及第2接合区域RHU2形成有大致阶梯状的结构。
另外，第1变形例的半导体存储装置不具备接触件161，取而代之，具备接触件161′。接触件161′基本上与第1实施方式的接触件161同样地构成。但是，接触件161′的上端的位置分别与对应的导电层110′的下表面的高度位置一致。
图44～图47是表示第1变形例的半导体存储装置的制造方法的示意性的剖视图。
在第1变形例的制造方法中，不进行参照图13、图15、图19、图21以及图27～图32说明的工序。另外，在第1变形例的制造方法中，在参照图22说明的工序中，在与接触件161′对应的位置不形成通孔VH。
另外，在第1变形例的制造方法中，在参照图20说明的工序之后，如例如图44所示，在第1接合区域RHU1以及第2接合区域RHU2中将多个牺牲层110A以及绝缘层101的一部分选择性地去除，形成大致阶梯状的结构。
另外，在第1变形例的制造方法中，在参照图37说明的工序之后，如例如图45以及图46所示，形成使多个牺牲层110A的上表面露出的多个通孔VH。该工序例如通过RIE等方法进行。通孔VH的深度根据对应的牺牲层110A的高度位置而不同。
另外，在第1变形例的制造方法中，在参照图46说明的工序之后，如例如图47所示，在通孔VH的内部形成接触件161′。该工序例如通过CVD等方法进行。
[效果]
在第1变形例的制造方法中，在参照图46说明的工序中，需要形成深度不同的多个通孔VH。在想要一并形成这样的多个通孔VH的情况下，与设置于比较靠上方的导电层110′对应的通孔贯通导电层110′，这样的导电层110′有时会与下层的导电层110′短路。另一方面，在想要分多次形成这样的多个导通孔VH的情况下，有时会导致制造工序数的增大。
因此，在第1实施方式的制造方法中，在参照图13说明的工序中，在第1接合区域RHU1以及第2接合区域RHU2形成具有斜面的绝缘层116。另外，在参照图14说明的工序中，在该斜面上形成多个牺牲层110A。另外，在参照图15说明的工序中，对这样的结构进行平坦化处理，使多个牺牲层110A的端部露出。
根据这样的方法，能够使多个牺牲层110A的端部的高度位置一致。因此，不需要形成深度不同的多个通孔VH。因此，能够抑制上述那样的导电层110′的短路以及制造工序数的增大。
另外，在本实施方式中，在参照图14说明的工序中，形成与存储单元阵列层LMCA1对应的多个牺牲层110A，在参照图16说明的工序中，在这多个牺牲层110A形成通孔VH。另外，如参照图20所说明的那样，形成与存储单元阵列层LMCA2对应的多个牺牲层110A，在参照图22说明的工序中，在这多个牺牲层110A形成通孔VH。
根据这样的方法，不需要在全部的牺牲层110A一并形成通孔VH。因此，能够比较容易地增大牺牲层110A的层叠数。由此，能够实现半导体存储装置的高集成化。
然而，在将这样的方法与上述那样的利用斜面来调整牺牲层110A的端部的Z方向的位置的方法组合的情况下，在参照图20说明的工序中，与存储单元阵列层LMCA1对应的多个牺牲层110A的X方向的端部被覆盖。
因此，在本实施方式中，在参照图22说明的工序中，在与接触件161对应的位置设置通孔VH，利用该通孔VH形成接触件161。根据这样的方法，能够抑制如上述那样的导电层110′的短路以及制造工序数的增大，并且实现半导体存储装置的高集成化。
另外，在本实施方式中，在参照图22说明的工序中，将通孔VH形成于与半导体层120对应的位置、与支承结构153对应的位置、与接触件161对应的位置、以及与块间绝缘层151对应的位置。由此，能够大幅削减形成通孔VH的工序的数量。
另外，在采用上述那样的利用斜面来调整牺牲层110A的端部的Z方向的位置的方法的情况下，与具有这样的斜面的绝缘层116A、117A对应地形成在X方向上排列的2个斜面。在这样的斜面被包含于一个存储器裸片MD中的情况下，在将导电层110与接触件161、162连接的区域以外也形成斜面，有时产生死区。
因此，在本实施方式中，在参照图13说明的工序以及参照图19说明的工序中，跨越与2个存储板10对应的区域而形成绝缘层116A、117A，使一个斜面与一个存储板10对应，使另一个斜面与另一个存储板10对应。另外，在这样的绝缘层跨越2个芯片CM而形成的情况下，在参照图42说明的工序中，通过切割将绝缘层116切断。由此，能够实现半导体存储装置的高集成化。
[其他实施方式]
以上，对第1实施方式的半导体存储装置进行了说明。但是，这些实施方式的半导体存储装置只不过是例示，具体的结构等能够适当调整。
例如，如参照图2及图10等所说明的那样，在第1实施方式中，第1接合区域RHU1设置于比存储单元阵列区域RMCA靠外侧的位置，第2接合区域RHU2设置于比存储单元阵列区域RMCA靠内侧的位置。但是，这样的结构是例示，具体的结构等能够适当调整。也可以如例如图48所例示的那样，将第1接合区域RHU1设置于比存储单元阵列区域RMCA靠内侧的位置，将第2接合区域RHU2设置于比存储单元阵列区域RMCA靠外侧的位置。另外，也可以如例如图49所例示的那样，将第1接合区域RHU1以及第2接合区域RHU2双方设置于比存储单元阵列区域RMCA靠外侧的位置。另外，也可以如例如图50所例示的那样，将第1接合区域RHU1以及第2接合区域RHU2双方设置于比存储单元阵列区域RMCA靠内侧的位置。
另外，如例如图51所例示的那样，在第1实施方式中，多个导电层110中的设置于第1接合区域RHU1以及第2接合区域RHU2的部分，越是远离存储单元阵列区域RMCA则越位于下方那样的、在X方向与Z方向之间的方向(图51的左斜下方)上呈一条直线地延伸。另外，这多个导电层110中的、设置于第1接合区域RHU1以及第2接合区域RHU2的部分的X方向的端部的下表面沿着XY平面形成为平坦。但是，这样的结构是例示，具体的结构等能够适当调整。
也可以如例如图52所例示的那样，将多个导电层110中的、设置于第1接合区域RHU1以及第2接合区域RHU2的部分的X方向的端部形成为台阶状。在图52的例子中，绝缘层101的X方向的端部的下端分别设置于比导电层110的X方向的端部的下端靠上方的位置。这样的结构例如能够通过在参照图15说明的工序以及参照图21说明的工序中、代替平坦化处理而进行蚀刻等处理而形成。
另外，也可以如例如图53以及图54所例示的那样，将多个导电层110中的、设置于第1接合区域RHU1以及第2接合区域RHU2的部分分别形成为大致阶梯状。也可以采用如例如图53所例示的那样，多个导电层110具备沿Z方向延伸的多个部分和沿X方向延伸的多个部分的结构。另外，也可以采用如例如图54所例示的那样，多个导电层110越远离存储单元阵列区域RMCA则越位于下方那样、具有在X方向与Z方向之间的方向(图51的左斜下方)上延伸的多个部分、以及在X方向上延伸的多个部分这样的结构。这样的结构例如能够通过如下方式形成：在参照图13说明的工序以及参照图19说明的工序中，代替在绝缘层116、117形成一个斜面，而将绝缘层116、117形成为大致阶梯状。
另外，也可以如例如图55所例示的那样，与第1变形例同样地形成多个导电层110中的、设置于第1接合区域RHU1以及第2接合区域RHU2的部分的一部分，并与图52所例示的结构同样地形成其他的一部分。这样的结构例如能够通过如下方式形成：在参照图13说明的工序以及参照图19说明的工序中，不将绝缘层116、117形成于第1接合区域RHU1以及第2接合区域RHU2整体，而是形成于这些区域的一部分，在参照图15说明的工序以及参照图21说明的工序中，代替平坦化处理而进行蚀刻等处理。
另外，如参照例如图4等所说明的那样，在第1实施方式中，在绝缘层116、117的内部设置有空隙g。但是，这样的结构是例示，具体的结构等能够适当调整。如例如图56所例示的那样，也可以不在绝缘层116、117的内部设置空隙g。
另外，如参照例如图9等所说明的那样，第1实施方式的导电层110也可以包含含有磷或者硼等杂质的多晶硅等。在这样的情况下，也可以在参照例如图14说明的工序以及参照图20说明的工序中，代替牺牲层110A而形成包含磷或者硼等杂质的硅等，并代替绝缘层101而形成硅锗(SiGe)等的牺牲层。另外，在参照例如图36说明的工序中，也可以代替牺牲层110A而去除硅锗等牺牲层。另外，在参照图36说明的工序中，也可以代替钨等导电层110而形成氧化硅等绝缘层101。在这样的情况下，如上所述，也可以采用如图56所例示那样的在绝缘层116、117的内部不设置空隙g的结构。此外，在这样的情况下，例如在参照图2等说明的周边区域RP等中，也可以在存储单元阵列层LMCA1、LMCA2设置由包含多个硅的层以及包含多个硅锗的层构成的层叠结构。
另外，例如，在第1实施方式中，作为存储单元，例示了在栅极绝缘膜中包含含有电荷蓄积膜的存储晶体管的存储单元。另外，例示了与栅电极对应的多个导电层110在Z方向上排列的结构。但是，这样的结构是例示，具体的结构等能够适当调整。例如，上述那样的结构也能够应用于与沟道区域对应的多个半导体层在Z方向上排列的结构。另外，也可以应用于包括一对电极以及设置于这些电极之间的存储器膜而非不存储晶体管的结构。
另外，例如，在第1实施方式中，在芯片CM的背面侧不设置半导体基板，在芯片CP的背面侧设置有半导体基板200。但是，这样的结构是例示，具体的结构等能够适当调整。例如，也可以在芯片CM的背面侧设置半导体基板。在这样的情况下，也可以将上述的芯片CM中的结构以及芯片CP中的结构的上下关系规定为与第1实施方式相反。
另外，例如，在第1实施方式中，将存储单元阵列MCA中的结构和周边电路PC中的结构形成为不同的芯片。但是，这样的结构是例示，具体的结构等能够适当调整。例如，这多个结构也可以在同一晶片上形成为同一芯片。另外，在这样的情况下，也可以在半导体基板上的规定的区域形成存储单元阵列MCA，在除此以外的区域形成周边电路。另外，在这样的情况下，也可以在半导体基板上形成周边电路，在其上方形成存储单元阵列MCA。
[其他]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (10)

1.一种半导体存储装置，具备：
半导体基板；
多个第1导电层，在与所述半导体基板的表面交叉的第1方向上排列；
第1半导体层，沿所述第1方向延伸，与所述多个第1导电层对置；
多个第1存储单元，设置于所述多个第1导电层与所述第1半导体层的交叉部；
多个第2导电层，沿所述第1方向排列；
第2半导体层，沿所述第1方向延伸，与所述多个第2导电层对置，在所述第1方向的一端与所述第1半导体层连接；
多个第2存储单元，设置于所述多个第2导电层与所述第2半导体层的交叉部；以及
多个第1接触件，沿所述第1方向延伸，在所述第1方向的一端与所述多个第1导电层连接，
在将所述多个第1导电层与所述多个第1接触件的连接部分设为多个第1连接部、将最接近所述多个第2存储单元的所述第1存储单元设为第3存储单元、并将最接近所述多个第1存储单元的所述第2存储单元设为第4存储单元时，
所述多个第1连接部在所述第1方向上的位置，设置于所述第3存储单元在所述第1方向上的位置与所述第4存储单元在所述第1方向上的位置之间。
2.根据权利要求1所述的半导体存储装置，其中，
具备多个第2接触件，所述多个第2接触件沿所述第1方向延伸，在所述第1方向的一端与所述多个第2导电层连接，
在将所述多个第2导电层与所述多个第2接触件的连接部分设为多个第2连接部时，
所述多个第2存储单元在所述第1方向上的位置，分别设置于所述多个第1连接部在所述第1方向上的位置与所述多个第2连接部在所述第1方向上的位置之间。
3.根据权利要求2所述的半导体存储装置，其中，具备：
第1区域，供所述第1半导体层和所述第2半导体层设置；
第2区域，供所述多个第1接触件设置；以及
第3区域，供所述多个第2接触件设置，
在将沿所述第1方向及与所述第1方向交叉的第2方向延伸的截面设为第1截面时，
所述多个第1导电层和所述多个第2导电层的、设置于所述第1区域中的部分，在所述第1截面中沿所述第2方向延伸，
所述多个第1导电层包含第1部分，该第1部分设置于所述第2区域，且在所述第1截面中沿与所述第2方向交叉的第3方向延伸，
所述多个第2导电层包含第2部分，该第2部分设置于所述第3区域，且在所述第1截面中沿与所述第2方向及所述第3方向交叉的第4方向延伸。
4.根据权利要求3所述的半导体存储装置，其中，具备：
设置于所述第2区域的第1绝缘层；以及
设置于所述第3区域的第2绝缘层，
所述第1绝缘层的所述第1方向上的厚度，越接近所述第1区域则越小，
所述第2绝缘层的所述第1方向上的厚度，越接近所述第1区域则越小。
5.根据权利要求3所述的半导体存储装置，其中，
所述多个第1导电层的设置于所述第3区域的部分，在所述第1截面中沿所述第2方向延伸，
所述多个第2导电层的设置于所述第2区域的部分，在所述第1截面中沿所述第2方向延伸。
6.根据权利要求3所述的半导体存储装置，其中，
所述第1区域设置于所述第2区域与所述第3区域之间。
7.根据权利要求1至6中任一项所述的半导体存储装置，其中，
具备第1层，所述第1层设置于所述多个第1导电层的与所述多个第1接触件的连接部分，
所述第1层包含与所述多个第1导电层所包含的材料及在所述多个第1导电层之间设置的第1层间绝缘层所包含的材料、以及所述多个第2导电层所包含的材料及在所述多个第2导电层之间设置的第2层间绝缘层所包含的材料中的任一者都不同的材料。
8.根据权利要求1至6中任一项所述的半导体存储装置，其中，
具备设置于所述多个第1导电层之间的多个第1层间绝缘层，
所述多个第1层间绝缘层的、与所述第1方向交叉的第2方向上的端部在所述第1方向上的位置，与所述多个第1连接部在所述第1方向上的位置相比，更远离所述多个第2存储单元在所述第1方向上的位置。
9.根据权利要求1至6中任一项所述的半导体存储装置，其中，
在将所述多个第1连接部中的一部分作为第3连接部、并将所述多个第1连接部中的另一部分作为第4连接部时，
所述多个第3连接部在所述第1方向上的位置，与所述多个第4连接部在所述第1方向上的位置相比，更远离所述多个第2存储单元在所述第1方向上的位置。
10.根据权利要求1至6中任一项所述的半导体存储装置，其中，具备：
在第1方向上排列的多个第3半导体层；以及
设置于所述多个第3半导体层之间的多个第4半导体层，
所述多个第3半导体层包含硅(Si)，
所述多个第4半导体层包含硅(Si)及锗(Ge)。
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