TW202139191A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，係提供一種能夠謀求高積體化的半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：複數之第1導電層，係於第1方向上而並排；和第1半導體層，係與複數之第1導電層相對向；和複數之第1記憶體胞，係被設置在複數之第1導電層以及第1半導體層之交叉部處；和複數之第2導電層，係於第1方向上而並排；和第2半導體層，係與複數之第2導電層相對向，並且在第1方向之其中一端處，被與第1半導體層作連接；和複數之第2記憶體胞，係被設置在複數之第2導電層以及第2半導體層之交叉部處；和複數之第1接點，係在第1方向上延伸，並且被與複數之第1導電層作連接。若是將複數之第1導電層與複數之第1接點之間之連接部分設為複數之第1連接部，則複數之第1連接部之在第1方向上之位置，係被設置於複數之第1記憶體胞之在第1方向上之位置與複數之第2記憶體胞之在第1方向上之位置之間。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。 [關連申請案] 本申請案，係享受以日本專利申請2020-47025號(申請日：2020年3月17日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
係周知有下述一般之半導體記憶裝置，其係具備有：半導體基板；和複數之第1導電層，係在與半導體基板之表面相交叉之第1方向上而並排；和第1半導體層，係在第1方向上延伸並與複數之第1導電層相對向；和複數之第1記憶體胞，係被設置在複數之第1導電層以及第1半導體層之交叉部處；和第2導電層，係於第1方向上而並排；和第2半導體層，係在第1方向上延伸，並與複數之第2導電層相對向，並且在第1方向之其中一端處被與第1半導體層作連接；以及複數之第2記憶體胞，係被設置在複數之第2導電層以及第2半導體層之交叉部處。
實施形態，係提供一種能夠謀求高積體化的半導體記憶裝置。 其中一個實施形態之半導體記憶裝置，係具備有：半導體基板；和複數之第1導電層，係於與半導體基板之表面相交叉之第1方向上而並排；和第1半導體層，係於第1方向上延伸，並與複數之第1導電層相對向；和複數之第1記憶體胞，係被設置在複數之第1導電層以及第1半導體層之交叉部處。又，半導體記憶裝置，係具備有：複數之第2導電層，係於第1方向上而並排；和第2半導體層，係於第1方向上延伸，並與複數之第2導電層相對向，並且在第1方向之其中一端處，被與第1半導體層作連接；和複數之第2記憶體胞，係被設置在複數之第2導電層以及第2半導體層之交叉部處。又，半導體記憶裝置，係具備有：複數之第1接點，係在第1方向上延伸，並在第1方向之其中一端處，被與複數之第1導電層作連接。若是將複數之第1導電層與複數之第1接點之間之連接部分設為複數之第1連接部，並將最為接近複數之第2記憶體胞之第1記憶體胞，設為第3記憶體胞，並且將最為接近複數之第1記憶體胞之第2記憶體胞，設為第4記憶體胞，則複數之第1連接部之在第1方向上之位置，係被設置於第3記憶體胞之在第1方向上之位置與第4記憶體胞之在第1方向上之位置之間。
以下，參考圖面，對實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。又，以下之圖面，係為示意性者，為了便於說明，係會有將一部分之構成等作省略的情況。又，針對複數之實施形態，對於共通的部分，係會有附加相同之元件符號並省略其說明的情形。 又，在本說明書中，當提到第1構成為與第2構成「電性連接」的情況時，係可指第1構成為與第2構成直接作連接，亦可指第1構成為經由配線、半導體構件或電晶體等而與第2構成作連接。例如，在將3個的電晶體串聯地作了連接的情況時，就算是第2個的電晶體乃身為OFF狀態，第1個的電晶體和第3個的電晶體亦係被「電性連接」。 又，在本說明書中，當提到電路等將2個的配線等「導通」的情況時，例如，係會有代表「此電路等係包含電晶體等，此電晶體等係被設置於2個的配線之間之電流路徑處，此電晶體等係成為ON狀態」的情形。 又，在本說明書中，係將相對於基板之上面而為平行的特定之方向稱作X方向，並將相對於基板之上面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之上面而為垂直之方向稱作Z方向。 又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將與此沿著特定之面之第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相對應，亦可並未相互對應。 又，在本說明書中，「上」或「下」等之表現，係設為以半導體基板作為基準。例如，若是將沿著上述Z方向而從半導體基板遠離之方向稱作上，則係將沿著Z方向而接近半導體基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之半導體基板側之面或端部，當提到上面或上端的情況時，係指此構成之與半導體基板相反側之面或端部。又，係將與X方向或Y方向相交叉之面稱作側面等。 又，在本說明書中，當針對構成、構件等，而提到特定方向之「寬幅」或「厚度」的情況時，係會有代表在藉由SEM(Scanning electron microscopy)或TEM(Transmission electron microscopy)等所觀察到的剖面等處之寬幅或厚度的情形。 [第1實施形態] [記憶體晶粒MD之構造] 圖1，係為對於本實施形態之半導體記憶裝置的構成例作展示之示意性的分解立體圖。如同圖1中所示一般，記憶體晶粒MD，係具備有記憶體胞陣列側之晶片CM 、和周邊電路側之晶片CP 。 在晶片CM 之上面，係被設置有複數之外部墊片電極PX 。又，在晶片CM 之下面，係被設置有複數之第1貼合電極PI1 。又，在晶片CP 之上面，係被設置有複數之第2貼合電極PI2 。以下，針對晶片CM ，係將被設置有複數之第1貼合電極PI1 之面稱作表面，並將被設置有複數之外部墊片電極PX 之面稱作背面。又，針對晶片CP ，係將被設置有複數之第2貼合電極PI2 之面稱作表面，並將與表面相反側之面稱作背面。在圖示之例中，晶片CP 之表面係被設置在較晶片CP 之背面而更上方處，晶片CM 之背面係被設置在較晶片CM 之表面而更上方處。 晶片CM 以及晶片CP ，係以使晶片CM 之表面與晶片CP 之表面相對向的方式而被作配置。複數之第1貼合電極PI1 ，係分別與複數之第2貼合電極PI2 相互對應地而被作設置，並被配置在可貼合於複數之第2貼合電極PI2 處之位置處。第1貼合電極PI1 和第2貼合電極PI2 ，係作為用以將晶片CM 和晶片CP 相貼合並且作電性導通的貼合電極而起作用。 另外，在圖1之例中，晶片CM 之角部a1、a2、a3、a4，係分別與晶片CP 之角部b1、b2、b3、b4相對應。 圖2，係為對於晶片CM 之構成例作展示的示意性之底面圖。圖2右下之以點線所包圍之部分，係對於較被設置有複數之第1貼合電極PI1 的晶片CM 之表面而更內部的構造作展示。圖3，係為對於晶片CP 之構成例作展示的示意性之平面圖。圖3左下之以點線所包圍之部分，係對於較被設置有複數之第2貼合電極PI2 的晶片CP 之表面而更內部的構造作展示。圖4，係為對應於圖2之A1-A1'線以及圖3之B1-B1'線的示意性之剖面圖。圖5，係為對應於圖2之A2-A2'線以及圖3之B2-B2'線的示意性之剖面圖。圖4以及圖5，係對於在將圖2、圖3中所示之構造沿著各線來作切斷並朝向箭頭之方向來作了觀察的情況時之剖面作展示。圖6，係為圖2之以C所展示的部分之示意性的擴大圖。圖7，係為圖6之以D所展示的部分之示意性的擴大圖。圖8，係為圖7之以E所展示的部分之示意性的擴大圖。圖9，係為將圖8中所示之構造沿著F-F'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。圖10，係為圖2以及圖3中所示之構造的示意性之剖面圖。圖11，係為圖9之以H所展示的部分之示意性的擴大圖。圖12，係為圖4中所示之構造之示意性的擴大圖。 另外，圖2～圖12，係為對於示意性之構成作展示者。例如，在圖4所示之XZ剖面圖中，係圖示有接點161、162和支持構造153。然而，例如如同圖7中所示之一般，接點161、162和支持構造153，係會有在Y方向上之位置為有所相異的情況。又，在圖2～圖12中，係將一部分的構成省略。例如，在圖8之右部分處，係標示有被設置在配線層141處之位元線146，在左部分處，係並未標示有位元線146。然而，如同圖4中所示一般，位元線146，係涵蓋記憶體胞陣列區域RMCA 之全部區域地而被作設置。 [晶片CM 之構造] 晶片CM ，例如係如同圖2中所示一般，具備有在X方向以及Y方向上而並排之4個的記憶體平面10。記憶體平面10，係具備有：被設置有記憶體胞陣列MCA之記憶體胞陣列區域RMCA 、和在X方向上而與記憶體胞陣列區域RMCA 相鄰之第1佈線區域RHU1 以及第2佈線區域RHU2 。在圖示之例中，第1佈線區域RHU1 ，係位置在較記憶體胞陣列區域RMCA 而更外側處。例如，在圖2中，於被配置在右側處之記憶體平面10處，第1佈線區域RHU1 ，係被配置在較記憶體胞陣列區域RMCA 而更右側處。第2佈線區域RHU2 ，係位置在較記憶體胞陣列區域RMCA 而更內側處。例如，在圖2中，於被配置在右側處之記憶體平面10處，第2佈線區域RHU2 ，係被配置在較記憶體胞陣列區域RMCA 而更左側處。又，晶片CM ，係具備有被設置在較4個的記憶體平面10而更靠Y方向之其中一端側處的周邊區域RP 。 又，晶片CM ，例如係如同圖4以及圖5中所示一般，具備有基體層100、和被設置在基體層100之下方處之記憶體胞陣列層LMCA1 、和被設置在記憶體胞陣列層LMCA1 之下方處之記憶體胞陣列層LMCA2 、和被設置在記憶體胞陣列層LMCA2 之下方處之複數之配線層141、142、143。 [晶片CM 之基體層100之構造] 例如如同圖4中所示一般，基體層100，係被設置在晶片CM 之背面處。基體層100，例如係參照圖9而具備有後述之絕緣層101、導電層102。又，基體層100，係具備有被設置在晶片CM 之背面側處之未圖示之鈍化膜、和作為外部墊片電極PX (圖1)而起作用的未圖示之背面配線層。 [晶片CM 之在記憶體胞陣列層LMCA1 、LMCA2 的記憶體胞陣列區域RMCA 處之構造] 例如，如同圖6中所示一般，在記憶體胞陣列層LMCA1 、LMCA2 處，係被設置有在Y方向上而並排的複數之記憶體塊11。記憶體塊11，例如如同圖7中所示一般，係具備有在Y方向上而並排之複數之字串單元SU。於在Y方向上而相鄰之2個的記憶體塊11之間，係被設置有氧化矽(SiO2 )等之塊間絕緣層151。例如，如同圖8中所示一般，於在Y方向上而相鄰之2個的字串單元SU之間，係被設置有氧化矽(SiO2 )等之字串單元間絕緣層152。 另外，於以下之說明中，例如如同在圖6中所作了例示一般，係會有將於Y方向上而並排的複數之記憶體塊11中之8個的記憶體塊11，分別稱作記憶體塊11A 、11B 、11C 、11D 、11E 、11F 、11G 、11H 的情況。又，於以下之說明中，例如如同在圖7中所作了例示一般，係會有將記憶體塊11中之複數之字串單元SU分別稱作字串單元SUa、SUb、SUc、SUd、SUe的情況。 記憶體塊11，例如係如同圖9中所示一般，具備有在Z方向上而並排的複數之導電層110、和在Z方向上而延伸之複數之半導體層120、和分別被設置在複數之導電層110以及複數之半導體層120之間的複數之閘極絕緣膜130。 導電層110，係在記憶體胞陣列區域RMCA 處，被形成為於X方向上而延伸之略板狀。導電層110，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。又，導電層110，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。於在Z方向上而並排的複數之導電層110之間，係被設置有氧化矽(SiO2 )等之絕緣層101。複數之導電層110，係作為複數之記憶體胞之閘極電極等而起作用。 在複數之導電層110之上方，係被設置有導電層111。導電層111，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。又，在導電層111以及導電層110之間，係被設置有氧化矽(SiO2 )等之絕緣層101。 在導電層111之上方，係被設置有上述之導電層102。在圖示之例中，導電層102，係具備有被與半導體層120之上端作了連接的半導體層113、和被與半導體層113之上面作了連接的導電層114。半導體層113，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。導電層114，例如，係亦可包含有鎢(W)等之金屬、鎢矽化物等之導電層或其他之導電層。又，在導電層112以及導電層111之間，係被設置有氧化矽(SiO2 )等之絕緣層101。 半導體層120，例如係如同圖8中所示一般，在X方向以及Y方向上以特定之圖案而並排。半導體層120，係作為複數之記憶體胞之通道區域等而起作用。半導體層120，例如，係身為多晶矽(Si)等之半導體層。半導體層120，例如係如同圖9中所示一般，具備有略有底圓筒狀之形狀，在中心部分處係被設置有氧化矽等之絕緣層125。又，半導體層120之外周面，係分別被導電層110所包圍，並與導電層110相對向。 在半導體層120之下端部處，係被設置有包含磷(P)等之N型雜質之雜質區域121。雜質區域121，係經由接點144以及接點145(圖4、圖5)而被與位元線146作連接。 在半導體層120之上端部處，係被設置有包含磷(P)等之N型雜質或硼(B)等之P型雜質之雜質區域122。雜質區域122，係被與上述導電層102之半導體層113作連接。雜質區域122之外周面，係被導電層111所包圍，並與導電層111相對向。 閘極絕緣膜130，係具備有將半導體層120之外周面作覆蓋的略有底圓筒狀之形狀。閘極絕緣膜130，例如係如同圖11中所示一般，具備有被層積於半導體層120以及導電層110之間之穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133。穿隧絕緣膜131以及阻隔絕緣膜133，例如，係為氧化矽(SiO2 )等之絕緣膜。電荷積蓄膜132，例如，係為氮化矽(Si3 N4 )等之能夠積蓄電荷之膜。穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133，係具備有略圓筒狀之形狀，並沿著半導體層120之外周面而在Z方向上延伸。 另外，在圖11中，係針對使閘極絕緣膜130具備有氮化矽等之電荷積蓄膜132之例作了展示。然而，閘極絕緣膜130，例如，係亦可具備有包含N型或P型之雜質的多晶矽等浮動閘極。 [晶片CM 之在記憶體胞陣列層LMCA1 、LMCA2 的第1佈線區域RHU1 處之構造] 如同圖4中所示一般，在第1佈線區域RHU1 處，係被設置有絕緣層116、和複數之導電層110以及導電層111之一部分。 絕緣層116之下面，係以若是越從記憶體胞陣列區域RMCA 遠離則會位置於越下方的方式，來作為於X方向與Z方向之間之方向(圖4之左斜下方向)上而延伸之斜面而被形成。在圖示之例中，在絕緣層116之中心部分處，係被設置有空隙g。例如，如同圖10中所示一般，絕緣層116之在Z方向上之厚度，係若是距離記憶體胞陣列區域RMCA 而越遠之部分則為越大。絕緣層116之在Z方向上之厚度的最大值，係為與記憶體胞陣列層LMCA1 之在Z方向上的厚度同程度。 被包含於記憶體胞陣列層LMCA1 中之複數的導電層110以及導電層111之中之被設置在第1佈線區域RHU1 處的部份，係沿著被設置在絕緣層116之下面處的斜面，而於X方向與Z方向之間之方向(圖4之左斜下方向)上延伸。此些之複數之導電層110以及導電層111之X方向之端部的高度位置，係分別與記憶體胞陣列層LMCA1 之下端之高度位置相互一致。此高度位置，係位置在較被包含於記憶體胞陣列層LMCA1 中之所有的導電層110之被設置在記憶體胞陣列區域RMCA 處的部分之高度位置而更下方處。 又，在此些之複數之導電層110以及導電層111之X方向之端部的下面處，係被設置有絕緣層115。絕緣層115，例如，係包含氧化鋁(AlO)、氧化鉿(HfO)或氧化鋯(ZrO)等之金屬氧化物。另外，在圖示之例中，絕緣層115，係對應於複數之接點161而被作複數設置。然而，係亦可替代此些之複數之絕緣層115，而設置涵蓋第1佈線區域RHU1 之全體地而覆蓋記憶體胞陣列層LMCA1 之下面之1個的絕緣層115。又，絕緣層115，係亦可涵蓋至第1佈線區域RHU1 以外之區域地而被作設置。 被包含於記憶體胞陣列層LMCA2 中之複數的導電層110之中之被設置在第1佈線區域RHU1 處的部份，係於X方向上延伸。故而，此些之複數之導電層110之X方向之端部的高度位置，係分別與所對應的導電層110之被設置在記憶體胞陣列區域RMCA 處的部分之高度位置相互一致。 又，在記憶體胞陣列層LMCA2 之第1佈線區域RHU1 處，係被設置有於Z方向上而延伸的複數之接點161。此些之複數之接點161，係貫通被包含於記憶體胞陣列層LMCA2 中之複數之導電層110，而分別被與被包含在記憶體胞陣列層LMCA1 中之複數之導電層110的X方向之端部作連接。例如，如同圖12中所示一般，在接點161之外周面處，係被設置有在Z方向上而並排的複數之絕緣層110B、和被設置於此些複數之絕緣層110B之間的複數之絕緣層101。絕緣層110B，係分別被設置在接點161與導電層110之間，並包含氧化矽(SiO2 )等。又，絕緣層110B，係亦可包含有空隙(空洞、接縫)。接點161，係隔著絕緣層110B而被從導電層110絕緣。接點161之下端，係被與於Z方向上而延伸的接點162之上端作連接。如同圖4中所例示一般，此些之複數之接點162，係經由配線層141、142、143中之配線147、148以及第1貼合電極PI1 ，而被與晶片CP 中之構成作連接。另外，接點161、162，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及鎢(W)等之金屬膜的層積膜等。 如同圖4中所示一般，於X方向上而並排的複數之接點161之中之最為接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA1 中之複數之導電層110之中的從下方數起之第1個的導電層110作連接。又，於X方向上而並排的複數之接點161之中之第2接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA1 中之複數之導電層110之中的從下方數起之第2個的導電層110作連接。以下，同樣的，於X方向上而並排的複數之接點161之中之第a(a為自然數)接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA1 中之複數之導電層110之中的從下方數起之第a個的導電層110作連接。 另外，在第1佈線區域RHU1 處，係被設置有被設置於接點161、162之近旁處的支持構造153。支持構造153，例如係如同圖4中所示一般，於Z方向上延伸。支持構造153，例如係包含氧化矽(SiO2 )。 [晶片CM 之在記憶體胞陣列層LMCA1 、LMCA2 的第2佈線區域RHU2 處之構造] 如同圖4中所示一般，在第2佈線區域RHU2 處，係被設置有複數之導電層110以及導電層111之一部分、和絕緣層117。 被包含於記憶體胞陣列層LMCA1 中之複數的導電層110以及導電層111之中之被設置在第2佈線區域RHU2 處的部份，係於X方向上延伸。故而，此些之複數之導電層110以及導電層111之X方向之端部的高度位置，係分別與所對應的導電層110以及導電層111之被設置在記憶體胞陣列區域RMCA 處的部分之高度位置相互一致。 在被包含於記憶體胞陣列層LMCA1 中之複數的導電層110以及導電層111之中之位置於最下端處的構成之下面處，係被設置有絕緣層117。絕緣層117之下面，係以若是越從記憶體胞陣列區域RMCA 遠離則會位置於越下方的方式，來作為於X方向與Z方向之間之方向(圖4之右斜下方向)上而延伸之斜面而被形成。在圖示之例中，在絕緣層117之中心部分處，係被設置有空隙g。例如，如同圖10中所示一般，絕緣層117之在Z方向上之厚度，係若是距離記憶體胞陣列區域RMCA 而越遠之部分則為越大。絕緣層117之在Z方向上之厚度的最大值，係為與記憶體胞陣列層LMCA2 之在Z方向上的厚度同程度。 被包含於記憶體胞陣列層LMCA2 中之複數的導電層110之中之被設置在第2佈線區域RHU2 處的部份，係沿著被設置在絕緣層117之下面處的斜面，而於X方向與Z方向之間之方向(圖4之右斜下方向)上延伸。此些之複數之導電層110之X方向之端部的高度位置，係分別與記憶體胞陣列層LMCA2 之下端之高度位置相互一致。此高度位置，係位置在較被包含於記憶體胞陣列層LMCA2 中之所有的導電層110之被設置在記憶體胞陣列區域RMCA 處的部分之高度位置而更下方處。 另外，此些之複數之導電層110之X方向之端部，係被與於Z方向上而延伸的接點162之上端作連接。如同圖4中所例示一般，此些之複數之接點162，係經由配線層141、142、143中之配線147、148以及第1貼合電極PI1 ，而被與晶片CP 中之構成作連接。 如同圖6中所示一般，在第2佈線區域RHU2 處，係被設置有複數之導電層110之於X方向上之端部。以下，係會有將被包含於第2佈線區域RHU2 中之一部分的區域稱作接點連接小區域rC1 的情況。又，係會有將被包含於第2佈線區域RHU2 中之一部分的區域稱作接點連接小區域rC2 的情況。 在接點連接小區域rC1 處，如同圖7中所示一般，係被設置有於X方向以及Y方向上而並排為矩陣狀的複數之接點162。於X方向上而並排的複數之接點162之中之最為接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA2 中之複數之導電層110之中的從下方數起之第1個的導電層110作連接。又，第2接近記憶體胞陣列區域RMCA 者，係被與從下方數起之第2個的導電層110作連接。以下，同樣的，第b(b為自然數)接近記憶體胞陣列區域RMCA 者，係被與從下方數起之第b個的導電層110作連接。 在接點連接小區域rC2 處，係被設置有於X方向而並排的複數之接點162。於X方向上而並排的複數之接點162之中之第1接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA2 中之複數之導電層110之中的從下方數起之第5個的導電層110作連接。又，於X方向上而並排的複數之接點162之中之第2接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA2 中之複數之導電層110之中的從下方數起之第6個的導電層110作連接。以下，同樣的，於X方向上而並排的複數之接點162之中之第c(c為自然數)接近記憶體胞陣列區域RMCA 者，係被與被包含於記憶體胞陣列層LMCA2 中之複數之導電層110之中的從下方數起之第c＋4個的導電層110作連接。 另外，例如如同圖7中所示一般，在第2佈線區域RHU2 處，係被設置有被設置於接點161、162之近旁處的支持構造153。 [晶片CM 之配線層141、142、143之構造] 例如如同圖4以及圖5中所示一般，被包含於配線層141、142、143的複數之配線，例如，係被與記憶體胞陣列層LMCA1 、LMCA2 中之構成以及晶片CP 中之構成的至少其中一者作電性連接。 配線層141，係分別包含複數之配線147。此些之複數之配線147，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。另外，複數之配線147之中之一部分，係作為位元線146而起作用。位元線146，例如係如同圖8中所示一般，在X方向以及Y方向上延伸。又，此些之複數之位元線146，係分別被與被包含於各字串單元SU中之1個的半導體層120作連接。 配線層142，例如係如同圖4以及圖5中所示一般，分別包含複數之配線148。此些之複數之配線148，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 配線層143，係分別包含複數之第1貼合電極PI1 。此些之複數之第1貼合電極PI1 ，例如，係亦可包含有氮化鈦(TiN)等之阻障導電膜以及銅(Cu)等之金屬膜的層積膜等。 [晶片CP 之構造] 晶片CP ，例如係如同圖3中所示一般，對應於記憶體平面10而具備有在X方向以及Y方向上而並排之4個的周邊電路區域RPC 。 又，晶片CP ，係具備有被設置在與周邊區域RP 相對向的區域處之電路區域RC 。 又，晶片CP ，例如係如同圖4以及圖5中所示一般，具備有半導體基板200、和被設置在半導體基板200之表面上的複數之電晶體Tr、和被設置在此些之複數之電晶體Tr之上方處的複數之配線層141'、142'、143'、144'、145'。半導體基板200，例如，係身為由包含有硼(B)等之P型之雜質的P型之矽(Si)所成之半導體基板。配線層141'，例如係身為包含鎢(W)等之導電性材料之配線層。配線層142'，例如係身為包含銅(Cu)等之導電性材料之配線層。配線層143'，例如係身為包含銅(Cu)等之導電性材料之配線層。配線層144'，例如係身為包含銅(Cu)或鋁(Al)等之導電性材料之配線層。配線層145'，例如係身為包含銅(Cu)等之導電性材料之配線層，並具備有複數之第2貼合電極PI2 。 [製造方法] 接著，參考圖13～圖42，針對記憶體晶粒MD之製造方法作說明。圖13～圖16、圖18～圖26、以及圖36～圖38，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與圖4相對應的剖面。圖17以及圖35，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與圖8相對應的底面。圖27～圖32，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與圖12相對應的剖面。圖33、圖34、圖36以及圖37，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與圖5相對應的剖面。圖39～圖42，係為用以針對該製造方法作說明之示意性的剖面圖，並展示有與圖10相對應的剖面。 在本實施形態之記憶體晶粒MD之製造時，例如係如同圖13中所示一般，形成半導體晶圓100A。又，在半導體晶圓100A之上面，形成絕緣層101。此工程，例如，係藉由CVD(Chemical Vapor Deposition)等之方法而被進行。 接著，例如如同圖13中所示一般，在絕緣層101之上面，形成氧化矽等之絕緣層116A。在此工程中，例如，係於絕緣層101之上面塗布氧化矽糊等。接著，對於被作了塗布的氧化矽糊，而將模具作推壓抵接。此模具，係在與絕緣層116(圖4)之下面相對應的位置處具備有斜面。接著，使被作了塗布的氧化矽糊硬化。 接著，例如如同圖14中所示一般，在絕緣層101以及絕緣層116A之上面，形成導電層111以及絕緣層101。又，係交互形成複數之犧牲層110A以及絕緣層101。犧牲層110A，例如係包含氮化矽(SiN)等。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖14中所示一般，在位置於最上層處的犧牲層110A之上面，形成矽(Si)等之擋止層118。擋止層118，係覆蓋記憶體胞陣列區域RMCA 以及第2佈線區域RHU2 中之構成，並使第1佈線區域RHU1 中之構成露出。在此工程中，例如，係藉由CVD等之方法而將矽等製膜。又，藉由光微影以及蝕刻等之方法，被作了製膜的矽之中之被設置在第1佈線區域RHU1 處的部分係被去除。 接著，例如如同圖15中所示一般，將複數之犧牲層110A以及絕緣層101中之被設置在第1佈線區域RHU1 處的部分之一部分去除。在此工程中，例如，係進行有以擋止層118作為阻擋之CMP(Chemical Mechanical Polishing)等之平坦化處理。藉由此工程，導電層111和複數之犧牲層110A以及絕緣層101之X方向之另外一端(圖15之右端)係露出。另外，在此工程之實行後，擋止層118係被去除。 接著，例如如同圖16中所示一般，形成複數之通孔VH。通孔VH，係在Z方向上延伸，並貫通絕緣層101以及犧牲層110A、導電層111、絕緣層116A等。此工程，例如，係藉由RIE等之方法而被進行。通孔VH，例如係如同圖16中所示一般，被設置在與半導體層120相對應之位置以及與支持構造153相對應之位置處。又，例如如同圖17中所示一般，係被設置在與塊間絕緣層151相對應之位置處。 接著，例如如同圖18中所示一般，在通孔VH之內周面處，形成犧牲膜120A。犧牲膜120A，係包含與在犧牲層110A中所包含之材料以及在絕緣層101中所包含之材料相異的材料。犧牲膜120A，例如係包含矽(Si)或金屬等。此工程，例如，係藉由CVD等之方法而被進行。另外，在此工程中，於犧牲膜120A之形成前，係亦可形成氧化矽(SiO2 )、氮化矽(SiN)等之絕緣膜，亦可進行氧化處理、氮化處理等。 接著，例如如同圖19中所示一般，在參照圖18所作了說明的構造之上面中之與接點161之上端相對應之位置處，形成絕緣層115。 接著，例如如同圖19中所示一般，在參照圖18所作了說明的構造之上面中之位置於第2佈線區域RHU2 處的部分處，形成絕緣層117A。在此工程中，例如，係於參照圖18所作了說明的構造之上面，塗布氧化矽糊等。接著，對於被作了塗布的氧化矽糊，而將模具作推壓抵接。此模具，係在與絕緣層117(圖4)之下面相對應的位置處具備有斜面。接著，使被作了塗布的氧化矽糊硬化。 接著，例如如同圖20中所示一般，在絕緣層101以及絕緣層117A之上面，交互形成複數之犧牲層110A以及絕緣層101。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖20中所示一般，在位置於最上層處的犧牲層110A之上面，形成矽(Si)等之擋止層119。擋止層119，係覆蓋記憶體胞陣列區域RMCA 以及第1佈線區域RHU1 中之構成，並使第2佈線區域RHU2 中之構成露出。在此工程中，例如，係藉由CVD等之方法而將矽等製膜。又，藉由光微影以及蝕刻等之方法，被作了製膜的矽之中之被設置在第2佈線區域RHU2 處的部分係被去除。 接著，例如如同圖21中所示一般，將複數之犧牲層110A以及絕緣層101中之被設置在第2佈線區域RHU2 處的部分之一部分去除。在此工程中，例如，係進行有以擋止層119作為阻擋之CMP等之平坦化處理。藉由此工程，複數之犧牲層110A以及絕緣層101之X方向之其中一端(圖21之左端)係露出。另外，在此工程之實行後，擋止層119係被去除。 接著，例如如同圖22中所示一般，形成複數之通孔VH。通孔VH，係在Z方向上延伸，並貫通絕緣層101以及犧牲層110A，而使犧牲膜120A之上端或絕緣層115之上面露出。此工程，例如，係藉由RIE等之方法而被進行。通孔VH，例如係如同圖22中所示一般，被設置在與半導體層120相對應之位置、與支持構造153相對應之位置以及與接點161相對應之位置處。又，通孔VH，係被設置在與塊間絕緣層151相對應之位置處。 接著，例如如同圖23中所示一般，在通孔VH之內周面處，形成犧牲膜120A。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖24中所示一般，將被設置於複數之通孔VH之中之位置於記憶體胞陣列區域RMCA 處者的內部之犧牲膜120A去除。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖25中所示一般，在通孔VH之內部，形成半導體層120等。在此工程中，於通孔VH之內部，係被形成有參照圖9所作了說明的半導體層120、閘極絕緣膜130、絕緣層125等。在半導體層120之形成時，例如，係進行有由CVD等所致之成膜，在通孔VH之內部係被形成有非晶矽膜。又，例如，係藉由退火處理等，而將此非晶矽膜之結晶構造改質。 接著，例如如同圖25中所示一般，將被設置於複數之通孔VH之中之與支持構造153相對應者的內部之犧牲膜120A去除。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖26中所示一般，在通孔VH之內部，形成支持構造153。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖27中所示一般，將被設置於複數之通孔VH之中之與接點161相對應者的內部之犧牲膜120A去除。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖28中所示一般，將犧牲層110A之一部分去除。此工程，例如，係藉由濕蝕刻等來進行。另外，在此工程中，係亦可並不僅是將複數之犧牲層110A去除，而亦將絕緣層101之一部分去除。係亦可藉由此而將通孔VH之直徑擴廣。 接著，例如如同圖29中所示一般，在最上層之絕緣層101之上面以及通孔VH之內周面處，形成絕緣層110B。絕緣層110B，係以並不會使通孔VH被填埋的方式而形成為薄。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖30中所示一般，將絕緣層110B中之「被設置於最上層之絕緣層101之上面處之部分」以及「被設置於絕緣層101之側面處之部分」去除。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖31中所示一般，將絕緣層115之一部分去除，而使犧牲層110A之X方向之端部露出。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖32中所示一般，在通孔VH之內部，形成接點161。此工程，例如，係藉由CVD等之方法而被進行。 接著，例如如同圖33中所示一般，將被設置於複數之通孔VH之中之與塊間絕緣層151相對應者的內部之犧牲膜120A去除。此工程，例如，係藉由濕蝕刻等來進行。 接著，例如如同圖34中所示一般，將犧牲層110A以及絕緣層101之一部分去除。此工程，例如，係藉由濕蝕刻等來進行。藉由此，通孔VH之直徑係擴廣。又，例如如同圖35中所示一般，在X方向而並排的複數之通孔VH係相通連，在X方向上而延伸的溝151A係被形成。 接著，經由此溝151A，而形成參考圖9所作了說明的半導體層113。此工程，例如，係藉由濕蝕刻以及選擇CVD法等來進行。接著，經由此溝151A，而將犧牲層110A去除。此工程，例如，係藉由濕蝕刻等之方法來進行。又，例如如同圖36中所示一般，而形成導電層110。此工程，例如，係藉由CVD等之方法而被進行。又，例如如同圖37中所示一般，在此溝151A內，形成塊間絕緣層151。此工程，例如，係藉由CVD以及RIE等之方法而被進行。 接著，例如如同圖38中所示一般，形成配線層141、142、143以及被與此些之配線層作連接的接點等之構成，而形成對應於晶片CM 之構成。 之後，例如如同圖39以及圖40中所示一般，將形成有對應於晶片CM 之構成的半導體晶圓100A和被形成有對應於晶片CP 之構成的半導體晶圓CP '作貼合。 接著，例如如同圖41中所示一般，對於半導體晶圓100A之一部分進行研磨，而將半導體晶圓100A之一部分削去。接著，在半導體晶圓100A之背面，形成外部墊片電極PX (圖1)等。 接著，例如如同圖42中所示一般，藉由切割而將半導體晶圓個片化。藉由此，如同參照圖1～圖12所作了說明一般的構成係被形成。 [第1變形例] 圖43，係為對於第1變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 第1變形例之半導體記憶裝置，係並不具備有導電層110，替代此，係具備有導電層110'。導電層110'，基本上係與第1實施形態之導電層110相同地而被構成。但是，導電層110'之被設置於第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分，係於X方向上延伸。故而，此些之複數之導電層110'之X方向之其中一端以及另外一端的高度位置，係分別與所對應的導電層110'之被設置在記憶體胞陣列區域RMCA 處的部分之高度位置相互一致。又，此些之複數之導電層110'的在X方向上之端部之位置，係互為相異。藉由此，在第1佈線區域RHU1 以及第2佈線區域RHU2 處，係被形成有略階梯狀之構造。 又，第1變形例之半導體記憶裝置，係並不具備有接點161，替代此，係具備有接點161'。接點161'，基本上係與第1實施形態之接點161相同地而被構成。但是，接點161’之上端之位置，係分別與所對應的導電層110'之下面之高度位置相互一致。 圖44～圖47，係為對於第1變形例之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 在第1變形例之製造方法中，係並不進行參照圖13、圖15、圖19、圖21以及圖27～圖32而作了說明的工程。又，在第1變形例之製造方法中，於參照圖22而作了說明的工程中，係並不在與接點161'相對應之位置處形成通孔VH。 又，在第1變形例之製造方法中，於參照圖20而作了說明的工程之後，例如係如同圖44中所示一般，在第1佈線區域RHU1 以及第2佈線區域RHU2 處將複數之犧牲層110A以及絕緣層101的一部分選擇性地去除，而形成略階梯狀之構造。 又，在第1變形例之製造方法中，於參照圖37而作了說明的工程之後，例如係如同圖45以及圖46中所示一般，形成使複數之犧牲層110A之上面露出的複數之通孔VH。此工程，例如，係藉由RIE等之方法而被進行。通孔VH之深度，係因應於所對應的犧牲層110A之高度位置而有所相異。 又，在第1變形例之製造方法中，於參照圖46而作了說明的工程之後，例如係如同圖47中所示一般，在通孔VH之內部形成接點161'。此工程，例如，係藉由CVD等之方法而被進行。 [效果] 在第1變形例之製造方法中，於參照圖46而作了說明的工程中，係有必要形成深度為相異的複數之通孔VH。在想要將此種複數之通孔VH整批地形成的情況時，係會有與被設置在較為上方處的導電層110'相對應之通孔貫通了導電層110'並導致此種導電層110'與下層之導電層110'相互短路的情形。另一方面，在想要將此種複數之通孔VH區分成複數次地來形成的情況時，係會有導致製造工程數之增大的問題。 因此，在第1實施形態之製造方法中，於參照圖13而作了說明的工程中，係在第1佈線區域RHU1 以及第2佈線區域RHU2 處，形成具備有斜面之絕緣層116。又，在參照圖14所作了說明之工程中，係於此斜面上形成有複數之犧牲層101A。又，在參照圖15所作了說明之工程中，係對於此種構造而進行平坦化處理，而使複數之犧牲層101A之端部露出。 若依據此種方法，則係能夠使複數之犧牲層110A之端部的高度位置相互一致。故而，係並不需要形成深度為相異之複數之通孔VH。故而，係能夠對於上述一般之導電層110'之短路問題以及製造工程數之增大作抑制。 又，在本實施形態中，係於參照圖14所作了說明之工程中，形成與記憶體胞陣列層LMCA1 相對應的複數之犧牲層110A，並於參照圖16所作了說明之工程中，在此些之複數之犧牲層110A處形成有通孔VH。又，如同參照圖20所作了說明一般，係形成與記憶體胞陣列層LMCA2 相對應的複數之犧牲層110A，並於參照圖22所作了說明之工程中，在此些之複數之犧牲層110A處形成有通孔VH。 若依據此種方法，則係並不需要在所有的犧牲層110A處而整批地形成通孔VH。故而，係能夠較為容易地使犧牲層110A之層積數量增大。藉由此，係能夠謀求半導體記憶裝置之高積體化。 然而，在將此種方法與上述一般之利用斜面來對於犧牲層110A之端部之Z方向的位置作調整之方法作了組合的情況時，於參照圖20而作了說明之工程中，與記憶體胞陣列層LMCA1 相對應之複數之犧牲層110A之X方向之端部係會被覆蓋。 因此，在本實施形態中，於參照圖22而作了說明的工程中，係在與接點161相對應之位置處設置通孔VH，並利用此來形成接點161。若依據此種方法，則係能夠在對於上述一般之導電層110'之短路問題以及製造工程數之增大作抑制的同時，亦謀求半導體記憶裝置之高積體化。 又，在本實施形態中，於參照圖22所作了說明之工程中，係在與半導體層120相對應之位置、與支持構造153相對應之位置、與接點161相對應之位置以及與塊間絕緣層151相對應之位置處，形成通孔VH。藉由此，係能夠將形成通孔VH之工程的數量大幅度地削減。 又，在採用有如同上述一般之利用斜面來對於犧牲層110A之端部之Z方向的位置作調整之方法的情況時，係會成為對應於此種具有斜面之絕緣層116A、117A而形成有在X方向上而並排之2個的斜面。當此種斜面被包含於1個的記憶體晶粒MD中的情況時，不只是將導電層110與接點161、162作連接之區域，在此區域以外之處亦係形成有斜面，而會有產生無用空間(dead space)的情況。 因此，在本實施形態中，於參照圖13所作了說明之工程以及參照圖19所作了說明之工程中，係橫跨與2個的記憶體平面10相對應之區域地而形成絕緣層116A、117A，並使其中一方之斜面與其中一方之記憶體平面10相對應，並且使另外一方之斜面與另外一方之記憶體平面10相對應。又，在使此種絕緣層橫跨2個的晶片CM 地而被形成的情況時，於參照圖42所作了說明之工程中，係藉由切割而將絕緣層116切斷。藉由此，係能夠謀求半導體記憶裝置之高積體化。 [其他實施形態] 以上，係針對第1實施形態之半導體記憶裝置而作了說明。然而，此些之實施形態之半導體記憶裝置，係僅為例示，而可對於具體性之構成等適宜作調整。 例如，如同參照圖2以及圖10等所作了說明一般，在第1實施形態中，第1佈線區域RHU1 係被設置在較記憶體胞陣列區域RMCA 而更外側處，第2佈線區域RHU2 係被設置在較記憶體胞陣列區域RMCA 而更內側處。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。例如，如同在圖48中所例示一般，亦可將第1佈線區域RHU1 設置在較記憶體胞陣列區域RMCA 而更內側處，並將第2佈線區域RHU2 設置在較記憶體胞陣列區域RMCA 而更外側處。又，例如如同在圖49中所例示一般，亦可將第1佈線區域RHU1 以及第2佈線區域RHU2 之雙方均設置在較記憶體胞陣列區域RMCA 而更外側處。又，例如如同在圖50中所例示一般，亦可將第1佈線區域RHU1 以及第2佈線區域RHU2 之雙方均設置在較記憶體胞陣列區域RMCA 而更內側處。 又，例如，如同在圖51中所例示一般，於第1實施形態中，複數之導電層110之中之被設置在第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分，係以若是越遠離記憶體胞陣列區域RMCA 則會位置於越下方的方式，來於X方向與Z方向之間之方向(圖51之左斜下方向)上一直線地延伸。又，此些之複數之導電層110之中之被設置於第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分之X方向之端部之下面，係沿著XY平面而被平坦地形成。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。 例如，如同在圖52中所例示一般，係亦可將複數之導電層110之中之被設置於第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分之X方向之端部，形成為段狀。在圖52之例中，絕緣層101之X方向之端部的下端，係分別被設置在較導電層110之X方向之端部之下端而更上方處。此種構成，例如，係可藉由在參照圖15所作了說明之工程以及參照圖21所作了說明之工程中，替代平坦化處理而進行蝕刻等之處理，來形成之。 又，例如如同在圖53以及圖54中所例示一般，係亦可將複數之導電層110之中之被設置於第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分，分別形成為略階梯狀。例如，如同在圖53中所例示一般，係亦可採用「使複數之導電層110具備有於Z方向上而延伸之複數之部分與於X方向上而延伸之複數之部分」一般之構成。又，例如如同在圖54中所例示一般，係亦可採用「使複數之導電層110具備有若是越從記憶體胞陣列區域RMCA 遠離則會位置於越下方一般之於X方向與Z方向之間之方向(圖51之左斜下方向)上而延伸之複數之部分與於X方向上而延伸之複數之部分」一般之構成。此種構成，例如，係可藉由在參照圖13所作了說明之工程以及參照圖19所作了說明之工程中，替代在絕緣層116、117處形成1個的斜面，而將絕緣層116、117形成為略階梯狀，來形成之。 又，例如如同在圖55中所例示一般，係亦可將複數之導電層110之中之被設置於第1佈線區域RHU1 以及第2佈線區域RHU2 處的部分之一部分與第1變形例相同地來形成，並將另外之一部分與圖52中所例示之構成相同地來形成。此種構成，例如，係可藉由在參照圖13所作了說明之工程以及參照圖19所作了說明之工程中，將絕緣層116、117並非為形成於第1佈線區域RHU1 以及第2佈線區域RHU2 之全體而是形成於此些之區域之一部分處，並在參照圖15所作了說明之工程以及參照圖21所作了說明之工程中，替代平坦化處理而進行蝕刻等之處理，來形成之。 又，例如如同參照圖4等所作了說明一般，在第1實施形態中，係於絕緣層116、117之內部設置有空隙g。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。例如，如同在圖56中所例示一般，係亦可在絕緣層116、117之內部並不設置空隙g。 又，例如如同參照圖9等所作了說明一般，第1實施形態之導電層110，係亦可包含有包含磷或硼等的雜質之多晶矽等。於此種情況，例如，係亦可在參照圖14所作了說明之工程以及參照圖20所作了說明之工程中，替代犧牲層110A，而形成包含磷或硼等之雜質之矽等，並替代絕緣層101而形成矽鍺(SiGe)等之犧牲層。又，例如，係亦可在參照圖36所作了說明之工程中，替代犧牲層110A，而將矽鍺等之犧牲層去除。又，係亦可在參照圖36所作了說明之工程中，替代鎢等之導電層110，而形成氧化矽等之絕緣層101。於此種情況，如同上述一般，係亦可採用如同在圖56中所例示一般之在絕緣層116、117之內部並不設置空隙g的構造。另外，於此種情況，例如在參照圖2等所作了說明的周邊區域RP 等處，係亦可在記憶體胞陣列層LMCA1 、LMCA2 處，設置由複數之包含矽之層以及複數之包含矽鍺之層而成的層積構造。 又，例如，在第1實施形態中，作為記憶體胞，係針對包含有「在閘極絕緣膜中包含有電荷積蓄膜的記憶體電晶體」者，而作了例示。又，係針對使與閘極電極相對應之複數之導電層110在Z方向上作並排的構成而作了例示。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。例如，上述一般之構成，係亦可針對使與通道區域相對應的複數之半導體層在Z方向上作並排的構成而作適用。又，係亦可並非對於包含有記憶體電晶體之構成，而是對於包含有一對之電極以及被設置於此些電極之間之記憶體膜的構成來作適用。 又，例如，在第1實施形態中，於晶片CM 之背面側處係並未被設置有半導體基板，於晶片CP 之背面側處係被設置有半導體基板200。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。例如，係亦可在晶片CM 之背面側處設置半導體基板。於此種情況，係亦可針對上述之晶片CM 中之構成以及晶片CP 中之構成的上下關係，而與第1實施形態相反地來作規定。 又，例如，在第1實施形態中，係將記憶體胞陣列MCA中之構成與周邊電路PC中之構成作為相異之晶片來形成。然而，此種構成，係僅為例示，而可對於具體性之構成等適宜作調整。例如，此些之複數之構成，係亦可在同一之晶圓上作為同一之晶片來形成。又，於此種情況，係亦可將記憶體胞陣列MCA形成於半導體基板上之特定之區域處，並在其以外之區域處形成周邊電路。又，於此種情況，係亦可在半導體基板上形成周邊電路，並於其上方處形成記憶體胞陣列MCA。 [其他] 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
110:導電層 111:導電層 112:導電層 115:絕緣層 116:絕緣層 117:絕緣層 120:半導體層 130:閘極絕緣膜 200:半導體基板 CC1 :接點 CC2 :接點 LMCA1 :記憶體胞陣列層 LMCA2 :記憶體胞陣列層 MC:記憶體胞 MCA:記憶體胞陣列
[圖1]係為對於記憶體晶粒(die)MD之構成例作展示的示意性之分解立體圖。 [圖2]係為對於晶片CM 之構成例作展示的示意性之底面圖。 [圖3]係為對於晶片CP 之構成例作展示的示意性之平面圖。 [圖4]係為對應於圖2之A1-A1'線以及圖3之B1-B1'線的示意性之剖面圖。 [圖5]係為對應於圖2之A2-A2'線以及圖3之B2-B2'線的示意性之剖面圖。 [圖6]係為圖2之以C所展示的部分之示意性的擴大圖。 [圖7]係為圖6之以D所展示的部分之示意性的擴大圖。 [圖8]係為圖7之以E所展示的部分之示意性的擴大圖。 [圖9]係為將圖8中所示之構造沿著F-F'線來作切斷並沿著箭頭之方向來作了觀察之示意性的剖面圖。 [圖10]係為圖2以及圖3中所示之構造的示意性之剖面圖。 [圖11]係為圖9之以H所展示的部分之示意性的擴大圖。 [圖12]係為圖4中所示之構造之示意性的擴大圖。 [圖13～42]係為用以對於第1實施形態之記憶體晶粒MD之製造方法作說明的示意性之剖面圖。 [圖43]係為對於第1變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖44～47]係為對於第1變形例之半導體記憶裝置的製造方法作展示之示意性的剖面圖。 [圖48]係為對於第2變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖49]係為對於第3變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖50]係為對於第4變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖51]係為對於第1實施形態之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖52]係為對於第5變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖53]係為對於第6變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖54]係為對於第7變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖55]係為對於第8變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。 [圖56]係為對於第9變形例之半導體記憶裝置的構成作展示之示意性的剖面圖。
100:基體層
101:絕緣層
110:導電層
111:導電層
115:絕緣層
116:絕緣層
117:絕緣層
120:半導體層
141:配線層
141':配線層
142:配線層
142':配線層
143:配線層
143':配線層
144:接點
144':配線層
145:接點
145':配線層
146:位元線
147:配線
148:配線
153:支持構造
161:接點
162:接點
200:半導體基板
CM:晶片
CP:晶片
g:空隙
LMCA1:記憶體胞陣列層
LMCA2:記憶體胞陣列層
MCA:記憶體胞陣列
PI1:第1貼合電極
PI2:第2貼合電極
Tr:電晶體
RHU1:第1佈線區域
RHU2:第2佈線區域
RMCA:記憶體胞陣列區域

Claims (10)

  1. 一種半導體記憶裝置，係具備有： 半導體基板；和 複數之第1導電層，係於與前述半導體基板之表面相交叉之第1方向上而並排；和 第1半導體層，係在前述第1方向上延伸，並與前述複數之第1導電層相對向；和 複數之第1記憶體胞，係被設置在前述複數之第1導電層以及前述第1半導體層之交叉部處；和 複數之第2導電層，係於前述第1方向上而並排；和 第2半導體層，係在前述第1方向上延伸，並與前述複數之第2導電層相對向，並且在前述第1方向之其中一端處，被與前述第1半導體層作連接；和 複數之第2記憶體胞，係被設置在前述複數之第2導電層以及前述第2半導體層之交叉部處；和 複數之第1接點，係在前述第1方向上延伸，並在前述第1方向之其中一端處，被與前述複數之第1導電層作連接， 若是將前述複數之第1導電層與前述複數之第1接點之間之連接部分設為複數之第1連接部， 並將最為接近前述複數之第2記憶體胞之前述第1記憶體胞，設為第3記憶體胞， 並且將最為接近前述複數之第1記憶體胞之前述第2記憶體胞，設為第4記憶體胞，則 前述複數之第1連接部之在前述第1方向上之位置，係被設置於前述第3記憶體胞之在前述第1方向上之位置與前述第4記憶體胞之在前述第1方向上之位置之間。
  2. 如請求項1所記載之半導體記憶裝置，其中，係具備有： 複數之第2接點，係在前述第1方向上延伸，並在前述第1方向之其中一端處，被與前述複數之第2導電層作連接， 若是將前述複數之第2導電層與前述複數之第2接點之間之連接部分設為複數之第2連接部，則 前述複數之第2記憶體胞之在前述第1方向上之位置，係分別被設置於前述複數之第1連接部之在前述第1方向上之位置與前述複數之第2連接部之在前述第1方向上之位置之間。
  3. 如請求項2所記載之半導體記憶裝置，其中，係具備有： 第1區域，係被設置有前述第1半導體層以及前述第2半導體層；和 第2區域，係被設置有前述複數之第1接點；和 第3區域，係被設置有前述複數之第2接點， 若是將在前述第1方向以及與前述第1方向相交叉之第2方向上而延伸的剖面，設為第1剖面，則 前述複數之第1導電層以及前述複數之第2導電層之被設置於前述第1區域處之部分，係在前述第1剖面處而於前述第2方向上延伸， 前述複數之第1導電層，係包含有： 第1部分，係被設置於前述第2區域處，並在前述第1剖面處而於與前述第2方向相交叉之第3方向上延伸， 前述複數之第2導電層，係包含有： 第2部分，係被設置於前述第3區域處，並在前述第1剖面處而於與前述第2方向以及前述第3方向相交叉之第4方向上延伸。
  4. 如請求項3所記載之半導體記憶裝置，其中，係具備有： 第1絕緣層，係被設置於前述第2區域處；和 第2絕緣層，係被設置於前述第3區域處， 前述第1絕緣層之在前述第1方向上之厚度，係越接近前述第1區域則變得越小， 前述第2絕緣層之在前述第1方向上之厚度，係越接近前述第1區域則變得越小。
  5. 如請求項3所記載之半導體記憶裝置，其中， 前述複數之第1導電層之被設置於前述第3區域處之部分，係在前述第1剖面處而於前述第2方向上延伸， 前述複數之第2導電層之被設置於前述第2區域處之部分，係在前述第1剖面處而於前述第2方向上延伸。
  6. 如請求項3所記載之半導體記憶裝置，其中， 前述第1區域，係被設置在前述第2區域與前述第3區域之間。
  7. 如請求項1～6中之任一項所記載之半導體記憶裝置，其中，係具備有： 第1層，係被設置在前述複數之第1導電層之與前述複數之第1接點之間之連接部分處， 前述第1層，係包含有與在前述複數之第1導電層中所包含之材料以及在被設置於前述複數之第1導電層之間之第1層間絕緣層中所包含之材料還有在前述複數之第2導電層中所包含之材料以及在被設置於前述複數之第2導電層之間之第2層間絕緣層中所包含之材料的任一者均相異之材料。
  8. 如請求項1～6中之任一項所記載之半導體記憶裝置，其中，係具備有： 複數之第1層間絕緣層，係被設置在前述複數之第1導電層之間， 前述複數之第1層間絕緣層的在與前述第1方向相交叉之第2方向上之端部之於前述第1方向上的位置，係相較於前述複數之第1連接部之於前述第1方向上的位置，而從前述複數之第2記憶體胞之於前述第1方向上的位置而更為遠離。
  9. 如請求項1～6中之任一項所記載之半導體記憶裝置，其中， 若是將前述複數之第1連接部之中之一部分設為第3連接部， 並將前述複數之第1連接部之中之另外一部分設為第4連接部，則 前述複數之第3連接部之於前述第1方向上的位置，係相較於前述複數之第4連接部之於前述第1方向上的位置，而從前述複數之第2記憶體胞之於前述第1方向上的位置而更為遠離。
  10. 如請求項1～6中之任一項所記載之半導體記憶裝置，其中，係具備有： 複數之第3半導體層，係於第1方向上而並排；和 複數之第4半導體層，係被設置在前述複數之第3半導體層之間， 前述複數之第3半導體層，係包含矽(Si)， 前述複數之第4半導體層，係包含矽(Si)以及鍺(Ge)。
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