TWI782435B - 半導體記憶體元件 - Google Patents

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TWI782435B TW110107486A TW110107486A TWI782435B TW I782435 B TWI782435 B TW I782435B TW 110107486 A TW110107486 A TW 110107486A TW 110107486 A TW110107486 A TW 110107486A TW I782435 B TWI782435 B TW I782435B
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文鐘淏
兪瀚植
李基碩
張誠桓
鄭承宰
鄭義撤
安泰炫
韓相然
黃有商
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體元件可包括：周邊電路結構，包括在第一區中整合於半導體基板上的周邊電路及設置於第二區中的第一小鍵盤；堆疊，設置於周邊電路結構的第一區上，所述堆疊包括多條第一導電線，所述多條第一導電線在第一方向上延伸且垂直地堆疊；上部絕緣層，覆蓋堆疊；內連層，設置於上部絕緣層上；穿透插塞，與堆疊間隔開且被設置成穿透上部絕緣層以將內連層連接至周邊電路結構的周邊電路；模塑結構，設置於周邊電路結構的第二區上且在第一方向上與堆疊間隔開；以及穿透結構，被設置成穿透模塑結構且在垂直方向上與第一小鍵盤交疊。

Description

半導體記憶體元件 [相關申請案的交叉參考]
本申請案基於並主張在2020年8月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0099201號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種半導體元件，且具體而言是有關於一種高度整合的三維半導體記憶體元件。
為滿足消費者對優異效能及較低價格的需求，需要半導體元件的較高積體度。在半導體元件的情形中，由於半導體元件的積體度是決定產品價格的重要因素，因此尤其需要增大的積體度。在二維半導體元件或平面半導體元件的情形中，由於二維半導體元件或平面半導體元件的積體度主要由單位記憶體胞元佔據的面積決定，因此精細圖案形成技術的水平會大大影響積體度。然而，為達成最精細的圖案，需要極其昂貴的製程設備來增大圖案精細度且對二維半導體元件或平面半導體元件的增大積體度設定了實際限制。為克服此種限制，近來已提出包括三維排列的記憶體胞元的三維半導體記憶體元件。
本揭露的一或多個實施例提供一種高度整合的半導體記憶體元件。
根據示例性實施例，一種半導體記憶體元件包括：周邊電路結構，包括在第一區中整合於半導體基板上的周邊電路及設置於第二區中的第一小鍵盤；堆疊，設置於所述周邊電路結構的所述第一區上，所述堆疊包括多條第一導電線，所述多條第一導電線在第一方向上延伸且在與所述第一方向垂直的第三方向上垂直地堆疊；上部絕緣層，覆蓋所述堆疊；內連層，設置於所述上部絕緣層上；穿透插塞，與所述堆疊間隔開且被設置成穿透所述上部絕緣層以將所述內連層連接至所述周邊電路結構的所述周邊電路；模塑結構，設置於所述周邊電路結構的所述第二區上且在所述第一方向上與所述堆疊間隔開；以及穿透結構，被設置成穿透所述模塑結構且在垂直方向上與所述第一小鍵盤交疊。
根據示例性實施例，一種半導體記憶體元件包括：周邊電路結構，包括在第一區中整合於半導體基板上的周邊電路及設置於第二區中的第一小鍵盤，所述第二區包圍所述第一區；堆疊，設置於所述周邊電路結構的所述第一區上，所述堆疊包括多條第一導電線，所述多條第一導電線在第一方向上延伸且在與所述第一方向垂直的第三方向上垂直地堆疊；上部絕緣層，覆蓋所述堆疊；內連層，設置於所述上部絕緣層上；穿透插塞，設置於所述周邊電路結構的所述第一區上且與所述堆疊間隔開；模塑結構， 設置於所述周邊電路結構的所述第二區上且在所述第一方向上與所述堆疊間隔開；以及穿透結構，被設置成穿透所述模塑結構且在垂直方向上與所述第一小鍵盤交疊，其中所述多條第一導電線中的最下部第一導電線的端部與所述穿透結構間隔開且較所述多條第一導電線中的最上部第一導電線的端部更靠近所述穿透結構。
根據示例性實施例，一種半導體記憶體元件包括：周邊電路結構，包括在第一區中整合於半導體基板上的周邊電路及設置於第二區中的第一小鍵盤，所述第二區包圍所述第一區；堆疊，設置於所述周邊電路結構的所述第一區上，所述堆疊包括多條第一導電線，所述多條第一導電線在第一方向上延伸且在與所述第一方向垂直的第三方向上垂直地堆疊；上部絕緣層，覆蓋所述堆疊；內連層，設置於所述上部絕緣層上，所述內連層包括多個內連絕緣層及被所述多個內連絕緣層包圍的多個通孔及多條內連線；穿透插塞，設置於所述周邊電路結構的所述第一區上且與所述堆疊間隔開；接觸件，設置於所述堆疊的所述多條第一導電線上且穿透所述上部絕緣層以將所述多條第一導電線連接至所述多個通孔；模塑結構，設置於所述周邊電路結構的所述第二區上且在所述第一方向上與所述堆疊間隔開；分隔結構，夾置於所述模塑結構與所述上部絕緣層之間，所述分隔結構包括絕緣圖案及包圍所述絕緣圖案的絕緣襯墊；以及穿透結構，被設置成穿透所述模塑結構且在垂直方向上與所述第一小鍵盤交疊，其中所述多條 第一導電線中的最下部第一導電線的端部在所述第一方向上與所述穿透結構間隔開且較所述多條第一導電線中的最上部第一導電線的端部更靠近所述穿透結構。
10:半導體基板
15:元件隔離圖案
20:周邊絕緣層
21:第一周邊絕緣層
21a、23a、30a、40a、50a、110a、280a:頂表面
22:周邊通孔
23:第二周邊絕緣層
24:周邊線
25:周邊源極/汲極區/源極/汲極區
26:周邊閘極間隔件
27:周邊閘極絕緣層
28:周邊閘極電極
29:周邊頂蓋圖案
30、30’:第二下部小鍵盤
40、40’:第一小鍵盤
50:導電接墊
100:周邊電路結構
110:第一緩衝層
200:第二半導體基板
210:第二緩衝層
210a、260a:頂表面/第一表面
220:堆疊
221:第一層間絕緣層
223:第一導電線
225:第二導電線
227:第三導電線
230:上部絕緣層
240:接觸件
250:穿透插塞
250b、280b、TR1b、TR2b:底表面
251:絕緣圖案
253:絕緣襯墊
255:分隔結構
260:模塑結構
260b:第二表面
261:第一層
263:第二層
270、270’:第二上部小鍵盤
280:穿透結構
280c:側表面
300:內連層
311:第一內連絕緣層
313:第二內連絕緣層
315:第三內連絕緣層
317:第四內連絕緣層
319:第五內連絕緣層
325:接觸通孔
330:第一內連線
335:第一通孔
340:第二內連線
345:第二通孔
350:第三內連線
360:內連結構
A、B、C:區
CAR:胞元區
CH:通道區
CTR:接觸區
D1:第一方向
D2:第二方向
D3:第三方向
DS:資料儲存部件
GI:閘極絕緣層
I-I’、II-II’:線
IL:絕緣層
L:第一光
PTR:周邊電路
R1:第一區/第一行
R2:第二區/第二行
R3:第三行
R4:第四行
SP:半導體圖案
SS:單位胞元結構
TR1:第一溝渠
TR2:第二溝渠
VIP:垂直絕緣圖案
W1、W2、W3:寬度
W4:距離
θ1:第一角度
藉由結合附圖的以下說明，本揭露的某些實施例的以上及其他態樣、特徵及優點將更顯而易見。附圖表示本文中闡述的非限制性示例性實施例。
圖1是示出根據實施例的半導體記憶體元件的平面圖。
圖2是示出根據實施例的圖1所示區A的放大透視圖。
圖3A是根據實施例的沿著圖2所示線I-I’截取的剖視圖。
圖3B是根據實施例的沿著圖2所示線II-II’截取的剖視圖。
圖4是示出根據實施例的圖2所示區C的放大剖視圖。
圖5是示出根據實施例的圖2所示區B的放大平面圖。
圖6至圖13是示出根據實施例的製作半導體記憶體元件的方法的剖視圖。
圖14是示出根據實施例的沿著圖2所示線I-I’截取的半導體記憶體元件的剖視圖。
應理解，當稱一部件或層位於另一部件或層「之上(over)」、位於另一部件或層「上方(above)」、位於另一部件或 層「上(on)」、位於另一部件或層「下方(below)」、位於另一部件或層「之下(under)」、位於另一部件或層「下(beneath)」、「連接至(connected to)」另一部件或層或者「耦合至(coupled to)」另一部件或層時，所述部件或層可直接位於所述另一部件或層之上、直接位於所述另一部件或層上方、直接位於所述另一部件或層上、直接位於所述另一部件或層下方、直接位於所述另一部件或層之下、直接位於所述另一部件或層下、直接連接至所述另一部件或層或者直接耦合至所述另一部件或層，或者可存在中間部件或層。反之，當稱一部件「直接」位於另一部件或層「之上」、「直接」位於另一部件或層「上方」、「直接」位於另一部件或層「上」、「直接」位於另一部件或層「下方」、「直接」位於另一部件或層「之下」、「直接」位於另一部件或層「下」、「直接連接至」另一部件或層或者「直接耦合至」另一部件或層時，則不存在中間部件或層。通篇中相同的編號指代相同的部件。
為簡明起見，在本文中可詳細闡述或可不詳細闡述半導體記憶體元件的傳統部件。然而，除非某個部件被陳述為包括於所主張的半導體元件中，否則即使在本揭露中的半導體元件中闡述或示出所述部件，所述部件亦可不包括於所主張的半導體記憶體元件中。
圖1是示出根據實施例的半導體記憶體元件的平面圖。圖2是示出根據實施例的圖1所示區A的放大透視圖。圖3A是根據實施例的沿著圖2所示線I-I’截取的剖視圖。圖3B是根據實 施例的沿著圖2所示線II-II’截取的剖視圖。圖4是示出根據實施例的圖2所示區C的放大剖視圖。
參照圖1、圖2、圖3A、圖3B及圖4，周邊電路結構100可包括第一區R1及第二區R2。周邊電路結構100可包括半導體基板10、周邊絕緣層20、周邊電路PTR、周邊通孔22、周邊線24及第一小鍵盤40。
第一區R1可為半導體元件的中心區，且第二區R2可為半導體元件的邊緣區。第二區R2可包圍第一區R1。第一區R1可為其中設置有周邊電路PTR的區。周邊電路PTR可不設置於第二區R2中。作為實例，第一區R1與第二區R2可藉由分隔結構255而彼此隔開。
半導體基板10可為矽基板、矽鍺基板、鍺基板或生長於單晶矽基板上的單晶磊晶層。半導體基板10可具有由元件隔離圖案15界定的主動區。
周邊電路PTR可設置於半導體基板10上。周邊電路PTR可設置於第一區R1上，但不設置於第二區R2上。周邊電路PTR中的每一者可包括周邊源極/汲極區25、周邊閘極間隔件26、周邊閘極絕緣層27、周邊閘極電極28及周邊頂蓋圖案29。周邊閘極絕緣層27可設置於周邊閘極電極28與半導體基板10之間。周邊頂蓋圖案29可設置於周邊閘極電極28上。周邊閘極間隔件26可覆蓋周邊閘極電極28的側表面、周邊閘極絕緣層27的側表面及周邊頂蓋圖案29的側表面。周邊源極/汲極區25可設置於半導體 基板10的與周邊閘極電極28的兩側相鄰的部分中。周邊線24可經由周邊通孔22電性連接至周邊電路PTR。周邊線24及周邊通孔22中的每一者可由導電材料中的至少一者形成或包含導電材料中的至少一者。舉例而言，導電接墊50可由鋁、銅、鎢及/或鈷中的至少一者形成或包含鋁、銅、鎢及/或鈷中的至少一者。半導體基板10上的周邊電路PTR可為例如n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體、p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體或環繞式閘極(gate-all-around)電晶體。
導電接墊50可設置於周邊電路結構100的第一區R1上。更具體而言，導電接墊50可設置於穿透插塞250與周邊通孔22之間。導電接墊50可由導電材料中的至少一者形成或包含導電材料中的至少一者。舉例而言，導電接墊50可由鋁、銅、鎢及/或鈷中的至少一者形成或包含鋁、銅、鎢及/或鈷中的至少一者。導電接墊50可經由周邊通孔22連接至周邊電路PTR。導電接墊50可用於界定將設置穿透插塞250的位置。以下將更詳細地闡述導電接墊50。
周邊絕緣層20可設置於半導體基板10上。周邊絕緣層20可覆蓋半導體基板10上的周邊電路PTR、周邊通孔22及周邊線24。周邊絕緣層20可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮化矽、氮氧化矽及/或低介電常數介電材料。周邊絕緣層20可具有其中堆疊有多個絕緣層的多層式結構。舉例 而言，周邊絕緣層20可包括第一周邊絕緣層21及第二周邊絕緣層23。第二周邊絕緣層23可堆疊於第一周邊絕緣層21上。第一周邊絕緣層21可覆蓋周邊電路PTR，但可暴露出周邊電路PTR的周邊頂蓋圖案29的頂表面。第二周邊絕緣層23可被設置成覆蓋第一周邊絕緣層21的頂表面及周邊頂蓋圖案29的被暴露出的頂表面。第二周邊絕緣層23可被設置成包圍周邊線24及周邊通孔22。
第一小鍵盤40可設置於半導體基板10上。更具體而言，第一小鍵盤40可設置於第二周邊絕緣層23上及周邊電路結構100的第二區R2中。第一小鍵盤40的頂表面40a可自第二周邊絕緣層23暴露出。第一小鍵盤40可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。第一小鍵盤40可在垂直方向上與穿透結構280交疊。亦即，第一小鍵盤40可在第三方向D3上與穿透結構280交疊。
周邊電路結構100可更包括第二下部小鍵盤30。第二下部小鍵盤30可設置於周邊電路結構100的第二區R2上。第二下部小鍵盤30可在水平方向上與第一小鍵盤40間隔開。舉例而言，第二下部小鍵盤30可夾置於第一小鍵盤40與導電接墊50之間。第二下部小鍵盤30可設置於第二周邊絕緣層23上。更具體而言，第二下部小鍵盤30的側表面及底表面可被第二周邊絕緣層23覆蓋。另外，第二下部小鍵盤30的頂表面30a可自第二周邊絕緣層 23暴露出。第二下部小鍵盤30的頂表面30a可與第二周邊絕緣層23的頂表面23a共面。第二下部小鍵盤30可在垂直方向上與第二上部小鍵盤270交疊。亦即，第二下部小鍵盤30可在第三方向D3上與第二上部小鍵盤270交疊。第二下部小鍵盤30可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。
在周邊電路結構100的頂表面上可設置有緩衝層。緩衝層可包括第一緩衝層110及第二緩衝層210。第一緩衝層110可設置於周邊電路結構100的頂表面上。更具體而言，第一緩衝層110可覆蓋第二周邊絕緣層23的頂表面23a、周邊線24的頂表面、導電接墊50的頂表面50a、第二下部小鍵盤30的頂表面30a及第一小鍵盤40的頂表面40a。第一緩衝層110可由絕緣材料中的至少一者形成或包含絕緣材料中的至少一者。舉例而言，第一緩衝層110可由以下中的至少一者形成或包含以下中的至少一者：氮化矽、氧化矽、氮氧化矽及/或含碳氮化矽。
第二緩衝層210可設置於第一緩衝層110的頂表面上。第二緩衝層210可具有與第一緩衝層110的頂表面接觸的底表面。第二緩衝層210可覆蓋第一緩衝層110的頂表面且可覆蓋堆疊220的底表面、上部絕緣層230的底表面、分隔結構255的底表面、模塑結構260的底表面、第二上部小鍵盤270的底表面及穿透結構280的底表面。第二緩衝層210可由與第一緩衝層110相同的材料形成或包含與第一緩衝層110相同的材料。在此種情 形中，與圖式中所示的情形不同，在第二緩衝層210與第一緩衝層110之間可不存在可觀察到的介面。
參照圖2、圖3A及圖3B，在第二緩衝層210的頂表面上可設置有單位胞元結構SS。單位胞元結構SS可設置於周邊電路結構100的第一區R1上。單位胞元結構SS可藉由夾置於單位胞元結構SS與周邊電路結構100之間的第一緩衝層110及第二緩衝層210而在垂直方向上與周邊電路結構100間隔開。單位胞元結構SS中的每一者可包括堆疊220、半導體圖案SP、絕緣層IL、資料儲存部件DS、第二導電線225及第三導電線227，且此處，半導體圖案SP與絕緣層IL可交替堆疊於第二緩衝層210上。
單位胞元結構SS可包括胞元區CAR及接觸區CTR。胞元區CAR可為其中設置有半導體圖案SP的區，且接觸區CTR可為其中未設置半導體圖案SP的區。
垂直地堆疊(即，在第三方向D3上堆疊)的半導體圖案SP可藉由絕緣層IL而在垂直方向上彼此間隔開。絕緣層IL可夾置於在垂直方向上彼此相鄰的每一對半導體圖案SP之間。絕緣層IL可包括氧化矽層、氮化矽層、氮氧化矽層、含碳氧化矽層、含碳氮化矽層及/或含碳氮氧化矽層中的至少一者。
半導體圖案SP中的每一者可為在第二方向D2上延伸的線形圖案、條形圖案或柱形圖案。半導體圖案可由例如矽、鍺、矽鍺或氧化銦鎵鋅(indium gallium zinc oxide，IGZO)中的至少一者形成或包含矽、鍺、矽鍺或氧化銦鎵鋅(IGZO)中的至少一 者。半導體圖案SP中的每一者可包括第一雜質區、第二雜質區及通道區。通道區可設置於第一雜質區與第二雜質區之間。第一雜質區及第二雜質區可具有第一導電類型(例如，n型)。通道區可不摻雜雜質或可具有與第一導電類型不同的第二導電類型(例如，p型)。
半導體圖案SP可排列成第一行R1至第四行R4。第一行R1至第四行R4中的每一者可包括垂直地堆疊且在垂直方向上彼此交疊的半導體圖案SP。舉例而言，如圖式中所示，第一行R1至第四行R4中的每一者中的半導體圖案SP的數目可為六個，但所述一或多個實施例並非僅限於此。第一行R1至第四行R4可被排列成在第一方向D1上彼此間隔開。第一方向D1與第二方向D2可平行於半導體基板10的頂表面，但可不彼此平行。第三方向D3可為與第一方向D1及第二方向D2二者垂直的方向。
單位胞元結構SS中的每一者可包括堆疊220。堆疊220可包括交替堆疊的第一層間絕緣層221與第一導電線223。垂直地堆疊的第一導電線223可藉由第一層間絕緣層221而在垂直方向上彼此間隔開。第一層間絕緣層221可夾置於在垂直方向上彼此相鄰的每一對第一導電線223之間。
第一導電線223可為在第一方向D1上延伸的線形圖案或條形圖案。第一導電線223可自單位胞元結構SS的胞元區CAR延伸至接觸區CTR。
第一導電線223中的每一者可直接接觸半導體圖案 SP。作為實例，第一導電線223中的每一者可位於與半導體圖案SP實質上相同的水準處。第一導電線223中的每一者可連接至半導體圖案SP的第一雜質區。第一行R1至第四行R4的半導體圖案SP可在保持與第一導電線223中的對應一者相同的水準的同時在第二方向D2上自第一導電線223中的所述對應一者延伸。
參照圖2，堆疊220中的每一者可在單位胞元結構SS的接觸區CTR上具有階梯結構(stepwise structure)。舉例而言，相鄰的一對第一導電線223可在第一方向D1上具有相同的長度，但最頂部的一對第一導電線223的長度可短於最底部的一對第一導電線223的長度。因此，最底部的一對第一導電線223的端部可較最頂部的一對第一導電線223的端部更靠近周邊電路結構100的第二區R2。
作為另一實例，堆疊於接觸區CTR上的第一導電線223在第一方向D1上的長度可隨著距第二緩衝層210的頂表面的距離增大而減小。舉例而言，第一導電線223中的最底部第一導電線223的長度可長於第一導電線223中的其餘第一導電線223的長度。第一導電線223中的最頂部第一導電線223的長度可短於第一導電線223中的其餘第一導電線223的長度。
第一導電線223可由導電材料中的至少一者形成或包含導電材料中的至少一者。舉例而言，導電材料可包括經摻雜的半導體材料(例如，經摻雜的矽、經摻雜的鍺等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)、金屬(例如，鎢、鈦、鉭等)及金 屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)。第一層間絕緣層221可由絕緣材料中的至少一者形成或包含絕緣材料中的至少一者。絕緣材料可包括例如氧化矽、氮化矽及/或氮氧化矽。
參照圖3A及圖3B，單位胞元結構SS中的每一者可更包括垂直地堆疊的資料儲存部件DS。垂直地堆疊的資料儲存部件DS可藉由絕緣層IL而在垂直方向上彼此間隔開。資料儲存部件DS中的每一者可在第二方向D2上自半導體圖案SP中的對應一者延伸。
資料儲存部件DS中的每一者可直接接觸半導體圖案SP中的對應一者。作為實例，資料儲存部件DS中的每一者可位於與半導體圖案SP中的對應一者實質上相同的水準處。資料儲存部件DS中的每一者可連接至半導體圖案SP中的對應一者的第二雜質區。
第二導電線225可設置於單位胞元結構SS中的每一者的胞元區CAR中，以穿透單位胞元結構SS。第二導電線225中的每一者可為在與周邊電路結構100的頂表面垂直的第三方向D3上延伸的柱形圖案或條形圖案。第二導電線225可排列於第一方向D1上。第二導電線225可被設置成分別與半導體圖案SP的第一行R1至第四行R4相鄰。
作為實例，穿透單位胞元結構SS的第二導電線225中的第一第二導電線225可與構成第一行R1的半導體圖案SP的側表面相鄰。第二導電線225中的第一第二導電線225可在垂直方 向上在構成第一行R1的半導體圖案SP的側表面上延伸。穿透單位胞元結構SS的第二導電線225中的第二第二導電線225可與構成第二行R2的半導體圖案SP的側表面相鄰。第二導電線225中的第二第二導電線225可在垂直方向上在構成第二行R2的半導體圖案SP的側表面上延伸。在第二導電線225中的第一第二導電線225與第二行R2的半導體圖案SP之間可夾置有垂直絕緣圖案VIP。垂直絕緣圖案VIP可包括氧化矽層。
在第二導電線225與半導體圖案SP的通道區CH之間可設置有閘極絕緣層GI。閘極絕緣層GI可由高介電常數介電材料、氧化矽、氮化矽或氮氧化矽中的至少一者形成或包含高介電常數介電材料、氧化矽、氮化矽或氮氧化矽中的至少一者，且可具有單層式結構或多層式結構。在實施例中，高介電常數介電材料可包括氧化鉿、氧化矽鉿、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。第二導電線225可由導電材料中的至少一者形成或包含導電材料中的至少一者，且導電材料可包括經摻雜的半導體材料、導電金屬氮化物、金屬及金屬半導體化合物。
第三導電線227可設置於單位胞元結構SS的胞元區CAR中且在第一方向D1上與堆疊220平行地延伸。第三導電線227可由導電材料中的至少一者形成或包含導電材料中的至少一者，且導電材料可為經摻雜的半導體材料、導電金屬氮化物、金 屬及金屬半導體化合物中的一者。第三導電線227中的至少一者可用作參照圖1闡述的共用接地線。
上部絕緣層230可設置於第二緩衝層210的頂表面上。上部絕緣層230可設置於周邊電路結構100的第一區R1上。上部絕緣層230可覆蓋堆疊220的頂表面及端部部分。上部絕緣層230可由絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者形成或包含絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者。
接觸件240可接觸第一導電線223且設置於堆疊220上。接觸件240可穿透上部絕緣層230以將內連層300電性連接至第一導電線223。接觸件240可設置於單位胞元結構SS的接觸區CTR中及堆疊220的階梯結構上。因此，接觸件240的底表面的水準可隨著距胞元區CAR的一個端部的距離在第一方向D1上減小而升高。接觸件240可由導電材料中的至少一者形成或包含導電材料中的至少一者。舉例而言，接觸件240可由鋁、銅、鎢及/或鈷中的至少一者形成或包含鋁、銅、鎢及/或鈷中的至少一者。
模塑結構260可設置於周邊電路結構100的第二區R2上。模塑結構260可包括交替堆疊的第一層261與第二層263。垂直地堆疊的第一層261可藉由第二層263而在垂直方向上彼此間隔開。更具體而言，第二層263可夾置於相鄰的每一對第一層261之間。第一層261中的每一者可設置於與堆疊220的第一導電線223中的對應一者相同的水準處。第二層263中的每一者可分別設 置於與堆疊220的第一層間絕緣層221中的對應一者相同的水準處。第一層261及第二層263可由矽形成或包含矽。作為實例，第一層261可為矽層，且第二層263可為矽-鍺層。模塑結構260的底表面可接觸第二緩衝層210的頂表面，且模塑結構260的頂表面260a可接觸內連層300。
分隔結構255可夾置於模塑結構260與上部絕緣層230之間。分隔結構255可包括絕緣圖案251及包圍絕緣圖案251的絕緣襯墊253。絕緣圖案251及絕緣襯墊253可由絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者形成或包含絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者。上部絕緣層230與模塑結構260可在水平方向上彼此間隔開，其中分隔結構255夾置於上部絕緣層230與模塑結構260之間。因此，分隔結構255可具有分別與上部絕緣層230及模塑結構260接觸的相對的側表面。作為另一實例，分隔結構255可充當周邊電路結構100的第一區R1與第二區R2之間的邊界。然而，可省略分隔結構255。
穿透插塞250可設置於周邊電路結構100的第一區R1上。穿透插塞250可穿透上部絕緣層230、第二緩衝層210及第一緩衝層110且可將內連層300連接至周邊電路結構100。更具體而言，穿透插塞250可接觸周邊電路結構100的導電接墊50的頂表面50a。作為實例，穿透插塞250可設置於分隔結構255與堆疊220之間。穿透插塞250可與堆疊220間隔開，且上部絕緣層230 可夾置於穿透插塞250與堆疊220之間。穿透插塞250可由與接觸件240相同的材料形成或包含與接觸件240相同的材料。舉例而言，穿透插塞250可由鋁、銅、鎢及/或鈷中的至少一者形成或包含鋁、銅、鎢及/或鈷中的至少一者。
第二上部小鍵盤270可設置於第二緩衝層210的頂表面上。第二上部小鍵盤270可設置於周邊電路結構100的第二區R2上。更具體而言，第二上部小鍵盤270可夾置於模塑結構260與第二緩衝層210之間。第二上部小鍵盤270的頂表面及側表面可被模塑結構260覆蓋，且第二上部小鍵盤270的底表面可不被模塑結構260覆蓋。第二上部小鍵盤270的底表面可與模塑結構260的底表面共面。第二上部小鍵盤270可與穿透結構280間隔開。舉例而言，第二上部小鍵盤270可設置於分隔結構255與穿透結構280之間。第二上部小鍵盤270可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。第二上部小鍵盤270可在垂直方向上與周邊電路結構100的第二下部小鍵盤30交疊。
進一步參照圖2及圖3A，穿透結構280可設置於第二緩衝層210的頂表面上。穿透結構280可設置於周邊電路結構100的第二區R2上。穿透結構280可被設置成穿透模塑結構260。因此，穿透結構280的底表面280b可接觸第二緩衝層210的頂表面，且穿透結構280的頂表面280a可接觸內連層300的底表面。穿透結構280的頂表面可與模塑結構260的頂表面共面。穿透結構280 可被塑形成如在垂直方向上穿透模塑結構260的多邊形柱。然而，穿透結構280的結構並非僅限於此。穿透結構280可具有適合於穿透模塑結構260的任何形狀。
穿透結構280的側表面280c可相對於第二緩衝層210的頂表面傾斜一角度。穿透結構280的側表面280c與第二緩衝層210的頂表面210a之間的第一角度θ1可為銳角。舉例而言，第一角度θ1可介於約50度至90度的範圍內。穿透結構280在第一方向D1上的寬度W1可隨著距第二緩衝層210的頂表面的距離在第三方向D3上增大而減小。因此，穿透結構280的底表面280b的寬度可大於穿透結構280的頂表面280a的寬度。穿透結構280可在垂直方向上與周邊電路結構100的第一小鍵盤40交疊。
穿透結構280可與堆疊220間隔開。舉例而言，自堆疊220至穿透結構280的距離W4可介於約1微米至10微米的範圍內。距離W4可為第一導電線223與穿透結構280之間的最短距離(即，在穿透結構280與第一導電線223中的最靠近穿透結構280的一者的端部部分之間)。
參照圖3A及圖4，穿透插塞250可設置於導電接墊50的頂表面50a上。穿透插塞250的底表面250b可接觸導電接墊50的頂表面50a。穿透插塞250可在垂直方向上與導電接墊50交疊。穿透插塞250的底表面250b在第一方向D1上的寬度W3可小於導電接墊50的頂表面50a在第一方向D1上的寬度W2。更具體而言，穿透插塞250的底表面250b在第一方向D1上的寬度W3與 導電接墊50的頂表面50a在第一方向D1上的寬度W2之差可介於約10奈米至30奈米的範圍內。
結合圖3A參照圖4，第一小鍵盤40可設置於第二周邊絕緣層23上。第一小鍵盤40的側表面及底表面可被第二周邊絕緣層23覆蓋。第一小鍵盤40的頂表面40a可不被第二周邊絕緣層23覆蓋且可與第二周邊絕緣層23共面。在實施例中，可設置多個第一小鍵盤40。舉例而言，當在平面圖中觀察時，第一小鍵盤40中的每一者可為矩形形狀，且第一小鍵盤40中的一些第一小鍵盤40可在第一方向D1或第二方向D2上彼此對準。然而，第一小鍵盤40的形狀並非僅限於圖式中所示的矩形形狀且可被進行各種改變以改變成例如多邊形形狀及/或圓形形狀，且第一小鍵盤40的排列並非僅限於圖4中所示的實例且可進行各種修改。第一小鍵盤40可在垂直方向上與穿透結構280交疊。在形成穿透插塞250的製程中第一小鍵盤40可用作用於確定穿透插塞250的位置的參照點。將參照稍後闡述的製作方法更詳細地闡述第一小鍵盤40的作用。
返回參照圖2，內連層300可設置於堆疊220、上部絕緣層230、模塑結構260及穿透結構280上。內連層300可分別包括接觸通孔325、內連結構360以及第一內連絕緣層311、第二內連絕緣層313、第三內連絕緣層315、第四內連絕緣層317及第五內連絕緣層319。內連結構360可分別包括第一內連線330、第二內連線340及第三內連線350以及第一通孔335及第二通孔345。
第一內連絕緣層311可設置於上部絕緣層230的頂表面及模塑結構260的頂表面上。第一內連絕緣層311可設置於周邊電路結構100的第一區R1及第二區R2上。更具體而言，第一內連絕緣層311可覆蓋上部絕緣層230的頂表面、接觸件240的頂表面、分隔結構255的頂表面、模塑結構260的頂表面及穿透結構280的頂表面280a。
接觸通孔325可分別設置於接觸件240及穿透插塞250上。接觸通孔325可設置於第一內連絕緣層311中以穿透第一內連絕緣層311。接觸通孔325可分別耦合至接觸件240及穿透插塞250，以將堆疊220連接至內連層300。
第二內連絕緣層313可設置於第一內連絕緣層311上。第二內連絕緣層313可覆蓋第一內連絕緣層311的頂表面。第一內連線330可設置於第二內連絕緣層313中。第一內連線330可與接觸通孔325接觸，且因此內連結構360可連接至接觸件240及穿透插塞250。
第三內連絕緣層315及第四內連絕緣層317可設置於第一內連絕緣層311及第二內連絕緣層313上。第三內連絕緣層315可覆蓋第一內連線330的頂表面。第一通孔335可設置於第三內連絕緣層315中。第一通孔335可接觸第一內連線330。第三內連絕緣層315可由與第四內連絕緣層317不同的材料形成或包含與第四內連絕緣層317不同的材料，且因此在形成內連層300期間可用作蝕刻停止層。
第四內連絕緣層317可設置於第三內連絕緣層315上。第四內連絕緣層317可覆蓋第三內連絕緣層315的頂表面。第二內連線340可設置於第四內連絕緣層317中。第二內連線340可接觸第一通孔335。
第五內連絕緣層319可設置於第二內連線340及第四內連絕緣層317上。第二通孔345及第三內連線350可設置於第五內連絕緣層319中。第三內連線350可連接至第二通孔345。
接觸通孔325、第一內連線330、第二內連線340及第三內連線350以及第一通孔335及第二通孔345可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。第一內連絕緣層311、第二內連絕緣層313、第三內連絕緣層315、第四內連絕緣層317及第五內連絕緣層319可由絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者形成或包含絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者。與圖式中所示的情形不同，在第一內連絕緣層311、第二內連絕緣層313、第三內連絕緣層315、第四內連絕緣層317及第五內連絕緣層319之間可不存在可觀察到的介面，但所述一或多個實施例並非僅限於此。
圖6至圖13是示出根據實施例的製作半導體記憶體元件的方法的剖視圖。
參照圖6，可形成周邊電路結構100。形成周邊電路結構100可包括：製備半導體基板10，在半導體基板10上形成周邊 電路PTR，形成連接至周邊電路PTR的周邊通孔22及周邊線24，形成周邊絕緣層20以包圍周邊通孔22及周邊線24，且形成頂表面未被周邊絕緣層20覆蓋的第一小鍵盤40及第二下部小鍵盤30。
此處，半導體基板10可由以下中的至少一者形成或包含以下中的至少一者：矽(Si)、鍺(Ge)、矽鍺(SiGe)、鎵砷(GaAs)、銦鎵砷(InGaAs)、鋁鎵砷(AlGaAs)或其組合。半導體基板10可包含經摻雜的半導體材料及/或未經摻雜的半導體材料或本征半導體材料中的至少一者且可具有單晶結構、非晶結構及多晶結構中的一種晶體結構。
在實施例中，周邊電路PTR可包括其中半導體基板10用作通道區的金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體。作為實例，形成周邊電路PTR可包括：在半導體基板10中形成元件隔離圖案15以界定主動區，在半導體基板10上依序形成周邊閘極絕緣層27與周邊閘極電極28，且執行雜質注入製程以在半導體基板10中在周邊閘極電極28的兩側處形成源極/汲極區25。可在周邊閘極電極28的側表面上形成周邊閘極間隔件26。可在周邊電路結構100的第一區R1上形成周邊電路PTR。
周邊絕緣層20可包括覆蓋周邊電路PTR的單個絕緣層或多個堆疊的絕緣層。周邊絕緣層20可包括例如氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數介電層。
可在周邊絕緣層20的頂表面上形成第一小鍵盤40及第二下部小鍵盤30。更具體而言，可在周邊電路結構100的第二區 R2上設置第一小鍵盤40及第二下部小鍵盤30。可藉由在周邊絕緣層20的頂表面中形成溝渠且使用導電材料填充所述溝渠來形成第一小鍵盤40及第二下部小鍵盤30。第一小鍵盤40及第二下部小鍵盤30可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。
形成周邊通孔22及周邊線24可包括：形成周邊通孔22以穿透周邊絕緣層20的一些部分且形成連接至周邊通孔22的周邊線24。
可在周邊電路結構100上形成第一緩衝層110。可藉由沈積絕緣材料來形成第一緩衝層110。第一緩衝層110可由以下中的至少一者形成或包含以下中的至少一者：氮化矽、氧化矽、氮氧化矽及/或含碳氮化矽。
參照圖7，可製備其中第一層261與第二層263交替堆疊的模塑結構260。模塑結構260可為含矽基板。更具體而言，模塑結構260的第一層261可為矽層，且第二層263可為矽-鍺層。模塑結構260可具有彼此相對的第一表面260a與第二表面260b。可對模塑結構260進行蝕刻以形成第一溝渠TR1及第二溝渠TR2。第一溝渠TR1可被形成為與第二溝渠TR2間隔開。第一溝渠TR1的深度可小於第二溝渠TR2的深度。更具體而言，第一溝渠TR1的底表面TR1b可較第二溝渠TR2的底表面TR2b更靠近模塑結構260的第一表面260a。
參照圖8，可藉由使用導電材料填充第一溝渠TR1來形成第二上部小鍵盤270。第二上部小鍵盤270可由金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者形成或包含金屬材料(例如，鋁、銅、鎢及/或鈷)中的至少一者。可藉由使用絕緣材料填充第二溝渠TR2來形成穿透結構280。穿透結構280的絕緣材料可包括氧化矽、氮化矽及/或氮氧化矽。可對模塑結構260的第一表面260a執行平坦化製程，且因此，模塑結構260的頂表面260a、第二上部小鍵盤270的頂表面及穿透結構280的頂表面可彼此共面。此後，可在模塑結構260的第一表面260a上形成第二緩衝層210。可使用與形成第一緩衝層110的方法實質上相同的方法來形成第二緩衝層210。第二緩衝層210可被形成為覆蓋模塑結構260的第一表面260a、第二上部小鍵盤270及穿透結構280且可具有被暴露至外部的第一表面210a。
參照圖9，可將模塑結構260以固定的方式放置於周邊電路結構100上。將模塑結構260放置於周邊電路結構100上可包括：在第一緩衝層110的頂表面110a上設置模塑結構260，使得第二上部小鍵盤270在垂直方向上與第二下部小鍵盤30交疊，且接著執行熱處理製程以將第一緩衝層110貼合至第二緩衝層210。
可將其中形成有第二上部小鍵盤270及穿透結構280的模塑結構260設置於周邊電路結構100上。此處，可將模塑結構260放置成使得第二緩衝層210的第一表面210a面對周邊電路結 構100。更具體而言，可對第二下部小鍵盤30及第二上部小鍵盤270的位置進行核查，且接著可將模塑結構260放置成使得第二上部小鍵盤270在垂直方向上與第二下部小鍵盤30交疊。因此，第二上部小鍵盤270與第二下部小鍵盤30可在垂直方向上彼此交疊且優選地在第三方向D3上彼此對準。第二緩衝層210的第一表面210a可接觸第一緩衝層110的頂表面110a。第二上部小鍵盤270及第二下部小鍵盤30可用作確定將設置模塑結構260的位置的參照點。
作為對第一緩衝層110及第二緩衝層210進行熱處理製程的結果，第一緩衝層110與第二緩衝層210可貼合至彼此。因此，可將模塑結構260緊固或固定至周邊電路結構100。作為熱處理製程的結果，第一緩衝層110與第二緩衝層210可在位於第一緩衝層110與第二緩衝層210之間的介面處在化學上結合至彼此或在實體上結合至彼此。與圖式中所示的情形不同，第一緩衝層110與第二緩衝層210之間的介面可不為可觀察到的。
結合圖9參照圖10，可在模塑結構260中形成分隔結構255。形成分隔結構255可包括：形成穿透模塑結構260的溝渠，形成絕緣襯墊253以覆蓋溝渠的內表面，且形成絕緣圖案251以填充溝渠的其餘部分。絕緣襯墊253及絕緣圖案251可由絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者形成或包含絕緣材料(例如，氧化矽、氮化矽及/或氮氧化矽)中的至少一者。分隔結構255可形成於周邊電路結構100的第一區R1與第 二區R2之間的邊界上。然而，所述一或多個實施例並非僅限於此，且可省略分隔結構255的形成。
可對模塑結構260的第二表面260b執行蝕刻製程，以移除模塑結構260的上部部分及分隔結構255的上部部分。可執行蝕刻製程直至穿透結構280的頂表面280a被暴露出為止。因此，模塑結構260的第二表面260b、分隔結構255的頂表面及穿透結構280的頂表面可彼此共面。
參照圖11，可在周邊電路結構100的第一區R1上形成堆疊220。形成堆疊220可包括：對模塑結構260進行蝕刻以形成初步堆疊，對初步堆疊執行替換製程以形成堆疊220，且形成上部絕緣層230以覆蓋堆疊220。
可對模塑結構260進行蝕刻以形成初步堆疊。更具體而言，可對設置於周邊電路結構100的第一區R1上的模塑結構260進行蝕刻以形成階梯結構中的初步堆疊。初步堆疊可包括交替堆疊的第一層261與第二層263。初步堆疊的第一層261可為矽層，且第二層263可為矽-鍺層。
所述替換製程可包括：移除初步堆疊的第一層261以形成第一空區，使用導電材料填充第一空區以形成第一導電線223，移除第二層263以形成第二空區，且使用絕緣材料填充第二空區以形成第一層間絕緣層221。在實施例中，導電材料可包括經摻雜的半導體材料(例如，經摻雜的矽、經摻雜的鍺等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)、金屬(例如，鎢、鈦、鉭等) 及金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)中的至少一者。絕緣材料可包括氧化矽、氮化矽及/或氮氧化矽中的至少一者。因此，可形成堆疊220。
可在周邊電路結構100的第一區R1上形成上部絕緣層230以覆蓋堆疊220。可藉由沈積絕緣材料來形成上部絕緣層230。絕緣材料可包括例如氧化矽、氮化矽及/或氮氧化矽中的至少一者。上部絕緣層230可被形成為填充自其中移除模塑結構260的區。更具體而言，上部絕緣層230可被形成為覆蓋堆疊220的頂表面及側表面且填充分隔結構255與堆疊220之間的間隙區。
參照圖12，可在堆疊220的第一導電線223的頂表面上形成接觸件240。可藉由形成穿透上部絕緣層230的穿透孔且使用導電材料填充所述穿透孔來形成接觸件240。穿透孔可形成於堆疊220的階梯結構上，以暴露出第一導電線223的頂表面。導電材料可包括鋁、銅、鎢及/或鈷。
參照圖13，可將穿透插塞250形成為穿透上部絕緣層230、第二緩衝層210及第一緩衝層110。形成穿透插塞250可包括：將第一光L照射至穿透結構280的頂表面上以獲得關於第一小鍵盤40的位置的資訊，在將基於關於第一小鍵盤40的位置的資訊形成穿透插塞250的位置處形成穿透孔，且使用導電材料填充所述穿透孔以形成穿透插塞250。
更具體而言，可將第一光L照射至穿透結構280的頂表面上。穿透結構280對第一光L的透射率可高於模塑結構260對 第一光L的透射率。第一光L可為可見光、紅外光及/或紫外光，但所述一或多個實施例並非僅限於該些實例。可使用第一光L來核查第一小鍵盤40的位置。可使用第一小鍵盤40的位置來計算穿透插塞250的位置。此後，可在計算出的位置處形成用於穿透插塞250的穿透孔。舉例而言，計算出的位置可為形成導電接墊50的位置。可藉由使用導電材料填充穿透孔來形成穿透插塞250。導電材料可包括鋁、銅、鎢及/或鈷中的至少一者。
在藉由依序形成或堆疊多個層及多個圖案的方法製作半導體元件的情形中，可更輕易地使圖案在垂直方向上彼此對準。反之，在藉由將獨立製備的上部板與下部板貼合至彼此的方法製作半導體元件的情形中，可能難以使上部板與下部板精確地對準。具體而言，當圖案被形成為穿透上部板及下部板時，在下部板的期望的區(例如，搭接接墊)上精密地形成穿過上部板的圖案可能非常困難。為減少製作製程中的該些困難或未對準問題，可將與穿透圖案接觸的搭接接墊形成為具有增大的寬度，所述寬度足夠大以防止接觸失效。然而，若搭接接墊的寬度增大，則難以增大半導體元件的積體密度。根據實施例，穿透結構280可被設置成在垂直方向上與第一小鍵盤40交疊。可使用第二上部小鍵盤270及第二下部小鍵盤30將周邊電路結構100與堆疊220貼合至彼此，且接著可使用穿過穿透結構280的第一光L來核查第一小鍵盤40的位置。基於核查到的第一小鍵盤40的位置，可更精確地計算穿透插塞250的位置。因此，可減小與穿透插塞250 接觸的導電接墊50的寬度，且進而使得可增大半導體記憶體元件的積體密度。
返回參照圖3A，可在上部絕緣層230、模塑結構260及穿透結構280上形成內連層300。形成內連層300可包括：形成接觸通孔325、內連結構360以及第一內連絕緣層311、第二內連絕緣層313、第三內連絕緣層315、第四內連絕緣層317及第五內連絕緣層319。因此，半導體記憶體元件可被製作成具有圖3A所示結構。
圖14是示出根據實施例的沿著圖2所示線I-I’截取的半導體記憶體元件的剖視圖。在以下說明中，先前參照圖1、圖2、圖3A、圖3B、圖4及圖5闡述的部件可由相同的參考編號標識，而不再對其重複說明予以贅述。
參照圖14，在第二半導體基板200上可設置有堆疊220、接觸件240、上部絕緣層230、分隔結構255及模塑結構260。第二半導體基板200可實質上相同於參照圖1、圖2、圖3A及圖3B闡述的半導體基板10，且堆疊220、接觸件240、上部絕緣層230、分隔結構255及模塑結構260可被配置成具有與參照圖1、圖2、圖3A及圖3B闡述的堆疊220、接觸件240、上部絕緣層230、分隔結構255及模塑結構260實質上相同的特徵。
第二半導體基板200可具有第一區R1及第二區R2。第二半導體基板200的第一區R1及第二區R2可實質上相同於參照圖1、圖2、圖3A及圖3B闡述的周邊電路結構100的第一區R1 及第二區R2。
第一緩衝層110可覆蓋上部絕緣層230的頂表面、分隔結構255的頂表面、模塑結構260的頂表面、第一小鍵盤40’的頂表面及第二下部小鍵盤30’的頂表面。第一緩衝層110可包含與參照圖1、圖2、圖3A及圖3B闡述的第一緩衝層110相同的材料。在第一緩衝層110的頂表面上可設置有第二緩衝層210。第二緩衝層210可由與第一緩衝層110相同的材料形成或包含與第一緩衝層110相同的材料。
第一小鍵盤40’及第二下部小鍵盤30’可設置於模塑結構260的上部部分中。更具體而言，第一小鍵盤40’及第二下部小鍵盤30’可設置於第二半導體基板200的第二區R2上。模塑結構260可覆蓋第一小鍵盤40’的底表面及側表面以及第二下部小鍵盤30’的底表面及側表面。此處，第一小鍵盤40’的頂表面及第二下部小鍵盤30’的頂表面可不被模塑結構260覆蓋且可接觸第一緩衝層110。
第一半導體基板10可設置於第二緩衝層210的頂表面上。第一半導體基板10可被配置成具有與參照圖1、圖2、圖3A及圖3B闡述的半導體基板10實質上相同的特徵。在第一半導體基板10上可設置有周邊電路PTR、周邊通孔22、周邊線24及覆蓋周邊電路PTR的周邊絕緣層20。周邊電路PTR、周邊通孔22、周邊線24及周邊絕緣層20可被配置成具有與圖1、圖2、圖3A及圖3B中的周邊電路PTR、周邊通孔22、周邊線24及周邊絕緣 層20實質上相同的特徵。
在第一半導體基板10的下部部分中可設置有第二上部小鍵盤270’。第二上部小鍵盤270’的頂表面及側表面可被第一半導體基板10覆蓋。第二上部小鍵盤270’的底表面可不被第一半導體基板10覆蓋且可接觸第二緩衝層210。第二上部小鍵盤270’可在垂直方向上與第二下部小鍵盤30’交疊。
在第一半導體基板10上可設置有穿透結構280。更具體而言，穿透結構280可被設置成穿透第一周邊絕緣層21。穿透結構280的頂表面可與第一周邊絕緣層21的頂表面21a共面，且穿透結構280的底表面可與第一周邊絕緣層21的底表面共面。穿透結構280的側表面可相對於第一半導體基板10的頂表面傾斜一角度。作為實例，穿透結構280的頂表面的寬度可小於穿透結構280的底表面的寬度。穿透結構280可在垂直方向上與第一小鍵盤40’交疊。
穿透插塞250被可設置成穿透周邊絕緣層20、第一緩衝層110及第二緩衝層210且可連接至接觸件240。更具體而言，穿透插塞250可將內連層300的內連結構360電性連接至堆疊220的第一導電線223。
在周邊絕緣層20及周邊線24上可形成有內連層300。內連層300可被配置成具有與圖1、圖2、圖3A及圖3B中的內連層300實質上相同的特徵。內連結構360可電性連接至周邊線24。
根據本發明概念的實施例，半導體記憶體元件可包括穿 透結構，所述穿透結構在垂直方向上與第一小鍵盤交疊。第一小鍵盤可用作精確地計算將形成穿透插塞的位置的參照，且因此可減小與穿透插塞接觸的導電接墊的寬度。因此，可增大半導體記憶體元件的積體密度。
儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者應理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可對本文進行形式及細節上的變化。
10:半導體基板
15:元件隔離圖案
20:周邊絕緣層
21:第一周邊絕緣層
22:周邊通孔
23:第二周邊絕緣層
24:周邊線
25:周邊源極/汲極區/源極/汲極區
26:周邊閘極間隔件
27:周邊閘極絕緣層
28:周邊閘極電極
29:周邊頂蓋圖案
30:第二下部小鍵盤
40:第一小鍵盤
50:導電接墊
100:周邊電路結構
110:第一緩衝層
210:第二緩衝層
220:堆疊
221:第一層間絕緣層
223:第一導電線
230:上部絕緣層
240:接觸件
250:穿透插塞
251:絕緣圖案
253:絕緣襯墊
255:分隔結構
260:模塑結構
260a:頂表面/第一表面
261:第一層
263:第二層
270:第二上部小鍵盤
280:穿透結構
280a:頂表面
280b:底表面
280c:側表面
300:內連層
311:第一內連絕緣層
313:第二內連絕緣層
315:第三內連絕緣層
317:第四內連絕緣層
319:第五內連絕緣層
325:接觸通孔
330:第一內連線
335:第一通孔
340:第二內連線
345:第二通孔
350:第三內連線
360:內連結構
C:區
D1:第一方向
D2:第二方向
D3:第三方向
PTR:周邊電路
R1:第一區/第一行
R2:第二區/第二行
W1:寬度

Claims (10)

  1. 一種半導體記憶體元件，包括： 周邊電路結構，包括在第一區中整合於半導體基板上的周邊電路及設置於第二區中的第一小鍵盤； 堆疊，設置於所述周邊電路結構的所述第一區上，所述堆疊包括多條第一導電線，所述多條第一導電線在第一方向上延伸且在與所述第一方向垂直的第三方向上垂直地堆疊； 上部絕緣層，覆蓋所述堆疊； 內連層，設置於所述上部絕緣層上； 穿透插塞，與所述堆疊間隔開且被設置成穿透所述上部絕緣層以將所述內連層連接至所述周邊電路結構的所述周邊電路； 模塑結構，設置於所述周邊電路結構的所述第二區上且在所述第一方向上與所述堆疊間隔開；以及 穿透結構，被設置成穿透所述模塑結構且在垂直方向上與所述第一小鍵盤交疊。
  2. 如請求項1所述的半導體記憶體元件，更包括： 第一緩衝層，設置於所述周邊電路結構的頂表面上；以及 第二緩衝層，設置於所述堆疊的底表面上， 其中所述第一緩衝層與所述第二緩衝層相互接觸。
  3. 如請求項2所述的半導體記憶體元件，其中所述穿透插塞被設置成穿透所述第二緩衝層及所述第一緩衝層。
  4. 如請求項1所述的半導體記憶體元件，更包括： 第二緩衝層，覆蓋所述堆疊的底表面及所述穿透結構的底表面；以及 第二上部小鍵盤，夾置於所述第二緩衝層與所述模塑結構之間， 其中所述周邊電路結構更包括設置於所述周邊電路結構的所述第二區上的第二下部小鍵盤，且 所述第二上部小鍵盤與所述第二下部小鍵盤在垂直方向上彼此交疊。
  5. 如請求項1所述的半導體記憶體元件，其中所述周邊電路結構更包括與所述穿透插塞的底表面接觸的導電接墊， 所述穿透插塞的所述底表面具有第一寬度， 所述導電接墊具有第二寬度，且 所述第一寬度與所述第二寬度之差介於約10奈米至30奈米的範圍內。
  6. 如請求項1所述的半導體記憶體元件，更包括覆蓋所述穿透結構的底表面的第二緩衝層， 其中所述穿透結構的側表面相對於所述第二緩衝層的頂表面傾斜一角度。
  7. 如請求項1所述的半導體記憶體元件，其中所述穿透結構包含氧化矽或氮化矽。
  8. 如請求項1所述的半導體記憶體元件，其中在所述第一方向上自所述多條第一導電線中的一者至所述穿透結構的最短距離介於約1微米至10微米的範圍內。
  9. 如請求項1所述的半導體記憶體元件，更包括夾置於所述模塑結構與所述上部絕緣層之間的分隔結構。
  10. 如請求項1所述的半導體記憶體元件，其中所述周邊電路結構更包括包圍所述周邊電路的第一周邊絕緣層及設置於所述第一周邊絕緣層上的第二周邊絕緣層，且 所述第一小鍵盤的頂表面與所述第二周邊絕緣層的頂表面共面。
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