CN114203703A - 半导体器件 - Google Patents

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CN114203703A CN202111082505.3A CN202111082505A CN114203703A CN 114203703 A CN114203703 A CN 114203703A CN 202111082505 A CN202111082505 A CN 202111082505A CN 114203703 A CN114203703 A CN 114203703A
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柳镐仁
蔡教锡
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Abstract

一种半导体器件可以包括：衬底，包括沟槽和接触凹陷，接触凹陷具有弯曲的表面轮廓；导电图案，位于沟槽中；掩埋接触，包括填充所述接触凹陷的第一部分和位于第一部分上的第二部分；以及间隔物结构，包括第一间隔物和第二间隔物。第二部分可以为柱状，并且其宽度小于第一部分的顶表面的宽度。掩埋接触可以通过间隔物结构与导电图案间隔开。第一间隔物可以在间隔物结构的最外部分处位于掩埋接触的第一部分上。第一间隔物可以沿着掩埋接触的第二部分延伸并接触掩埋接触。第二间隔物沿着导电图案的侧表面和沟槽延伸。第二间隔物可以接触导电图案。第一间隔物可以包括氧化硅。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年9月17日提交的韩国专利申请No.10-2020-0119799的优先权，上述韩国专利申请的公开内容以引用的方式全部合并于本申请中。
技术领域
本公开涉及半导体器件。
背景技术
随着半导体器件变得高度集成，用于在任何给定区域中实现尽可能多的半导体器件的各个电路图案变得更加复杂。
同时，随着半导体存储器件的集成密度增加，寄生电容和/或漏电流的影响逐渐增加。由于寄生电容和漏电流降低了半导体器件的工作特性，因此需要能够降低和/或最小化寄生电容和漏电流的半导体器件。
发明内容
本公开的实施例提供了具有改善的工作特性的半导体器件。
然而，本公开的实施例不限于这里阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的实施例，半导体器件可以包括：衬底，所述衬底包括沟槽和接触凹陷，所述接触凹陷具有弯曲的表面轮廓；导电图案，所述导电图案位于所述沟槽中，并且所述导电图案的宽度小于所述沟槽的宽度；掩埋接触，所述掩埋接触包括第一部分和位于所述第一部分上的第二部分，所述第一部分填充所述接触凹陷，所述第二部分为柱状，并且所述第二部分的宽度小于所述第一部分的顶表面的宽度；以及间隔物结构，所述间隔物结构位于所述导电图案的侧表面上。所述间隔物结构可以包括第一间隔物和第二间隔物。所述掩埋接触可以通过所述间隔物结构与所述导电图案间隔开。所述第一间隔物可以在所述间隔物结构的最外部分处位于所述掩埋接触的所述第一部分上。所述第一间隔物可以沿着所述掩埋接触的所述第二部分延伸并接触所述掩埋接触。所述第二间隔物可以沿着所述导电图案的所述侧表面和所述沟槽延伸。所述第二间隔物可以接触所述导电图案。所述第一间隔物可以包括氧化硅。
根据本公开的实施例，半导体器件可以包括：衬底，所述衬底包括隔离膜和由所述隔离膜限定的有源区，所述有源区在第一方向上布置；多个掩埋接触，所述多个掩埋接触连接至所述有源区并在第二方向上布置，所述第二方向不同于所述第一方向，所述多个掩埋接触包括第一部分和位于所述第一部分上的第二部分，所述第一部分沉陷到所述隔离膜和所述有源区中，所述第二部分的宽度小于所述第一部分的顶表面的宽度，并且所述第二部分为柱状，所述第一部分的宽度随着远离所述衬底的顶表面而减小；多个位线结构，所述多个位线结构位于所述多个掩埋接触之间，并且在第三方向上延伸跨过所述有源区，所述第三方向与所述第二方向相交，所述多个位线结构包括与所述有源区交叠的第一位线结构和与所述隔离膜交叠的第二位线结构，所述第一位线结构和所述第二位线结构被布置为使得所述多个掩埋接触的所述第一部分位于所述第一位线结构与所述第二位线结构之间；以及间隔物结构，所述间隔物结构沿着所述多个位线结构的侧表面在所述第三方向上延伸。所述间隔物结构可以包括第一间隔物。所述第一间隔物可以包括氧化硅。所述第一间隔物可以位于所述间隔物结构的最外部分处，并且可以沿着所述多个掩埋接触的所述第二部分的侧表面延伸。
根据本公开的实施例，半导体器件可以包括：衬底，所述衬底包括栅极沟槽；栅电极，所述栅电极填充所述栅极沟槽的一部分并在第一方向上延伸；源极/漏极区，所述源极/漏极区位于所述栅电极的侧表面上；掩埋接触，所述掩埋接触电连接至所述源极/漏极区并在第一方向上布置，所述掩埋接触包括第一部分和第二部分；定位焊盘，所述定位焊盘位于所述掩埋接触上；电容器结构，所述电容器结构位于所述定位焊盘上并电连接至所述定位焊盘和所述掩埋接触；位线结构，所述位线结构在所述掩埋接触之间在第二方向上延伸，所述第二方向与所述第一方向相交，所述位线结构在所述第一方向上彼此间隔开，并且所述位线结构包括导电图案和位于所述导电图案上的覆盖图案；以及间隔物结构，所述间隔物结构位于所述位线结构的侧表面上，所述间隔物结构在所述第二方向上延伸。在沿所述第一方向截取的截面图中，所述掩埋接触的所述第一部分可以沉陷到所述衬底中并且可以具有朝向所述衬底凸出的半椭圆形状，并且所述掩埋接触的所述第二部分可以具有宽度小于所述第一部分的顶表面的宽度的柱状。所述间隔物结构可以包括第一间隔物和第二间隔物，所述第一间隔物和所述第二间隔物包括氧化硅。所述掩埋接触的所述第二部分可以通过所述间隔物结构与所述位线结构间隔开。所述第一间隔物可以接触所述掩埋接触的所述第二部分。所述第二间隔物可以接触所述位线结构的所述侧表面。所述掩埋接触的所述第一部分和所述第二部分之间的边界可以位于与所述第一间隔物的底表面相同的平面上。
根据以下详细描述、附图和权利要求，其他特征和实施例可以是显而易见的。
附图说明
通过参考附图详细描述本公开的实施例，本公开的以上以及其他实施例和特征将变得更加明显，其中：
图1是根据本公开的一些实施例的半导体器件的布局图；
图2是沿着图1的线A-A截取的截面图；
图3是图2的区域R的放大截面图；
图4是沿着图1的线B-B截取的截面图；
图5是根据本公开的一些实施例的半导体器件的截面图；
图6是根据本公开的一些实施例的半导体器件的截面图；
图7至图15是示出根据本公开的一些实施例的制造半导体器件的方法的截面图；
图16是示出根据本公开的一些实施例的制造半导体器件的方法的截面图；以及
图17是示出根据本公开的一些实施例的制造半导体器件的方法的截面图。
具体实施方式
当在本说明书中结合数值使用术语“大约”或“基本上”时，其意图是相关的数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，其意图是不要求几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是被修饰为“大约”还是“基本上”，应该理解的是，这些数值和形状应该被解释为包括所述数值或形状周围的制造或操作公差(例如，±10％)。
诸如“…中的至少一个(种)”的表述当在元素列表(例如，A、B和C)之后时，修饰整个元素列表，而不修饰列表中的个别元素。例如，“A、B和C中的至少一个(种)”、“A、B或C中的至少一个(种)”、“A、B、C或它们的组合中的一个(种)”和“A、B、C和它们的组合中的一个(种)”可以分别理解为覆盖下列组合中的任何一种：A；B；A和B；A和C；B和C；以及A、B和C。
图1是根据本公开的一些实施例的半导体器件的布局图。图2是沿着图1的线A-A截取的截面图。图3是图2的区域R的放大截面图。图4是沿着图1的B-B线截取的截面图。
参考图1至图4，根据本公开的一些实施例的半导体器件可以包括衬底100、隔离膜105、字线结构110、绝缘图案120、位线结构(135_1和135_2)、直接接触136、间隔物结构(150_1和150_2)、掩埋接触140、层间绝缘膜180和电容器结构190。
衬底100可以具有基体衬底和外延层堆叠的结构，但是本公开不限于此。衬底100可以是硅衬底、镓砷衬底、硅锗衬底或绝缘体上半导体(SOI)衬底。衬底100在下文中将被描述为硅衬底。
衬底100可以包括有源区AR。随着根据本公开的一些实施例的半导体器件的设计规则减少，有源区AR可以形成为对角条。例如，如图1所示，有源区AR可以形成为在第一方向DR1上延伸的条。有源区AR可以在第一方向DR1上布置。有源区AR可以被布置为使得一个有源区AR的中心可以与其他有源区AR的端部相邻。
有源区AR可以包括杂质，并且可以用作源极区和漏极区。在一些实施例中，有源区AR的中心可以经由直接接触136电连接至第一位线结构135_1，并且每个有源区AR的两端可以经由掩埋接触140和定位焊盘(landing pad)160电连接至电容器结构190。
隔离膜105可以限定有源区AR。每个隔离膜105被图示为具有倾斜的侧表面，但是本公开不限于此。
隔离膜105可以包括氧化硅、氮化硅或它们的组合，但是本公开不限于此。隔离膜105可以是由单一类型的绝缘材料形成的单层膜，或者可以是由各种类型的绝缘材料形成的多层膜。
字线结构110可以沿着第二方向DR2对角地延伸跨过有源区AR和位线结构135。例如，字线结构110可以对角地跨过有源区AR，并且可以垂直地跨过位线结构135。字线结构110可以彼此平行地延伸。字线结构110可以以规则的间隔彼此间隔开。
在一些实施例中，字线结构110可以掩埋在衬底100中。例如，衬底100可以包括在第二方向DR2上延伸的栅极沟槽110t。字线结构110可以包括栅极介电膜111、第一栅电极112、第二栅电极113和栅极覆盖图案114。
栅极介电膜111可以沿着栅极沟槽110t的侧壁和底部延伸。栅极介电膜111可以沿着栅极沟槽110t的至少一部分的轮廓延伸。栅极介电膜111可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅大的介电常数的高k材料中的至少一种，但是本公开不限于此。
第一栅电极112和第二栅电极113可以顺序地形成在栅极介电膜111上。第一栅电极112和第二栅电极113可以填充栅极沟槽110t的至少一部分。
字线结构110被示为包括两个栅电极的多层结构，但是本公开不限于此。或者，字线结构110可以仅包括一个栅极结构。第一栅电极112和第二栅电极113可以包括例如金属、多晶硅或它们的组合，但是本公开不限于此。
栅极覆盖图案114可以形成在第二栅电极113上。栅极覆盖图案114可以填充栅极沟槽110t的没有被第一栅电极112和第二栅电极113填充的部分。栅极介电膜111被示为沿着栅极覆盖图案114的侧壁延伸，但是本公开不限于此。
栅极覆盖图案114可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氧化硅(SiCON)和它们的组合中的至少一种。
绝缘图案120可以形成在衬底100和隔离膜105上。在一些实施例中，在没有形成直接接触136和掩埋接触140的区域中，绝缘图案120可以沿着衬底100的顶表面和隔离膜105的顶表面延伸。
如图所示，绝缘图案120可以是单层膜或多层膜。例如，绝缘图案120可以包括顺序地堆叠在衬底100上的第一绝缘膜121、第二绝缘膜122和第三绝缘膜123。
第一绝缘膜121可以包括例如氧化硅。第二绝缘膜122可以包括具有与第一绝缘膜121不同的蚀刻选择性的材料。例如，第二绝缘膜122可以包括氮化硅。第三绝缘膜123可以包括介电常数小于第二绝缘膜122的介电常数的材料。例如，第三绝缘膜123可以包括氧化硅。
位线结构(135_1和135_2)可以形成在衬底100和隔离膜105上。位线结构(135_1和135_2)可以沿第三方向DR3对角地延伸跨过有源区AR和字线结构110。例如，位线结构(135_1和135_2)可以对角地跨过有源区AR，并且可以垂直地穿过字线结构110。位线结构(135_1和135_2)可以彼此平行地延伸。位线结构(135_1和135_2)可以以规则的间隔彼此间隔开。
位线结构(135_1和135_2)可以包括与衬底100交叠的第一位线结构135_1和与隔离膜105交叠的第二位线结构135_2。第一位线结构135_1可以形成在直接接触136上。第二位线结构135_2可以形成在绝缘图案120上。
位线结构(135_1和135_2)可以包括依次设置在衬底100上的导电图案130和覆盖图案134。
如图所示，导电图案130可以是单层膜或可以是多层膜。例如，导电图案130可以包括顺序地堆叠在衬底100上的第一导电膜131、第二导电膜132和第三导电膜133。
第一导电膜131、第二导电膜132和第三导电膜133可以包括例如多晶硅、TiN、TiSiN、钨、硅化钨或它们的组合，但是本公开不限于此。例如，第一导电膜131可以包括多晶硅，第二导电膜132可以包括TiSiN，并且第三导电膜133可以包括钨。
覆盖图案134可以形成在导电图案130上。例如，覆盖图案134可以形成在第三导电膜133上。覆盖图案134可以包括氮化硅，但是本公开不限于此。
直接接触136可以穿透绝缘图案120以连接衬底100的有源区AR和位线结构(135_1和135_2)。直接接触136可以在第四方向DR4上穿透绝缘图案120。例如，衬底100可以包括形成在隔离膜105中的有源区AR和第一沟槽136t。第一沟槽136t可以穿透绝缘图案120以暴露至少部分有源区AR。直接接触136可以形成在第一沟槽136t中，以连接有源区AR和导电图案130。
在一些实施例中，如图1所示，第一沟槽136t可以暴露有源区AR的中心。因此，直接接触136可以与有源区AR的中心交叠。此外，设置在直接接触136上的第一位线结构135_1可以与有源区AR的中心交叠。在一些实施例中，一些第一沟槽136t可以与隔离膜105的一部分交叠。因此，第一沟槽136t不仅可以暴露衬底100的一部分，还可以暴露隔离膜105的一部分。
直接接触136可以包括导电材料。因此，位线结构(135_1和135_2)的导电图案130可以电连接至衬底100的有源区AR。衬底100的连接至导电图案130和直接接触136的有源区AR可以用作源极区和漏极区。
在一些实施例中，直接接触136可以包括与第一导电膜131相同的材料。例如，直接接触136可以包括多晶硅，但是本公开不限于此。在另一个示例中，直接接触136可以包括与第一导电膜131的材料不同的材料。
在一些实施例中，直接接触136的宽度可以小于第一沟槽136t的宽度。例如，如图2所示，直接接触136可以仅与衬底100的被第一沟槽136t暴露的部分交叠。直接接触136可以布置在衬底100的被第一沟槽136t暴露的部分的中心处。
在一些实施例中，位线结构(135_1和135_2)的宽度可以小于第一沟槽136t的宽度。例如，位线结构(135_1和135_2)的宽度可以基本上与直接接触136的宽度相同。
掩埋接触140可以形成在位线结构(135_1和135_2)之间的衬底100上。例如，如图2所示，掩埋接触140可以介于由字线结构110和位线结构(135_1和135_2)限定的区域中。掩埋接触140可以形成彼此间隔开的多个隔离区域。掩埋接触140可以在第一方向DR1和第二方向DR2上布置。
掩埋接触140可以穿透绝缘图案120以连接衬底100的有源区AR和定位焊盘160。例如，衬底100可以在有源区AR中包括接触凹陷140t。接触凹陷140t可以穿透绝缘图案120以暴露有源区AR的一部分。掩埋接触140可以形成在接触凹陷140t中，以连接衬底100的有源区AR和定位焊盘160。
在一些实施例中，接触凹陷140t可以暴露每个有源区AR的两端。因此，如图1所示，掩埋接触140可以连接至每个有源区AR的两端。接触凹陷140t的一部分可以与隔离膜105的一部分交叠。因此，接触凹陷140t不仅可以暴露衬底100的一部分，还可以暴露隔离膜105的一部分。
掩埋接触140可以包括第一部分141和第二部分142。
第一部分141可以填充接触凹陷140t的至少一部分。接触凹陷140t可以具有弯曲的表面轮廓。接触凹陷140t可以具有例如朝向衬底100凸出的弯曲表面轮廓。换句话说，接触凹陷140t在第二方向DR2上的宽度可以随着远离衬底100的顶表面100u而增加。因此，在第一位线结构135_1与第二位线结构135_2之间，第一部分141可以对应于掩埋接触140的沉陷到隔离膜105和有源区AR中的部分。第一部分141可以具有朝向衬底100凸出的半椭圆形状。此外，第一部分141在第二方向DR2上的第一宽度W1可以随着远离衬底100的顶表面100u而增加。
第二部分142可以设置在第一部分141上。第二部分142在第二方向DR2上的第二宽度W2可以小于第一部分141在第二方向DR2上的第一宽度W1。第二部分142可以为在第二方向R2上具有第二宽度W2的柱状。
在一些实施例中，第一部分141的顶表面141u可以位于与衬底100的顶表面100u基本相同的平面上。即，第一部分141与第二部分142之间的边界可以位于与衬底100的顶表面100u相同的平面上。
掩埋接触140可以包括导电材料。因此，掩埋接触140可以电连接至衬底100的有源区AR。衬底100的连接至掩埋接触140的有源区AR可以用作源极区和漏极区。掩埋接触140可以包括例如多晶硅，但是本公开不限于此。因此，掩埋接触140的第一部分141和第二部分142之间的边界可以是无法区分的。
间隔物结构(150_1和150_2)可以设置在位线结构(135_1和135_2)的侧表面上。间隔物结构(150_1和150_2)可以沿着位线结构(135_1和135_2)的侧表面延伸。如图1所示，间隔物结构(150_1和150_2)可以在第三方向DR3上延伸。即，掩埋接触140可以通过间隔物结构(150_1和150_2)与位线结构(135_1和135_2)间隔开。
间隔物结构(150_1和150_2)可以包括设置在第一位线结构135_1的侧表面上的第一间隔物结构150_1以及设置在第二位线结构135_2的侧表面上的第二间隔物结构150_2。即，掩埋接触140可以设置在第一间隔物结构150_1与第二间隔物结构150_2之间。
第一间隔物结构150_1的一部分可以设置在第一沟槽136t中。例如，如图2所示，第一间隔物结构150_1的下部可以沿着掩埋接触140的侧表面延伸。掩埋接触140的下部可以填充第一沟槽136t的一部分，并且第一间隔物结构150_1的下部可以填充剩余的第一沟槽136t。第二间隔物结构150_2可以设置在绝缘图案120上。
间隔物结构(150_1和150_2)可以是单层膜或可以是多层膜，如图2所示。例如，第一间隔物结构150_1可以包括第一间隔物151、第二间隔物152、第三间隔物153和第四间隔物154，并且第二间隔物结构150_2可以包括第一间隔物151、第三间隔物153和第四间隔物154。
第一间隔物151可以沿着位线结构(135_1和135_2)的侧表面的至少一部分延伸。第一间隔物结构150_1的第一间隔物151可以沿着直接接触136的侧表面、第一位线结构135_1的侧表面和第一沟槽136t延伸。第二间隔物结构150_2的第一间隔物151可以沿着第二位线结构135_2的侧表面和绝缘图案120的顶表面延伸。第一间隔物结构150_1的第一间隔物151可以与直接接触136的至少一部分和第一位线结构135_1的至少一部分接触。第二间隔物结构150_2的第一间隔物151可以与第二位线结构135_2的至少一部分接触。
第二间隔物152设置在第一间隔物151上。第二间隔物152可以填充第一沟槽136t。第二间隔物152可以填充第一沟槽136t的未被直接接触136和第一间隔物151填充的部分。
第一沟槽136t可以暴露掩埋接触140的第一部分141的至少一部分。例如，第一沟槽136t可以至少部分地暴露第一部分141的上部。因此，第一部分141的至少一部分可以与第二间隔物152接触。
在一些实施例中，第一部分141的顶表面141u可以位于第二间隔件152的顶表面下方。
第三间隔物153可以设置在第一间隔物151或第二间隔物152上。第三间隔物153可以设置在第一间隔物151与第四间隔物154之间，并且可以填充第一间隔物151与第四间隔物154之间的间隙。第一间隔物结构150_1的第三间隔物153可以沿着直接接触136的侧表面的至少一部分和第一位线结构135_1的侧表面的至少一部分延伸。第二间隔物结构150_2的第三间隔物153可以沿着第二位线结构135_2的侧表面的至少一部分延伸。
第四间隔物154可以形成在第二间隔物152或第三间隔物153上。第一间隔物结构150_1的第四间隔物154可以沿着直接接触136的侧表面的至少一部分和第一位线结构135_1的侧表面的至少一部分延伸。第二间隔物结构150_2的第四间隔物154可以沿着第二位线结构135_2的侧表面的至少一部分延伸。第一间隔物结构150_1的第四间隔物154可以与第二间隔物152的至少一部分和第三间隔物153的至少一部分接触。第二间隔物结构150_2的第四间隔物154可以与第一间隔物151的至少一部分和第三间隔物153的至少一部分接触。
第四间隔物154可以设置在间隔物结构(150_1和150_2)的最外部分处。第四间隔物154可以设置在掩埋接触140上。第四间隔物154可以设置在掩埋接触140的第一部分141的顶表面141u上。第四间隔物154的底表面可以与掩埋接触140的第一部分141的顶表面141u接触。第四间隔物154的底表面可以位于与掩埋接触140的第一部分141和第二部分142之间的边界相同的平面上。
第四间隔物154可以在掩埋接触140的第一部分141上沿着掩埋接触140的第二部分142的侧表面延伸。第四间隔物154可以与掩埋接触140的第二部分142的侧表面接触。因此，掩埋接触140的第一部分141的至少一部分可以设置在第一间隔物结构150_1的第一间隔物151和第四间隔物154之间。第一间隔物结构150_1的第一间隔物151和第四间隔物154可以被掩埋接触140的第一部分141分隔开。
在一些实施例中，第一间隔物151、第三间隔物153和第四间隔物154可以由相同的材料形成，第二间隔物152可以由与第一间隔物151、第三间隔物153和第四间隔物154的材料不同的材料形成。第一间隔物151、第三间隔物153和第四间隔物154可以由氧化硅形成，第二间隔物152可以由氮化硅形成。第一间隔物151、第三间隔物153和第四间隔物154之间的边界可以是可区分的或不可区分的。
因此，位线结构(135_1和135_2)的侧表面和直接接触136的侧表面可以与由氧化硅形成的第一间隔物151接触，并且掩埋接触140的第二部分142的侧表面可以与设置在间隔物结构(150_1和150_2)的最外部分处并且由氧化硅形成的第四间隔物154接触。即，位线结构(135_1和135_2)、直接接触136的侧表面和掩埋接触140的第二部分142的侧表面可以都与由氧化硅形成的间隔物接触。
与直接接触136的下部接触并由氧化硅形成的间隔物的第一厚度T1，与掩埋接触140的第二部分142的下部接触并由氧化硅形成的间隔物的第二厚度T2，以及与直接接触136的上部、位线结构(135_1和135_2)的侧表面或掩埋接触140的第二部分142的上部接触并由氧化硅形成的间隔物的第三厚度T3可以均彼此不同。例如，如图3所示，第一厚度T1可以小于第二厚度T2，第二厚度T2可以小于第三厚度T3。在另一个示例中，第一厚度T1可以大于第二厚度T2并且小于第三厚度T3。
在与直接接触136和/或掩埋接触140接触的间隔物由氮化硅形成的情况下，氮化硅可以通过与直接接触136和/或掩埋接触140的耗尽区接触来形成界面陷阱。界面陷阱可以增加直接接触136和/或掩埋接触140的电阻，并且可以增加漏电流。随着半导体器件的集成密度增加，寄生电容和漏电流对半导体器件的影响逐渐增加。例如，随着动态随机存取存储器(DRAM)的导电图案之间的距离减小，导电图案之间的寄生电容可能增加。
然而，由于直接接触136和/或掩埋接触140与由氧化硅形成的间隔物接触，所以可以减少界面陷阱的形成。结果，直接接触136和/或掩埋接触140的电阻可以减小，并且漏电流也可以减小。此外，由于根据本公开的一些实施例的半导体器件的寄生电容可以通过由氧化硅形成的间隔物有效地减小，所以可以改善根据本公开的一些实施例的半导体器件的工作特性。
硅化物层145可以形成在掩埋接触140上。硅化物层145可以覆盖掩埋接触140的顶表面的一部分。或者，如图2所示，硅化物层145可以覆盖掩埋接触140的整个顶表面。在一些实施例中，硅化物层145可以不设置在掩埋接触140和定位焊盘160上。硅化物层145可以包括例如钴硅(CoSix)，但是本公开不限于此。
定位焊盘160可以形成在硅化物层145上。定位焊盘160可以经由硅化物层145电连接至掩埋接触140。在一些实施例中，定位焊盘160的顶表面可以定位成高于位线结构(135_1和135_2)的顶表面。例如，定位焊盘160可以覆盖位线结构(135_1和135_2)的顶表面的一部分。
定位焊盘160可以形成多个彼此间隔开的隔离区域。图1示出了定位焊盘160具有圆形形状，但是本公开不限于此。图1还示出了定位焊盘160以蜂窝状方式布置，但是本公开不限于此。
定位焊盘160可以连接至掩埋接触140，掩埋接触140也形成多个隔离区域。例如，定位焊盘160可以由第二沟槽180t间隔开。
定位焊盘160可以包括导电材料。因此，电容器结构190可以电连接至衬底100的有源区AR。定位焊盘160可以包括例如钨(W)，但是本公开不限于此。
在一些实施例中，一些第二沟槽180t可以暴露位线结构(135_1和135_2)的一部分。例如，第二沟槽180t可以从定位焊盘160的顶表面延伸到位线结构(135_1和135_2)的顶表面以下的高度。因此，定位焊盘160可以由位线结构(135_1和135_2)和第二沟槽180t分隔开。在一些实施例中，第二沟槽180t的底部可以形成为在覆盖图案134的底表面上方。因此，第二沟槽180t可以暴露覆盖图案134的一部分。
由于间隔物结构(150_1和150_2)介于位线结构(135_1和135_2)与掩埋接触140之间，所以第二沟槽180t可以暴露第一间隔物151的顶表面的一部分、第三间隔物153的顶表面的一部分和第四间隔物154的顶表面的一部分。
层间绝缘膜180可以形成在定位焊盘160的顶表面的一部分和位线结构(135_1和135_2)的一部分上。层间绝缘膜180可以限定形成多个隔离区域的定位焊盘160。例如，层间绝缘膜180可以填充第二沟槽180t。因此，层间绝缘膜180可以分隔定位焊盘160。层间绝缘膜180可以被图案化以暴露定位焊盘160的顶表面的一部分。
层间绝缘膜180可以包括绝缘材料，因此可以电隔离定位焊盘160。例如，层间绝缘膜180可以包括氧化硅、氮氧化硅、氮化硅和介电常数小于氧化硅的低k材料中的至少一种，但是本公开不限于此。
电容器结构190可以设置在层间绝缘膜180和定位焊盘160上。电容器结构190可以与定位焊盘160的顶表面的被层间绝缘膜180暴露的部分接触。结果，电容器结构190可以电连接至源极区和漏极区，源极区和漏极区连接至定位焊盘160、硅化物层145和掩埋接触140。因此，电容器结构190可以在半导体存储器件等中存储电荷。
例如，如图2和图4所示，电容器结构190可以包括下电极191、电容器介电膜192和上电极193。电容器结构190可以利用下电极191与上电极193之间的电势差在电容器介电膜192中存储电荷。
下电极191和上电极193可以包括例如掺杂的多晶硅、金属或金属氮化物，但是本公开不限于此。电容器介电膜192可以包括例如氧化硅或高k材料，但是本公开不限于此。
图5是根据本公开的一些实施例的半导体器件的截面图。为了方便起见，将省略或简化上面已经参考图1至图4描述的元件或特征的描述。
参考图5，掩埋接触140的第一部分141的顶表面可以定位成高于衬底100的顶表面。
如图5所示，掩埋接触140的第一部分141的顶表面可以定位成低于第二间隔物152的最上顶表面。可选地，掩埋接触140的第一部分141的顶表面可以定位成高于第二间隔物152的最上顶表面。
图6是根据本公开的一些实施例的半导体器件的截面图。为了方便起见，将省略或简化上面已经参考图1至图4描述的元件或特征的描述。
参考图6，直接接触136的宽度可以不同于位线结构(135_1和135_2)的宽度。直接接触136的宽度可以小于位线结构(135_1和135_2)的宽度。
例如，第一导电膜131的宽度可以小于位线结构(135_1和135_2)的宽度。第一导电膜131的宽度可以基本上等于或大于直接接触136的宽度。
图7至图15是示出根据本公开的一些实施例的制造半导体器件的方法的截面图。为了方便起见，将省略或简化上面已经参考图1至图4描述的元件或特征的描述。图7至图15是沿着图1的线A-A截取的截面图。
参考图7，在衬底100和隔离膜105上形成预绝缘图案120p、导电图案130、直接接触136和覆盖图案134。
例如，可以在衬底100和隔离膜105上顺序地形成第一预绝缘膜121p、第二预绝缘膜122p和第三预绝缘膜123p以及第一预导电膜。此后，可以在衬底100中形成暴露图1的有源区AR中的一些有源区AR的第一沟槽136t。在一些实施例中，第一沟槽136t可以暴露有源区AR的中心。此后，可以形成填充第一沟槽136t的预直接接触。此后，可以在第一预导电膜和预直接接触上顺序地形成第二预导电膜、第三预导电膜和预覆盖图案。
此后，可以图案化第一预导电膜、第二预导电膜、第三预导电膜、预直接接触和预覆盖图案。因此，可以形成在图1的第三方向DR3上延伸跨过图1的有源区AR和图1的字线结构110的位线结构(135_1和135_2)。在一些实施例中，位线结构(135_1和135_2)的宽度和直接接触136的宽度可以形成为小于第一沟槽136t的宽度。即，图案化的位线结构(135_1和135_2)和图案化的直接接触136可以不填充第一沟槽136t。
参考图8，可以共形地形成第一预间隔物膜151p。第一预间隔物膜151p可以沿着位线结构(135_1和135_2)的侧表面和顶表面、直接接触136的侧表面、绝缘图案120的侧表面和顶表面以及第一沟槽136t的轮廓延伸。
第一预间隔物膜151p可以由例如氧化硅形成。例如，第一预间隔物膜151p可以通过原子层沉积(ALD)形成。
参考图9，可以形成第二间隔物152。第二间隔物152可以在第一沟槽136t中形成在第一预间隔物膜151p上。第二间隔物152可以填充第一沟槽136t的未被第一预间隔物膜151p填充的部分。
例如，可以在第一预间隔物膜151p上形成第二预间隔物膜。在一些实施例中，第二间隔物152可以包括与第一预间隔物膜151p的材料不同的材料。第二间隔物152可以包括相对于第一预间隔物膜151p具有蚀刻选择性的材料。第二间隔物152可以包括氮化硅。此后，可以使用第一预间隔物膜151p作为蚀刻停止膜来部分地去除第二预间隔物膜。结果，可以形成填充第一沟槽136t的第二间隔物152。第二预间隔物膜的部分去除可以通过例如使用磷酸(H3PO4)的湿法蚀刻工艺来执行，但是本公开不限于此。
图9示出了第二间隔物152的顶表面的至少一部分朝向衬底100凹入，但是本公开不限于此。
参考图10，可以共形地形成第三预间隔物膜153p。第三预间隔物膜153p可以沿着第一预间隔物膜151p的侧表面和顶表面以及第二间隔物152的顶表面延伸。
第三预间隔物膜153p可以包括氧化硅。例如，第三预间隔物膜153p可以通过ALD形成。
在一些实施例中，第三预间隔物膜153p的厚度可以大于第一预间隔物膜151p的厚度。
参考图11，可以在位线结构(135_1和135_2)之间形成接触凹陷140t。
接触凹陷140t的底部可以形成为低于衬底100的顶表面。例如，接触凹陷140t可以形成在衬底100的有源区AR(图1)中。接触凹陷140t可以通过(图10的)预绝缘图案120p暴露有源区AR的一部分。结果，可以形成绝缘图案120。在一些实施例中，接触凹陷140t可以暴露每个有源区AR的两端。
在接触凹陷140t的形成过程中，可以部分地去除(图10的)第三预间隔物膜153p和(图10的)第一预间隔物膜151p。例如，可以从位线结构(135_1和135_2)的顶表面部分地去除(图10的)第三预间隔物膜153p和(图10的)第一预间隔物膜151p。结果，可以形成第一间隔物151和第三间隔物153。
参考图12，可以形成掩埋接触140的第一部分141。
例如，可以在接触凹陷140t上形成第一预掩埋接触。此后，可以执行回蚀工艺，使得第一预掩埋接触的顶表面可以下降在与衬底100的顶表面基本相同的平面上。
在另一个示例中，第一部分141可以是从衬底100的被接触凹陷140t暴露的部分生长的外延层。第一部分141可以包括多晶硅。
参考图13，可以共形地形成第四预间隔物膜154p。第四预间隔物膜154p可以沿着第一部分141的顶表面、导电图案130的侧表面、第三间隔物153的侧表面、第一间隔物151的顶表面和覆盖图案134的顶表面延伸。
第四预间隔物膜154p可以包括氧化硅。例如，第四预间隔物膜154p可以通过ALD形成。
参考图14，可以部分地去除第四预间隔物膜154p，从而形成第四间隔物154。可以从第一间隔物151的顶表面、覆盖图案134的顶表面和第一部分141的顶表面的中部部分地去除第四预间隔物膜154p。结果，可以暴露第一部分141的顶表面的至少一部分。此外，可以形成第四间隔物154。第四间隔物154可以在第一部分141的顶表面上在第四方向DR4上延伸。
参考图15，可以形成第二部分142。在形成在第一位线结构135_1的侧表面上的第四间隔物154与形成在第二位线结构135_2的侧表面上的第四间隔物154之间，可以在第一部分141上形成第二部分142。结果，可以形成掩埋接触140，其形成多个隔离区域。掩埋接触140可以包括多晶硅，但是本公开不限于此。
此后，再次参考图2，可以在掩埋接触140上顺序地堆叠硅化物层145和定位焊盘160。
此后，可以在定位焊盘160中形成第二沟槽180t。即，定位焊盘160可以被第二沟槽180t图案化。结果，可以形成定位焊盘160，其形成多个隔离区域。可以通过蚀刻位线结构(135_1和135_2)的一部分和间隔物结构(150_1和150_2)的一部分来形成第二沟槽180t。
此后，可以在定位焊盘160的顶表面上形成层间绝缘膜180，以填充第二沟槽180t。
此后，可以通过图案化层间绝缘膜180来暴露定位焊盘160的顶表面的一部分。
此后，可以在层间绝缘膜180上形成电容器结构190。电容器结构190可以在层间绝缘膜180上连接至定位焊盘160的顶表面的暴露部分。以这种方式，可以提供具有改善的工作特性的半导体器件。
图16是示出根据本公开的一些实施例的制造半导体器件的方法的截面图。具体地，图16是沿着图1的线A-A截取的截面图，并且示出了在图11的步骤之后执行的步骤。
参考图16，可以形成掩埋接触的第一部分141。第一部分141的顶表面可以定位成高于衬底100的顶表面。
例如，可以在接触凹陷140t上形成第一预掩埋接触。此后，可以执行回蚀工艺，使得第一预掩埋接触的顶表面可以定位成高于衬底100的顶表面。
在另一个示例中，第一部分141可以是从衬底100的被接触凹陷140t暴露的部分生长的外延层。第一部分141可以从衬底100生长，以定位成高于衬底100的顶表面。第一部分141可以包括多晶硅。
图17是示出根据本公开的一些实施例的制造半导体器件的方法的截面图。具体地，图17是沿着图1的线A-A截取的截面图，并且示出了在图7的步骤之后执行的步骤。
参考图17，可以减小直接接触136的宽度。
例如，可以对直接接触136执行修整工艺。即，可以对直接接触136执行各向异性蚀刻工艺。即，直接接触136的宽度W3可以小于位线结构(135_1和135_2)的宽度。
第一导电膜131可以包括与直接接触136的材料相同的材料。第一导电膜131和直接接触136可以包括多晶硅。因此，第一导电膜131的宽度也可以减小。第一导电膜131的宽度W4可以小于位线结构(135_1和135_2)的宽度。第一导电膜131的宽度W4可以与直接接触136的宽度W3相同或不同。
虽然已经描述了一些示例实施例，但是本公开的所呈现的实施例仅在一般和描述性的意义上使用，而不是出于限制的目的。本领域的技术人员将理解，可以在基本上不脱离本公开中的由所附权利要求限定的发明构思的原理的情况下对发明构思的实施例进行许多变化和修改。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括沟槽和接触凹陷，所述接触凹陷具有弯曲的表面轮廓；
导电图案，所述导电图案位于所述沟槽中，并且所述导电图案的宽度小于所述沟槽的宽度；
掩埋接触，所述掩埋接触包括第一部分和位于所述第一部分上的第二部分，所述第一部分填充所述接触凹陷，所述第二部分为柱状，并且所述第二部分的宽度小于所述第一部分的顶表面的宽度；以及
间隔物结构，所述间隔物结构位于所述导电图案的侧表面上，
所述掩埋接触通过所述间隔物结构与所述导电图案间隔开，
所述间隔物结构包括第一间隔物和第二间隔物，
所述第一间隔物在所述间隔物结构的最外部分处位于所述掩埋接触的所述第一部分上，
所述第一间隔物沿着所述掩埋接触的所述第二部分延伸并接触所述掩埋接触，
所述第二间隔物沿着所述导电图案的所述侧表面和所述沟槽延伸，
所述第二间隔物接触所述导电图案，并且
所述第一间隔物包括氧化硅。
2.根据权利要求1所述的半导体器件，其中，所述掩埋接触的所述第一部分的宽度随着远离所述衬底的顶表面而减小。
3.根据权利要求1所述的半导体器件，其中，
所述掩埋接触的所述第一部分与所述掩埋接触的所述第二部分之间的边界位于与所述第一间隔物的底表面相同的平面上，并且
所述第二间隔物包括氧化硅。
4.根据权利要求1所述的半导体器件，其中，
所述间隔物结构还包括第三间隔物和第四间隔物，
所述第三间隔物位于所述第二间隔物上并填充所述沟槽，
所述第四间隔物位于所述第三间隔物上，并且填充所述第一间隔物与所述第二间隔物之间的间隙，并且
所述第四间隔物包括氧化硅。
5.根据权利要求4所述的半导体器件，其中，所述第一间隔物的至少一部分与所述第三间隔物接触。
6.根据权利要求4所述的半导体器件，其中，所述掩埋接触的所述第一部分的顶表面定位成低于所述第三间隔物的最上顶表面。
7.根据权利要求4所述的半导体器件，其中，所述掩埋接触的所述第一部分的至少一部分与所述第三间隔物接触。
8.根据权利要求4所述的半导体器件，其中，所述第三间隔物包括氮化硅。
9.根据权利要求1所述的半导体器件，其中，
所述导电图案包括直接接触和位线结构，
所述直接接触位于所述沟槽中，
所述位线结构位于所述直接接触上，并且
所述直接接触的顶表面定位成高于所述掩埋接触的所述第一部分的所述顶表面。
10.根据权利要求9所述的半导体器件，其中，所述直接接触的宽度小于所述位线结构的宽度。
11.根据权利要求1所述的半导体器件，所述半导体器件还包括：
定位焊盘，所述定位焊盘位于所述掩埋接触上；以及
电容器结构，所述电容器结构位于所述定位焊盘上，其中
所述电容器结构电连接至所述定位焊盘和所述掩埋接触。
12.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括隔离膜和由所述隔离膜限定的有源区，所述有源区在第一方向上布置；
多个掩埋接触，所述多个掩埋接触连接至所述有源区并在第二方向上布置，并且所述第二方向不同于所述第一方向，
所述多个掩埋接触包括第一部分和位于所述第一部分上的第二部分，
所述第一部分沉陷到所述隔离膜和所述有源区中，
所述第二部分的宽度小于所述第一部分的顶表面的宽度，并且所述第二部分为柱状，
所述第一部分的宽度随着远离所述衬底的顶表面而减小；
多个位线结构，所述多个位线结构位于所述多个掩埋接触之间，并且在第三方向上延伸跨过所述有源区，并且所述第三方向与所述第二方向相交，
所述多个位线结构包括与所述有源区交叠的第一位线结构和与所述隔离膜交叠的第二位线结构，
所述第一位线结构和所述第二位线结构被布置为使得所述多个掩埋接触的所述第一部分位于所述第一位线结构与所述第二位线结构之间；以及
间隔物结构，所述间隔物结构沿着所述多个位线结构的侧表面在所述第三方向上延伸，
所述间隔物结构包括第一间隔物，所述第一间隔物包括氧化硅，所述第一间隔物位于所述间隔物结构的最外部分处，并且沿着所述多个掩埋接触的所述第二部分的侧表面延伸。
13.根据权利要求12所述的半导体器件，其中，
所述间隔物结构包括位于所述第一位线结构的侧表面上的第一间隔物结构和位于所述第二位线结构的侧表面上的第二间隔物结构，
所述第一间隔物位于所述掩埋接触的所述第一部分上，并且
所述第二间隔物结构通过所述掩埋接触的所述第二部分与所述第一间隔物结构间隔开。
14.根据权利要求12所述的半导体器件，所述半导体器件还包括：
直接接触，其中，
所述衬底还包括形成在所述隔离膜和所述有源区中的沟槽，
所述直接接触位于所述沟槽中，
在所述第二方向上，所述直接接触的宽度小于所述沟槽的宽度，
所述间隔物结构还包括沿着所述第一位线结构的侧表面、所述直接接触的侧表面、所述沟槽和所述第二位线结构的侧表面延伸的第二间隔物，
所述间隔物结构还包括位于所述第一间隔物与所述第二间隔物之间的第三间隔物，
所述掩埋接触的所述第一部分的至少一部分位于所述第一间隔物和沿着所述沟槽延伸的所述第二间隔物之间，并且
所述第二间隔物和所述第三间隔物包括氧化硅。
15.根据权利要求14所述的半导体器件，其中，
所述间隔物结构还包括位于沿着所述沟槽延伸的所述第二间隔物上的第四间隔物，
所述第四间隔物填充所述沟槽并包括氮化硅，并且
所述第一间隔物的至少一部分与所述第四间隔物接触。
16.根据权利要求14所述的半导体器件，其中，所述直接接触的宽度小于所述第一位线结构的宽度。
17.根据权利要求12所述的半导体器件，其中，所述掩埋接触的所述第一部分的所述顶表面位于与所述衬底的所述顶表面相同的平面上。
18.根据权利要求12所述的半导体器件，其中，所述掩埋接触的所述第一部分的所述顶表面高于所述衬底的所述顶表面。
19.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括栅极沟槽；
栅电极，所述栅电极填充所述栅极沟槽的一部分并在第一方向上延伸；
源极/漏极区，所述源极/漏极区位于所述栅电极的侧表面上；
掩埋接触，所述掩埋接触电连接至所述源极/漏极区并在第一方向上布置，所述掩埋接触包括第一部分和第二部分，
在沿所述第一方向截取的截面图中，所述第一部分沉陷到所述衬底中并且具有朝向所述衬底凸出的半椭圆形状，并且所述第二部分具有宽度小于所述第一部分的顶表面的宽度的柱状；
定位焊盘，所述定位焊盘位于所述掩埋接触上；
电容器结构，所述电容器结构位于所述定位焊盘上并电连接至所述定位焊盘和所述掩埋接触；
位线结构，所述位线结构在所述掩埋接触之间在第二方向上延伸，所述第二方向与所述第一方向相交，所述位线结构在所述第一方向上彼此间隔开，并且所述位线结构包括导电图案和位于所述导电图案上的覆盖图案；以及
间隔物结构，所述间隔物结构位于所述位线结构的侧表面上，所述间隔物结构在所述第二方向上延伸，
所述间隔物结构包括第一间隔物和第二间隔物，所述第一间隔物和所述第二间隔物包括氧化硅，
所述掩埋接触的所述第二部分通过所述间隔物结构与所述位线结构间隔开，
所述第一间隔物接触所述掩埋接触的所述第二部分，
所述第二间隔物接触所述位线结构的所述侧表面，并且
所述掩埋接触的所述第一部分和所述第二部分之间的边界位于与所述第一间隔物的底表面相同的平面上。
20.根据权利要求19所述的半导体器件，其中，所述掩埋接触的所述第一部分的顶表面位于与所述衬底的顶表面相同的平面上。
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