KR20140007190A - 반도체 소자의 제조 방법 - Google Patents

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KR20140007190A
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Abstract

본 발명은 활성영역의 장축 방향과 동일한 방향을 따라 연장된 라인 형태의 예비 저장전극을 형성한 후 이를 셀 단위로 분리하여 각각의 저장전극을 형성함으로써, 활성영역, 저장전극 콘택 및 저장전극 간의 미스 얼라인(Mis- Align)을 최소화하여 반도체 소자의 특성을 향상시키는 기술을 개시한다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역 및 소자분리막을 포함하는 반도체 기판 내에 매립 게이트를 형성하는 단계와, 매립 게이트를 포함하는 반도체 기판 상부에 상기 활성영역과 연결되는 비트라인을 형성하는 단계와, 비트라인 양측의 상기 활성영역과 연결되는 저장전극 콘택을 형성하는 단계와, 저장전극 콘택 및 상기 비트라인 상부에 라인 형태의 예비 저장전극을 형성하는 단계와, 라인 형태의 예비 저장전극을 각각 분리하여 상기 저장전극 콘택과 연결되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성영역, 저장전극 콘택 및 저장전극 사이의 미스 얼라인(Mis-Align)을 방지하고자 하는 기술을 개시한다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다.
이러한 매립형 게이트 구조에서 저장전극 콘택과 활성영역의 오버랩 마진의 부족한 문제점이 야기되었고, 이 문제점을 해결하기 위해 저장전극 콘택 및 저장전극의 면적을 최대로 확보하기 위한 방안을 사용하면 저장전극 콘택과 저장전극 사이에 미스 얼라인(Mis-Align)이 발생하게 된다. 현재는 이러한 미스 얼라인 문제를 해결하기 위해 저장전극 콘택과 저장전극 사이에 추가 저장전극 콘택(SNC2)를 형성하고 있다.
본 발명은 활성영역의 장축 방향과 동일한 방향을 따라 연장된 라인 형태의 예비 저장전극을 형성한 후 이를 셀 단위로 분리하여 각각의 저장전극을 형성함으로써, 활성영역, 저장전극 콘택 및 저장전극 간의 미스 얼라인(Mis- Align)을 최소화하여 반도체 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역 및 소자분리막을 포함하는 반도체 기판 내에 매립 게이트를 형성하는 단계와, 매립 게이트를 포함하는 반도체 기판 상부에 상기 활성영역과 연결되는 비트라인을 형성하는 단계와, 비트라인 양측의 상기 활성영역과 연결되는 저장전극 콘택을 형성하는 단계와, 저장전극 콘택 및 상기 비트라인 상부에 라인 형태의 예비 저장전극을 형성하는 단계와, 라인 형태의 예비 저장전극을 각각 분리하여 상기 저장전극 콘택과 연결되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계에서 비트라인 하부에 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하며, 저장전극 콘택을 형성하는 단계는 비트라인을 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와, 층간 절연막 상부에 저장전극 콘택 영역을 오픈시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 활성영역을 노출시키는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀 내에 도전물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 예비 저장전극을 형성하는 단계는 저장전극 콘택 및 상기 비트라인을 포함하는 전체 상부에 희생막을 형성하는 단계와, 희생막 상부에 상기 저장전극 콘택을 오픈시키는 라인 형태의 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계와, 희생막 패턴 내측에 저장전극용 도전물질을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 희생막은 산화막을 포함하는 것을 특징으로 한다.
또한, 라인 형태의 감광막 패턴을 형성하는 단계에서, 감광막 패턴은 활성 영역의 장축 방향을 따라 연장되며, 상기 활성 영역과 단축 방향으로 인접한 활성 영역 사이에 형성하는 것을 특징으로 한다.
나아가, 저장전극용 도전물질은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막을 포함하는 것을 특징으로 한다.
나아가, 예비 저장전극은 실린더 형태 또는 컨케이브 형태로 형성하는 것을 특징으로 한다.
나아가, 예비 저장전극은 활성영역의 장축 방향을 따라 연장된 라인 형태로 형성하며, 저장전극 콘택 및 활성영역 장축 방향을 따라 인접한 저장전극 콘택과 연결되는 것을 특징으로 한다.
나아가, 저장전극을 형성하는 단계는 예비 저장전극을 포함하는 희생막 상부에 상기 예비 저장전극과 교차하는 라인 형태의 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 예비 저장전극을 식각하여 셀 단위로 분리하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 감광막 패턴은 네가티브 타입인 것을 특징으로 하며, 감광막 패턴은 상기 활성영역의 단축 방향을 따라 연장된 형태인 것을 특징으로 한다.
나아가, 저장전극은 하나의 저장전극 콘택과 연결되는 것을 특징으로 한다.
나아가, 저장전극을 형성하는 단계 이후, 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하며, 저장전극을 형성하는 단계 이후, 저장전극 표면에 유전체막을 형성하는 단계와 유전체막을 포함하는 전체 상부에 플레이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 활성영역, 저장전극 콘택 및 저장전극 간의 미스 얼라인(Mis- Align)을 최소화 할 수 있다.
둘째, 기존에 사용하였던 추가 저장전극 콘택(SNC2) 공정을 생략함에 따라 공정이 단순화되고 비용이 절감되는 효과를 얻을 수 있다.
도 1 내지 도 14는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 14는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것이다. 도 1(ⅰ) 내지 도 5(ⅰ), 도 8(ⅰ) 내지 도 13(ⅰ)은 평면도를 도시한 것이고, 도 1(ⅱ) 내지 도 5(ⅱ), 도 6, 도 7, 도 8(ⅱ) 내지 도 13(ⅱ)는 도 1(ⅰ) 내지 도 5(ⅰ), 도 8(ⅰ) 내지 도 13(ⅰ)의 A - A'의 절단면에 따른 단면도를 도시한 것이며, 도 9(ⅲ), 도 10(ⅲ), 도 12(ⅲ), 도 13(ⅲ) 및 도 14는 각각 도 9(ⅰ), 도 10(ⅰ), 도 12(ⅰ), 도 13(ⅰ)의 B - B'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 1을 참조하면 활성영역(102)이 정의된 소자분리막(103)을 포함하는 반도체 기판(100)을 식각하여 매립형 게이트 예정영역에 리세스를 형성한다. 다음으로, 리세스 표면에 산화막(미도시)을 증착한 후, 산화막(미도시)이 형성된 리세스 내에 도전물질을 매립하여 매립 게이트(105)를 형성한다. 이때, 매립 게이트(105)는 저항이 작은 물질인 텅스텐을 사용할 수 있다. 다음으로, 매립 게이트 (105)을 포함하는 반도체 기판(100) 전체 상부에 실링막(107; Sealing film)을 형성하고 평탄화 공정을 수행한다. 실링막(107)은 질화막으로 형성하는 것이 바람직하나, 질화막에만 한정되는 것은 아니며 산화막 등 기타 절연막의 적용이 가능하다. 그 다음 실링막(107) 상부에 층간 절연막(미도시)을 증착한다. 층간 절연막(미도시)은 산화막을 포함하며, TEOS(Tetra Ethyl Ortho silicate)막으로 형성하는 것이 바람직하다.
이후, 층간 절연막(미도시) 상부에 비트라인 콘택 예정 영역(미도시)을 정의하는 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴(미도시)을 식각마스크로 층간절연막(미도시) 및 실링막(107)을 식각하여 활성영역(102)을 노출시키는 비트라인 콘택홀을 형성한다. 비트라인 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 증착한다. 이후, 층간 절연막(미도시)이 노출될때까지 평탄화 공정을 진행하여 폴리실리콘이 매립된 비트라인 콘택(110)을 형성한다.
그 다음, 비트라인 콘택(110)을 포함하는 전체 상부에 비트라인 도전물질(114) 및 하드마스크(115)를 형성한 후, 비트라인을 정의하는 감광막 패턴(미도시)을 식각 마스크로 실링막(107)이 노출되도록 패터닝하여 비트라인(116)을 형성한다. 비트라인(116)은 활성영역(102)의 중앙부를 지나도록 형성하는 것이 바람직하다. 도시되지는 않았으나, 셀 영역의 비트라인(116) 형성 시 주변회로 영역에는 게이트가 형성된다. 그리고, 비트라인(116)을 포함하는 전체 표면에 비트라인 스페이서(118)를 형성한다. 여기서, 비트라인 스페이서(118)는 질화막인 것이 바람직하다.
다음으로, 비트라인 스페이서(118)가 형성된 비트라인(116) 전체 표면에 층간 절연막(120)을 형성한 후, 비트라인(116)의 상면의 비트라인 스페이서(118)가 노출되도록 평탄화 공정을 수행한다. 여기서, 층간 절연막(120)은 산화막으로 형성할 수 있다.
도 2를 참조하면, 층간절연막(120) 상부에 저장전극 콘택 영역을 오픈시키는 제 1 감광막 패턴(123)을 형성한다. 제 1 감광막 패턴(123)은 활성영역(102) 단축 방향인 B - B' 방향을 따라 연장된 라인 형태로 형성되며 저장전극 콘택용 노광 마스크를 사용한 노광 및 현상 공정을 통해 형성할 수 있다. 이때, 제 1 감광막 패턴(123)은 네가티브 타입(Negative Type)의 감광막을 사용하는 것이 바람직하다. 그러나, 제 1 제 1 감광막 패턴(123)은 네가티브 타입에 한정하지 않으며, 포지티브 타입(Positive Type)의 감광막을 사용할 수 도 있다. 포지티브 타입의 감광막을 사용하게 될 경우에는, 저장전극 콘택 영역 상에 감광막 패턴을 형성하는 것이 바람직하다.
도 3을 참조하면, 제 1 감광막 패턴(123)을 식각 마스크로 층간 절연막(120)을 식각한다. 이때, 제 1 감광막 패턴(123)은 네가티브 타입(Negative Type)의 감광막을 사용함에 따라 제 1 감광막 패턴(123)이 형성된 부분이 식각된다. 즉, 저장전극 콘택 영역의 층간 절연막(120)은 남겨지고 저장전극 콘택 영역 사이의 층간 절연막(120)이 식각된다. 다음으로, 제 1 감광막 패턴(123)을 제거하고 층간 절연막(120)이 식각된 부분을 포함하는 전체 상부에 질화막(125)을 형성한 후 층간 절연막(120)이 노출될때까지 평탄화 공정을 진행한다. 이렇게 형성된 질화막(125)이 저장전극 콘택 영역의 격벽 역할을 한다.
도 4를 참조하면, 질화막(125) 및 층간 절연막(120) 상부에 제 1 감광막 패턴(123)과 교차하며 활성영역(102)을 오픈시키는 라인 형태의 제 2 감광막 패턴(127)을 형성한다. 제 2 감광막 패턴(127)은 활성 영역(102) 장축 방향인 A - A' 방향을 따라 연장된 형태로 형성되며, 활성 영역(102)과 단축방향으로 인접한 활성영역(102) 사이에 형성된다. 제 2 감광막 패턴(127)은 포지티브 타입(Positive Type)의 감광막을 사용하는 것이 바람직하나, 제 2 감광막 패턴(127)은 포지티브 타입(Positive Type)에 한정하지 않으며 네가티브 타입의 감광막을 사용할 수 도 있다. 여기서, 도 4(ⅱ)는 도 4(ⅰ)의 A - A'의 절단면을 도시한 것이므로 도 4(ⅱ)의 단면도 상에는 제 2 감광막 패턴(127)이 도시되지 않는다.
도 5를 참조하면, 제 2 감광막 패턴(127)을 식각 마스크로 층간 절연막(120)을 식각하여 활성영역(102) 상부의 비트라인 스페이서(118)를 노출시킨다. 그 다음, 노출된 비트라인 스페이서(118) 및 실링막(107)을 식각하여 활성영역(102)이 오픈되는 저장전극 콘택홀(130)을 형성한다. 다음으로, 제 2 감광막 패턴(127)을 제거한다.
도 6을 참조하면, 저장전극 콘택홀(130)을 포함하는 전체 상부에 폴리실리콘층을 형성한 후 질화막(125)이 노출될때까지 평탄화 공정을 진행하여 바 타입(Bar Type)의 저장전극 콘택(135)을 형성한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치-백(Etch-Back) 공정으로 진행할 수 있다.
도 7을 참조하면, 저장전극 콘택(135) 및 질화막(125)을 포함하는 전체 상부에 희생막(140)을 형성한다. 희생막(140)은 PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass) 또는 HDP(High Density Plasma) 등의 산화막으로 형성할 수 있다.
도 8을 참조하면, 희생막(140) 상부에 저장전극 콘택(135)을 오픈시키는 제 3 감광막 패턴(145)을 형성한다. 제 3 감광막 패턴(145)은 활성영역(102)과 단축방향으로 인접한 활성영역(102) 사이에 형성되며, A - A'방향을 따라 연장된 라인 형태로 형성하는 것이 바람직하다. 여기서, 도 8(ⅱ)는 도 8(ⅰ)의 A - A'에 따른 절단면을 도시한 것이므로 제 3 감광막 패턴(145)이 도시되지는 않는다.
도 9를 참조하면, 도 9(ⅱ)는 도 9(ⅰ)의 A - A'에 따른 절단면을 도시한 것이고 도 9(ⅲ)은 도 9(ⅰ)의 B - B'에 따른 절단면을 도시한 것이다. 제 3 감광막 패턴(145)을 식각 마스크로 희생막(140)을 식각하여 라인 형태의 저장전극 영역(143)을 정의하는 희생막 패턴(140a)을 형성한다. 저장전극 영역(143)은 저장전극 콘택(135)과 저장전극 콘택(135)들 사이의 비트라인(116)이 노출되며, A - A'방향을 따라 연장된 라인 형태로 형성하는 것이 바람직하다. 여기서, 도시하지는 않았으나 희생막 패턴(140a) 상부에 NFC(Nitride Floating Capacitor)층을 추가하여 후속으로 진행되는 희생막 패턴(140a)의 풀 딥 아웃 공정 시 저장전극의 쓰러짐(Leaning) 또는 브릿지(Bridge)를 방지할 수 있다.
도 10을 참조하면, 저장전극 영역(143)을 포함하는 희생막 패턴(140a) 전체 표면을 따라 저장전극용 도전물질을 증착한다. 저장전극용 도전물질은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막으로 형성할 수 있다. 이 저장전극용 도전물질은 희생막 패턴(140a) 측벽 및 상부에도 균일하게 증착되도록 하는 것이 바람직하며, 얇고 균일한 두께로 증착하기 위해 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 방식을 이용할 수 있다. 이후, 희생막 패턴(140a)이 노출될때까지 평탄화 공정을 진행하여 각각 분리된 라인 형태의 예비 저장전극(150)을 형성한다. 이때, 평탄화 공정은 CMP 또는 에치-백 공정으로 진행할 수 있다.
도 11을 참조하면, 예비 저장전극(150) 및 희생막 패턴(140a) 상부에 예비 저장전극(150)을 셀 단위로 컷팅(Cutting)하기 위한 제 4 감광막 패턴(155)을 형성한다. 제 4 감광막 패턴(155)은 예비 저장전극(150)과 교차되는 방향(B - B')을 따라 연장된 라인 형태이며, 네가티브 타입(Negative Type)으로 형성할 수 있다. 여기서, 제 4 감광막 패턴(155)은 네가티브 타입에 한정하지 않으며, 포지티브 타입의 감광막 패턴을 사용하여도 무관하다. 포지티브 타입의 감광막 패턴을 형성하는 경우에는 도 11에서 제 4 감광막 패턴(155)이 형성된 영역이 노출되도록 형성하는 것이 바람직하다.
도 12를 참조하면, 제 4 감광막 패턴(155)을 식각 마스크로 제 4 감광막 패턴(155)에 의해 노출된 예비 저장전극(150)을 식각하여 셀 단위로 분리된 저장전극(150a)을 형성한다. 이후, 제 4 감광막 패턴(155)을 제거한다.
도 13을 참조하면, 풀 딥 아웃(Full Dip-Out) 공정으로 희생막 패턴(140a)을 제거하여 실린더 형태의 저장전극(150a)을 완성한다. 이때의 식각액은 HF를 이용하는 것이 바람직하다. 여기서는 실린더 형태(Cylinder Type)의 저장전극(150a)을 기준으로 설명하고 있으나 이에 한정하지 않으며 희생막 패턴(140a)의 딥 아웃 공정을 생략하고 컨케이브 형태(Concave Type)의 저장전극을 형성할 수도 있다.
도 14를 참조하면, 저장전극(150a)을 포함하는 전체 표면에 유전체막(160)을 증착한다. 유전체막(160)은 티타늄 산화(TiO2)막, 지르코늄 산화(ZrO2)막, 하프늄 산화(HfO2)막, 알루미늄 산화(Al2O3)막, BST(Barium Strontium Titanate, Ba1-xSrxTiO3), SBT(Strontium Bismuth Titanate, SrBi2Ti2O9) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 그 다음, 유전체막(160)이 형성된 전체 상부에 플레이트 전극(165)을 형성한다. 플레이트 전극(165)은 티타늄(Ti)막, 티타늄 질화(TiN)막, 루테늄(Ru)막, 텅스텐(W)막, 폴리실리콘(Poly Silicon) 및 이들의 조합 중 선택된 어느 하나로 형성할 수 있다.
상술한 바와 같이 활성영역의 장축 방향과 동일한 방향을 따라 연장된 라인 형태의 예비 저장전극을 형성한 후 이를 셀 단위로 분리하여 각각의 저장전극을 형성함으로써, 활성영역, 저장전극 콘택 및 저장전극 간의 미스 얼라인(Mis- Align)을 최소화 할 수 있다. 또한, 기존에 사용하였던 2차 저장전극 콘택(SNC2)의 생략이 가능함에 따라 공정이 단순화되는 장점이 있다.
100 : 반도체 기판 102 : 활성영역
103 : 소자 분리막 105 : 매립 게이트
107 : 실링 질화막 110 : 비트라인 콘택
114 : 비트라인 도전물질 115 : 하드마스크
116 : 비트라인 118 : 비트라인 스페이서
120 : 층간 절연막 123 : 제 1 감광막 패턴
125 : 질화막 127 : 제 2 감광막 패턴
130 : 저장전극 콘택홀 135 : 저장전극 콘택
140 : 희생막 140a : 희생막 패턴
145 : 제 3 감광막 패턴 150 : 예비 저장전극
150a : 저장전극 155 : 제 4 감광막 패턴
160 : 유전체막 165 : 플레이트 전극

Claims (16)

  1. 활성영역 및 소자분리막을 포함하는 반도체 기판 내에 매립 게이트를 형성하는 단계;
    상기 매립 게이트를 포함하는 반도체 기판 상부에 상기 활성영역과 연결되는 비트라인을 형성하는 단계;
    상기 비트라인 양측의 상기 활성영역과 연결되는 저장전극 콘택을 형성하는 단계;
    상기 저장전극 콘택 및 상기 비트라인 상부에 라인 형태의 예비 저장전극을 형성하는 단계; 및
    상기 라인 형태의 예비 저장전극을 각각 분리하여 상기 저장전극 콘택과 연결되는 저장전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계에서,
    상기 비트라인 하부에 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 저장전극 콘택을 형성하는 단계는
    상기 비트라인을 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 저장전극 콘택 영역을 오픈시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 활성영역을 노출시키는 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀 내에 도전물질을 매립하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 예비 저장전극을 형성하는 단계는
    상기 저장전극 콘택 및 상기 비트라인을 포함하는 전체 상부에 희생막을 형성하는 단계;
    상기 희생막 상부에 상기 저장전극 콘택을 오픈시키는 라인 형태의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계; 및
    상기 희생막 패턴 내측에 저장전극용 도전물질을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 4에 있어서,
    상기 희생막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 4에 있어서,
    상기 라인 형태의 감광막 패턴을 형성하는 단계에서,
    상기 감광막 패턴은 활성 영역의 장축 방향을 따라 연장되며, 상기 활성 영역과 단축 방향으로 인접한 활성 영역 사이에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 4에 있어서,
    상기 저장전극용 도전물질은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 예비 저장전극은 실린더 형태 또는 컨케이브 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 1에 있어서,
    상기 예비 저장전극은 활성영역의 장축 방향을 따라 연장된 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 1에 있어서,
    상기 예비 저장전극은 저장전극 콘택 및 활성영역 장축 방향을 따라 인접한 저장전극 콘택과 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 4에 있어서,
    상기 저장전극을 형성하는 단계는
    상기 예비 저장전극을 포함하는 희생막 상부에 상기 예비 저장전극과 교차하는 라인 형태의 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 예비 저장전극을 식각하여 셀 단위로 분리하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 감광막 패턴은 네가티브 타입인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 11에 있어서,
    상기 감광막 패턴은 상기 활성영역의 단축 방향을 따라 연장된 형태인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 11에 있어서,
    상기 저장전극은 하나의 저장전극 콘택과 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 4에 있어서,
    상기 저장전극을 형성하는 단계 이후,
    상기 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 1에 있어서,
    상기 저장전극을 형성하는 단계 이후,
    상기 저장전극 표면에 유전체막을 형성하는 단계; 및
    상기 유전체막을 포함하는 전체 상부에 플레이트 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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