KR20230123355A - 웨이퍼 구조체 및 반도체 소자 - Google Patents

웨이퍼 구조체 및 반도체 소자 Download PDF

Info

Publication number
KR20230123355A
KR20230123355A KR1020220020412A KR20220020412A KR20230123355A KR 20230123355 A KR20230123355 A KR 20230123355A KR 1020220020412 A KR1020220020412 A KR 1020220020412A KR 20220020412 A KR20220020412 A KR 20220020412A KR 20230123355 A KR20230123355 A KR 20230123355A
Authority
KR
South Korea
Prior art keywords
substrate
pattern
semiconductor
insulating layers
trench
Prior art date
Application number
KR1020220020412A
Other languages
English (en)
Inventor
권준윤
고영범
김우주
남희재
류정석
윤준호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220020412A priority Critical patent/KR20230123355A/ko
Priority to US17/896,578 priority patent/US20230260845A1/en
Priority to CN202310020818.9A priority patent/CN116613124A/zh
Publication of KR20230123355A publication Critical patent/KR20230123355A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시예들에 따르면, 반도체 소자는 평면적 관점에서 소자 영역 및 상기 소자 영역을 둘러싸는 더미 영역을 갖는 기판; 및 상기 기판 상에 제공되며, 제1 절연층들, 게이트 구조체들, 수직 채널 구조체, 및 더미 패턴을 포함하는 셀 어레이 구조체를 포함하고, 상기 수직 채널 구조체는 상기 기판의 상기 소자 영역과 오버랩되며, 상기 게이트 구조체들 및 상기 제1 절연층들을 관통하고, 상기 셀 어레이 구조체의 외측벽은 상기 기판에 의해 노출되고, 상기 셀 어레이 구조체의 상기 외측벽 상에 리세스된 부분이 제공되며, 상기 더미 패턴은 상기 리세스된 부분의 측벽 및 바닥면을 덮고, 상기 더미 패턴은 상기 수직 채널 구조체와 동일한 물질을 포함할 수 있다.

Description

웨이퍼 구조체 및 반도체 소자{Wafer structure and Semiconductor device}
본 발명은 웨이퍼 구조체 및 이를 사용하여 제조된 반도체 소자에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 소자의 제조에 있어서, 웨이퍼 구조체가 사용될 수 있다. 웨이퍼 구조체는 복수의 소자 영역들을 포함할 수 있다. 웨이퍼 구조체가 다이싱되어, 반도체 소자들이 서로 분리될 수 있다. 기판의 다이싱 공정에서, 웨이퍼 구조체가 불량하게 다이싱되거나 반도체 소자들이 손상되는 문제가 제기되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자들을 양호하게 분리하는 웨이퍼 구조체의 다이싱 공정을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 평면적 관점에서 소자 영역 및 상기 소자 영역을 둘러싸는 더미 영역을 갖는 기판; 및 상기 기판 상에 제공되며, 제1 절연층들, 게이트 구조체들, 수직 채널 구조체, 및 더미 패턴을 포함하는 셀 어레이 구조체를 포함하고, 상기 수직 채널 구조체는 상기 기판의 상기 소자 영역과 오버랩되며, 상기 게이트 구조체들 및 상기 제1 절연층들을 관통하고, 상기 셀 어레이 구조체의 외측벽은 상기 기판에 의해 노출되고, 상기 셀 어레이 구조체의 상기 외측벽 상에 리세스된 부분이 제공되며, 상기 더미 패턴은 상기 리세스된 부분의 측벽 및 바닥면을 덮고, 상기 더미 패턴은 상기 수직 채널 구조체와 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 평면적 관점에서 소자 영역 및 상기 소자 영역을 둘러싸는 더미 영역을 갖는 반도체 기판; 상기 반도체 기판 상에 제공되며, 주변 회로들을 포함하는 로직 구조체; 상기 로직 구조체 상의 셀 어레이 구조체; 상기 셀 어레이 구조체 상에 제공된 배선층; 상기 배선층 상의 칩 패드; 및 상기 배선층 상에 제공되고, 상기 칩 패드를 노출시키는 보호층을 포함하고, 상기 셀 어레이 구조체의 외측벽 상에 리세스된 부분이 제공되며, 상기 셀 어레이 구조체의 상기 외측벽은 상기 반도체 기판 및 상기 로직 구조체에 의해 노출되고, 상기 셀 어레이 구조체는: 상기 반도체 기판의 상기 소자 영역 및 상기 더미 영역과 오버랩되며, 서로 수직적으로 이격된 제1 절연층들; 상기 반도체 기판의 상기 소자 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 게이트 구조체들; 상기 반도체 기판의 상기 더미 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 제2 절연층들; 상기 반도체 기판의 상기 소자 영역 상에 배치되며, 상기 제1 절연층들 및 상기 게이트 구조체들을 관통하는 수직 채널 구조체; 상기 수직 채널 구조체 상에 제공된 도전 패드; 상기 반도체 기판의 상기 더미 영역 상에 제공되며, 상기 수직 채널 구조체와 옆으로 이격된 더미 패턴; 및 상기 수직 채널 구조체의 상면 상에 제공되고, 상기 반도체 기판의 더미 영역 상으로 연장된 캐핑막을 포함하고, 상기 더미 패턴은 상기 리세스된 부분의 바닥면 및 측벽을 덮고, 상기 더미 패턴의 높이는 상기 수직 채널 구조체의 높이 및 상기 도전 패드의 높이의 합과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 웨이퍼 구조체는 평면적 관점에서 소자 영역 및 스크라이브 레인 영역을 갖는 기판; 및 상기 기판 상에 제공되며, 제1 절연층들, 수직 채널 구조체, 및 더미 패턴을 포함하는 셀 어레이 구조체를 포함하고, 상기 제1 절연층들은 서로 수직적으로 이격되고, 상기 셀 어레이 구조체는: 상기 기판의 상기 스크라이브 레인 영역 상에 제공되고, 상기 제1 절연층들을 관통하는 제1 트렌치; 및 상기 기판의 상기 스크라이브 레인 영역 상에 제공되고, 상기 제1 절연층들을 관통하는 제1 트렌치를 갖고, 상기 제1 트렌치 내에 보이드가 제공되며, 상기 더미 패턴은 상기 제1 트렌치의 측벽 및 바닥면을 덮을 수 있다.
본 발명에 따르면, 웨이퍼 구조체는 보이드를 포함할 수 있다. 보이드는 반도체 기판의 스크라이브 레인 영역 상에 제공되며, 셀 어레이 구조체 내에 제공될 수 있다. 보이드에 의해 웨이퍼 구조체가 보다 양호하게 다이싱될 수 있다. 이에 따라, 반도체칩의 소자 영역들 상의 구성 요소들의 손상이 방지될 수 있다. 반도체 소자의 제조 공정 수율이 향상되고, 반도체 소자는 향상된 신뢰성을 나타낼 수 있다.
도 1은 실시예들에 따른 웨이퍼 구조체를 도시한 평면도이다.
도 2a는 도 1의 Ⅰ 영역을 확대한 도면이다.
도 2b는 도 2a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 2c는 도 2b의 Ⅲ 영역을 확대한 도면이다.
도 2d는 도 2c의 Ⅳ 영역을 확대한 도면이다.
도 2e는 실시예들에 따른 보이드를 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 웨이퍼 구조체를 설명하기 위한 평면도이다.
도 3b는 도 3a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 4a 내지 도 4j는 실시예들에 따른 웨이퍼 구조체의 제조 방법을 설명하기 위한 도면들이다.
5a 및 도 6a는 실시예들에 따른 다이싱 공정을 설명하기 위한 도면들이다.
도 5b 및 도 6b는 각각 도 5a의 Ⅲ 영역 및 도 6a의 Ⅲ 영역을 확대 도시한 도면들이다.
도 7a는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 7b는 도 7a의 Ⅴ영역을 확대 도시한 도면이다.
도 7c는 실시예들에 따른 리세스된 부분 및 제1 캐핑막을 설명하기 위한 도면이다.
도 7d는 실시예들에 따른 리세스된 부분 및 제1 캐핑막을 설명하기 위한 도면이다.
도 8a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다.
도 8b는 도 8a의 Ⅴ영역을 확대 도시한 도면이다.
도 9는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 웨이퍼 구조체, 반도체 소자, 반도체 패키지, 및 이들의 제조 방법을 설명한다.
도 1은 실시예들에 따른 웨이퍼 구조체를 도시한 평면도이다. 도 2a는 도 1의 Ⅰ 영역을 확대한 도면이다. 도 2b는 도 2a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 2c는 도 2b의 Ⅲ 영역을 확대한 도면이다. 도 2d는 도 2c의 Ⅳ 영역을 확대한 도면이다.
도 1, 도 2a 내지 도 2d를 참조하면, 웨이퍼 구조체(1000)는 기판(100), 로직 구조체(200), 셀 어레이 구조체(300), 배선층(400), 칩 패드들(550), 및 보호층(PL)을 포함할 수 있다. 로직 구조체(200)는 기판(100) 및 셀 어레이 구조체(300) 사이에 배치될 수 있다.
기판(100)은 평면적 관점에서 소자 영역들(DR) 및 스크라이브 레인 영역(SLR)을 가질 수 있다. 소자 영역들(DR) 각각은 반도체 소자(도 7a 및 도 7b의 10)의 기판으로 사용되는 영역일 수 있다. 기판(100)의 소자 영역들(DR)은 스크라이브 레인 영역(SLR)에 의해 서로 이격될 수 있다. 소자 영역들(DR)은 서로 제1 방향(D1) 또는 제2 방향(D2)으로 이격될 수 있다. 예를 들어, 소자 영역들(DR)은 제1 방향(D1)과 나란한 행들 및 제2 방향(D2)과 나란한 열들을 따라 배열될 수 있다.
제1 방향(D1)은 기판(100)의 하면과 평행할 수 있다. 제2 방향(D2)은 기판(100)의 하면에 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 기판(100)의 하면과 실질적으로 수직하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다.
기판(100)의 스크라이브 레인 영역(SLR)은 소자 영역들(DR) 사이에 배치될 수 있다. 소자 영역들(DR)은 스크라이브 레인 영역(SLR)에 의해 둘러싸일 수 있다. 스크라이브 레인 영역(SLR)은 가상의 영역일 수 있다. 스크라이브 레인 영역(SLR)은 제1 영역들 및 제2 영역들을 포함할 수 있다. 평면적 관점에서, 스크라이브 레인 영역(SLR)의 제1 영역들 각각은 제1 방향(D1)과 나란한 방향으로 연장되고, 제2 영역들 각각은 제2 방향(D2)과 나란한 방향으로 연장될 수 있다. 스크라이브 레인 영역(SLR)의 제1 영역들은 제2 영역들과 연결될 수 있다.
도 2c와 같이 스크라이브 레인 영역(SLR)은 다이싱 영역(R1) 및 더미 영역(R2)을 포함할 수 있다. 스크라이브 레인 영역(SLR)의 다이싱 영역(R1)은 후술할 도 5a 내지 도 6b에서 설명할 다이싱 공정에서 제거되는 영역일 수 있다. 더미 영역(R2)은 다이싱 영역(R1) 및 소자 영역들(DR) 사이에 제공될 수 있다. 더미 영역(R2)이 제공되므로, 다이싱 공정에서 소자 영역(DR)의 구성 요소들의 손상이 방지될 수 있다.
기판(100)은 반도체 기판일 수 있다. 기판(100)은 결정질 반도체 기판일 수 있다. 예를 들어, 기판(100)은 단결정 구조를 가질 수 있으나, 이에 제약되지 않는다. 기판(100)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다.
로직 구조체(200)는 기판(100)의 상면 상에 배치될 수 있다. 로직 구조체(200)는 소자 분리막(210), 주변 회로들(250), 웰 영역들(215), 도전 플러그들(220), 하부 배선들(230), 및 하부 매립 절연막(240)을 포함할 수 있다. 로직 구조체(200)는 저항(resistor) 및 캐패시터(capacitor)를 더 포함할 수 있다.
주변 회로들(250)은 기판(100)의 상면 상에 제공될 수 있다. 기판(100)의 상면은 전면일 수 있다. 주변 회로들(250)은 트랜지스터들을 포함할 수 있다. 주변 회로들(250) 각각은 게이트 전극(253) 및 게이트 전극(253) 양측의 소스/드레인 영역들(251)을 포함할 수 있다. 게이트 전극(253)은 도전 물질을 포함할 수 있다. 주변 회로들(250) 각각은 게이트 절연막을 더 포함하고, 게이트 절연막은 기판(100) 및 게이트 전극(253) 사이에 배치될 수 있다.
소자 분리막(210) 및 웰 영역들(215)은 기판(100) 상에 제공될 수 있다. 웰 영역들(215)은 기판(100)의 도핑된 영역일 수 있으나, 이에 제약되지 않는다. 소자 분리막(210)이 웰 영역들(215) 사이에 제공될 수 있다. 소자 분리막(210)에 의해 웰 영역들(215) 내 활성 영역들이 정의될 수 있다. 트렌지스터들은 웰 영역들(215) 상에 각각 제공될 수 있다. 소스/드레인 영역들(251)은 웰 영역들(215) 내에 제공되며, 대응되는 웰 영역들(215)과 다른 종류의 도전형을 가질 수 있다.
도전 플러그들(220)은 소스/드레인 영역들(251) 또는 게이트 전극(253) 상에 배치되어, 소스/드레인 영역들(251) 또는 게이트 전극(253)과 접속할 수 있다. 도전 플러그들(220)는 금속과 같은 도전 물질을 포함할 수 있다.
하부 배선들(230) 및 하부 매립 절연막(240)이 소자 분리막(210) 및 웰 영역들(215) 상에 제공될 수 있다. 하부 배선들(230)은 하부 매립 절연막(240) 내에 제공될 수 있다. 하부 배선들(230)은 도전 플러그들(220)을 통해 주변 회로들(250)과 전기적으로 연결될 수 있다. 하부 배선들(230)은 금속과 같은 도전 물질을 포함할 수 있다. 하부 매립 절연막(240)은 단일막 또는 다중층일 수 있다. 하부 매립 절연막(240)은 실리콘계 절연 물질을 포함할 수 있다. 실리콘계 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물을 포함할 수 있다.
주변 회로들(250), 도전 플러그들(220), 및 하부 배선들(230)은 기판(100)의 소자 영역들(DR) 상에 제공되나, 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다. 예를 들어, 주변 회로들(250), 도전 플러그들(220), 및 하부 배선들(230)은 평면적 관점에서 기판(100)의 스크라이브 레인 영역(SLR)과 이격될 수 있다. 하부 매립 절연막(240)은 기판(100)의 소자 영역들(DR) 및 스크라이브 레인 영역(SLR) 상에 제공될 수 있다.
셀 어레이 구조체(300)가 로직 구조체(200) 상에 배치될 수 있다. 예를 들어, 셀 어레이 구조체(300)는 하부 매립 절연막(240) 상에 배치될 수 있다. 셀 어레이 구조체(300)는 기판(100)의 소자 영역들(DR) 및 스크라이브 레인 영역(SLR)과 오버랩될 수 있다. 도 2c 및 도 2d와 같이, 셀 어레이 구조체(300)는 반도체층(310), 게이트 구조체들(320), 수직 채널 구조체들(330X), 캐핑막, 콘택 플러그들(340), 스페이서들(343), 및 더미 패턴(330Y)을 포함할 수 있다. 셀 어레이 구조체(300)는 제1 트렌치(TR1) 및 제2 트렌치(TR2)를 가질 수 있다.
반도체층(310)은 로직 구조체(200) 상에 배치되어, 하부 매립 절연막(240)을 덮을 수 있다. 반도체층(310)은 실리콘(Si), 게르마늄(Ge), 및/또는 실리콘 게르마늄(SiGe)과 같은 반도체 물질을 포함할 수 있다. 반도체층(310)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체층(310)은 단결정 또는 다결정(polycrystalline) 구조를 가질 수 있다. 예를 들어, 제1 도전형의 불순물은 붕소와 같은 3족 원소를 포함할 수 있다. 제1 도전형은 p형일 수 있다.
반도체층(310)은 공통 소스 영역들(314)을 가질 수 있다. 예를 들어, 공통 소스 영역들(314)은 반도체층(310) 내에 및 반도체층(310)의 상면 상에 제공될 수 있다. 공통 소스 영역들(314)은 제2 도전형의 불순물로 도핑된 영역들일 수 있다. 상기 제2 도전형의 불순물은 비소 또는 인과 같은 5족 원소를 포함할 수 있다. 제2 도전형은 n형일 수 있다. 공통 소스 영역들(314)은 기판(100)의 소자 영역들(DR) 상에 제공되나, 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다.
적층 구조체가 반도체층(310) 상에 제공되며, 제1 방향(D1)과 나란한 방향으로 연장될 수 있다. 적층 구조체는 게이트 구조체들(320), 제1 절연막들(321), 및 제2 절연막들(324)을 포함할 수 있다. 적층 구조체는 복수의 적층 구조체들을 포함할 수 있다. 도 2c의 적층 구조체는 복수의 적층 구조체들 중 어느 하나일 수 있다. 적층 구조체들은 제2 방향(D2)으로 서로 이격될 수 있다. 이하, 간소화를 위해 단수의 적층 구조체에 관하여 기술한다.
제1 절연막들(321)은 반도체층(310) 상에 서로 수직적으로 적층될 수 있다. 제1 절연막들(321)은 기판(100)의 소자 영역들(DR) 및 스크라이브 레인 영역(SLR)과 오버랩될 수 있다. 최하부 제1 절연막(321)은 다른 제1 절연막들(321) 보다 작은 두께를 가질 수 있다. 다른 제1 절연막들(321)의 두께들은 서로 동일 또는 상이할 수 있다. 제1 절연막들(321)은 실리콘 함유 절연 물질을 포함할 수 있다. 실리콘 함유 절연 물질은 예를 들어 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘산화 질화물을 포함할 수 있다. 제1 절연막들(321)은 저유전 물질을 포함할 수 있다. 저유전 물질은 실리콘 산화막보다 낮은 유전 상수를 가질 수 있다.
게이트 구조체들(320)은 기판(100)의 소자 영역들(DR) 상에 제공되며, 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다. 게이트 구조체들(320)은 반도체층(310) 상에 서로 수직적으로 적층될 수 있다. 본 명세서에서 수직적은 제3 방향(D3)과 나란한 것을 의미할 수 있다. 게이트 구조체들(320)은 제1 절연막들(321) 사이에 각각 개재될 수 있다. 게이트 구조체들(320)은 스트링 선택 라인, 접지 선택 라인 및 워드 라인들로 사용될 수 있다. 예를 들면, 적층된 게이트 구조체들(320)의 최상부의 것 및 최하부의 것은 각각 스트링 선택 라인 및 접지 선택 라인으로 사용될 수 있다. 상기 최상부 및 최하부의 게이트 구조체들(320) 사이의 게이트 구조체들(320)은 워드 라인들로 사용될 수 있다. 게이트 구조체들(320)은 금속과 같은 도전 물질을 포함할 수 있다. 일 예로, 게이트 구조체들(320)은 텅스텐을 포함할 수 있다. 게이트 구조체들(320)은 평면적 관점에서 제2 방향(D2)과 나란한 장축들을 가질 수 있다. 게이트 구조체들(320)은 서로 제1 방향(D1)으로 이격될 수 있다.
수직 채널 구조체들(330X)은 적층 구조체 내에 제공되며, 서로 옆으로 이격 배치될 수 있다. 어떤 구성 요소들이 서로 옆으로 이격된 것은 수평적으로 이격된 것을 포함할 수 있다. 수평적은 기판(100)의 하면에 평행한 것을 의미할 수 있다. 예를 들어, 수직 채널 구조체들(330X)은 제2 트렌치(TR2) 내에 제공될 수 있고, 제2 트렌치(TR2)는 수직 채널 구조체들(330X)을 관통할 수 있다. 예를 들어, 제2 트렌치(TR2)는 제1 절연막들(321) 및 게이트 구조체들(320)을 관통할 수 있다. 제2 트렌치(TR2)의 바닥면은 반도체층(310) 내에 제공될 수 있다. 이에 따라, 수직 채널 구조체들(330X)의 바닥면들은 반도체층(310)의 상부면보다 낮고, 반도체층(310)의 하부면보다 높은 레벨에 위치할 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있고, 두 구성 요소들 사이의 레벨 차이는 제3 방향(D3)에서 측정될 수 있다.
제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)에 관해서는 더미 패턴(330Y)의 예에서 후술한다.
수직 채널 구조체들(330X) 및 제2 트렌치(TR2)는 기판(100)의 소자 영역들(DR)과 오버랩될 수 있다. 수직 채널 구조체들(330X) 및 제2 트렌치(TR2)는 기판(100)의 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다. 수직 채널 구조체들(330X) 및 제2 트렌치(TR2)는 평면적 관점에서 기판(100)의 스크라이브 레인 영역(SLR)과 이격 배치될 수 있다. 수직 채널 구조체들(330X) 각각은 제2 하부 유전 패턴(331X), 제2 반도체 패턴(332X), 및 제2 상부 유전 패턴(333X)을 포함할 수 있다. 제2 하부 유전 패턴(331X)은 제2 트렌치(TR2)의 측벽들을 덮을 수 있다. 제2 트렌치(TR2)의 측벽들은 제1 절연막들(321)의 내측벽들을 포함할 수 있다. 제2 하부 유전 패턴(331X)은 제1 절연막들(321)의 내측벽들 및 게이트 구조체들(320)의 내측벽들 상에 제공될 수 있다. 제2 하부 유전 패턴(331X)은 반도체층(310)의 상부면을 노출시킬 수 있다. 제2 하부 유전 패턴(331X)은 단층의 절연층 또는 다층의 절연층들을 포함할 수 있다. 제2 하부 유전 패턴(331X)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부로 기능할 수 있다. 예를 들어, 제2 하부 유전 패턴(331X)은 실리콘계 절연물질 또는 고유전 물질을 포함할 수 있다.
제2 반도체 패턴(332X)이 제2 트렌치(TR2)의 측벽들 상에 제공되며, 제1 하부 유전 패턴(331Y)을 덮을 수 있다. 제2 반도체 패턴(332X)은 반도체층(310) 상으로 연장되어, 제2 트렌치(TR2)에 의해 노출된 반도체층(310)의 상부면의 일부와 접촉할 수 있다. 제2 반도체 패턴(332X)은 제2 트렌치(TR2) 내에서 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양을 가질 수 있다. 제2 반도체 패턴(332X)은 제2 트렌치(TR2)의 중심 부분에 빈영역을 정의할 수 있다.
제2 반도체 패턴(332X)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 제2 반도체 패턴(332X)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 적어도 하나를 포함하는 결정질 구조를 가질 수 있다. 제2 반도체 패턴(332X)은 도핑된 불순물을 더 포함할 수 있다. 다른 예로, 제2 반도체 패턴(332X)은 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다.
제2 상부 유전 패턴(333X)이 제2 트렌치(TR2) 내에 제공되어, 제2 반도체 패턴(332X)을 덮을 수 있다. 제2 상부 유전 패턴(333X)은 제2 트렌치(TR2)를 채울 수 있다. 예를 들어, 제2 상부 유전 패턴(333X)은 제2 트렌치(TR2) 내의 잔부를 채울 수 있다. 제2 상부 유전 패턴(333X)은 실리콘 함유 절연 물질을 포함할 수 있다. 제2 상부 유전 패턴(333X)은 갭필 특성이 우수한 절연 물질로 형성될 수 있다. 제2 상부 유전 패턴(333X)은 예를 들어, 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer), 및/또는 CVD 산화막 등으로 형성될 수 있다.
셀 어레이 구조체(300)은 게이트 유전 패턴들(323)을 더 포함할 수 있다. 게이트 유전 패턴들(323)은 게이트 구조체들(320) 및 제1 절연막들(321) 사이 및 게이트 구조체들(320) 및 수직 채널 구조체들(330X) 사이에 개재될 수 있다. 예를 들어, 게이트 유전 패턴들(323) 각각은 대응되는 게이트 구조체(320)와 대응되는 수직 채널 구조체(330X) 사이에 개재되며, 상기 대응되는 게이트 구조체(320)의 상면 및 하면 상으로 연장될 수 있다. 게이트 유전 패턴(323)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 절연성 물질을 의미하며, 지르코늄 산화물, 알루미늄 산화물, 및/또는 하프늄 산화물 등을 포함할 수 있다.
도전 패드들(335)이 수직 채널 구조체들(330X) 상에 각각 배치될 수 있다. 도전 패드들(335)의 하면들은 최상부 게이트 구조체(320)의 상면보다 높은 레벨에 배치될 수 있다. 도전 패드들(335)은 불순물이 도핑된 반도체 물질 또는 금속을 포함할 수 있다. 도전 패드들(335) 각각은 제2 트렌치(TR2)의 상부 내에 제공될 수 있다. 제2 트렌치(TR2)의 깊이(도 2d의 A2)는 대응되는 수직 채널 구조체(330X)의 높이 및 대응되는 도전 패드(335)의 높이의 합과 실질적으로 동일할 수 있다.
캐핑막이 수직 채널 구조체들(330X) 및 적층 구조체 상에 제공될 수 있다. 적층 구조체의 상면은 최상부 제1 절연막(321)의 상면일 수 있다. 캐핑막은 제1 캐핑막(360) 및 제2 캐핑막(370)을 포함할 수 있다. 제1 캐핑막(360)은 수직 채널 구조체들(330X)의 상면들 및 최상부 제1 절연막(321)의 상면을 덮을 수 있다. 예를 들어, 제1 캐핑막(360)은 실리콘 함유 절연 물질을 포함할 수 있다.
콘택 플러그들(340)이 제1 절연막들(321), 게이트 구조체들(320), 및 제1 캐핑막(360)을 관통하며 제공될 수 있다. 콘택 플러그들(340)은 수직 채널 구조체들(330X)과 옆으로 이격될 수 있다. 콘택 플러그들(340)은 수직 채널 구조체들(330X) 사이에 각각 제공될 수 있다. 콘택 플러그들(340)는 공통 소스 영역들(314) 상에 각각 배치되며, 공통 소스 영역들(314)과 각각 접속할 수 있다. 콘택 플러그들(340)은 배리어막 및 금속막을 포함할 수 있다. 배리어막은 금속막의 측벽들을 덮을 수 있다. 배리어막은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다. 금속막은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다. 콘택 플러그들(340)은 공통 소스 플러그들일 수 있다. 평면적 관점에서 콘택 플러그들(340)의 장축들은 제2 방향(D2)과 나란히 연장될 수 있다.
스페이서들(343)은 콘택 플러그들(340)의 측벽들을 덮을 수 있다. 스페이서들(343) 각각은 제1 절연막들(321)과 대응되는 콘택 플러그(340) 사이 및 게이트 구조체들(320)과 상기 대응되는 콘택 플러그(340) 사이에 제공될 수 있다. 스페이서들(343)은 절연 물질을 포함할 수 있다. 스페이서들(343)은 예를 들어 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘산화 질화물과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 다른 예로, 스페이서들(343)은 저유전 물질을 포함할 수 있고, 저유전 물질은 실리콘 산화물보다 낮은 유전율을 가질 수 있다.
제2 캐핑막(370)이 제1 캐핑막(360) 상에 배치되어, 콘택 플러그들(340)의 상면들을 덮을 수 있다. 제2 캐핑막(370)은 절연성 물질을 포함할 수 있다. 예를 들어, 제2 캐핑막(370)은 실리콘 함유 절연 물질을 포함할 수 있다.
상부 도전 플러그들(350)이 제1 캐핑막(360) 및 제2 캐핑막(370) 내에 형성될 수 있다. 예를 들어, 상부 도전 플러그들(350) 각각은 제2 캐핑막(370) 및 제1 캐핑막(360)을 관통할 수 있다. 상부 도전 플러그들(350)은 도전 패드들(335) 상에 제공되어, 도전 패드들(335)과 접속할 수 있다. 상부 도전 플러그들(350)은 도전 패드들(335)을 통해 수직 채널 구조체들(330X)과 각각 전기적으로 연결될 수 있다. 상부 도전 플러그들(350)은 비트라인 콘택 플러그들일 수 있다.
도전 라인(390)이 제2 캐핑막(370) 및 상부 도전 플러그들(350) 상에 제공되어, 상부 도전 플러그들(350)과 접속할 수 있다. 도전 라인(390)은 평면적 관점에서 제1 방향(D1)으로 연장될 수 있다. 상부 도전 플러그들(350) 및 도전 라인들(390)은 금속과 같은 도전 물질을 포함할 수 있다. 도전 라인들(390)은 비트 라인일 수 있다. 도 2c 및 도 2d의 도전 라인(390)은 복수의 도전 라인들(390) 중 어느 하나일 수 있고, 상기 복수의 도전 라인들(390)은 평면적 관점에서 서로 제2 방향(D2)으로 이격될 수 있다.
수직 채널 구조체들(330X), 콘택 플러그들(340), 도전 패드들(335), 상부 도전 플러그들(350), 및 도전 라인들(390)은 기판(100)의 소자 영역들(DR) 상에 제공되나 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다. 예를 들어, 수직 채널 구조체들(330X), 콘택 플러그들(340), 도전 패드들(335), 상부 도전 플러그들(350), 및 도전 라인들(390)은 평면적 관점에서 기판(100)의 스크라이브 레인 영역(SLR)과 이격될 수 있다.
이하 실시예들에 따른 기판(100)의 스크라이브 레인 영역(SLR) 상의 셀 어레이 구조체(300)에 관하여 보다 상세하게 설명한다.
반도체층(310), 제1 절연막들(321), 제1 캐핑막(360), 및 제1 및 제2 캐핑막들(360, 370)은 기판(100)의 소자 영역들(DR) 및 스크라이브 레인 영역(SLR) 상에 제공될 수 있다. 제2 절연막들(324) 및 더미 패턴(330Y)이 기판(100)의 스크라이브 레인 영역(SLR) 상에 더 제공될 수 있다.
제2 절연막들(324)은 기판(100)의 스크라이브 레인 영역(SLR) 상에, 제1 절연막들(321) 사이에 각각 개재될 수 있다. 제2 절연막들(324)은 기판(100)의 소자 영역(DR) 상에 제공되지 않을 수 있으나, 이에 제약되지 않는다. 제2 절연막들(324)은 게이트 구조체들(320)과 각각 수평적으로 이격 배치될 수 있다. 일 예로, 어느 하나의 소자 영역(DR)에서, 수직 채널 구조체들(330X) 중 최외곽 수직 채널 구조체(330X)의 제1 측에는 제2 절연막들(324)이 배치되고, 상기 최외곽 수직 채널 구조체(330X)의 제2 측에는 게이트 구조체들(320)이 배치될 수 있다. 최외곽 수직 채널 구조체(330X)의 제2 측은 제1 측과 대향될 수 있다. 제2 절연막들(324)은 제1 절연막들(321)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 절연막들(321)은 실리콘 산화물을 포함하고, 제2 절연막들(324)은 실리콘 질화물들을 포함할 수 있다.
제1 트렌치(TR1)는 기판(100)의 스크라이브 레인 영역(SLR) 상에 제공되나, 기판(100)의 소자 영역들(DR) 상에 제공되지 않을 수 있다. 도 2a와 같이 제1 트렌치(TR1)는 평면적 관점에서 그리드 형상을 가질 수 있다. 예를 들어, 평면적 관점에서 제1 트렌치(TR1)는 제1 서브 트렌치들 및 제2 서브 트렌치들을 포함할 수 있다. 제1 서브 트렌치들은 제1 방향(D1)과 나란하게 연장되며, 서로 제2 방향(D2)으로 이격될 수 있다. 제2 서브 트렌치들은 제2 방향(D2)과 나란하게 연장되며, 서로 제1 방향(D1)으로 이격될 수 있다. 제2 서브 트렌치들은 제1 서브 트렌치들과 연결될 수 있다. 제1 트렌치(TR1)는 평면적 관점에서 기판(100)의 소자 영역들(DR)을 둘러싸을 수 있다.
도 2c 및 도 2d와 같이, 제1 트렌치(TR1)는 기판(100)의 다이싱 영역(R1) 및 더미 영역(R2) 상에 제공될 수 있다 제1 트렌치(TR1)는 제1 절연막들(321) 및 제2 절연막들(324)을 관통할 수 있다. 제1 트렌치(TR1)는 제1 절연막들(321)의 측벽들, 제2 절연막들(324)의 측벽들, 및 기판(100)을 노출시킬 수 있다. 일 예로, 제1 트렌치(TR1)의 바닥면은 반도체층(310) 내에 제공될 수 있다. 예를 들어, 제1 트렌치(TR1)의 바닥면은 반도체층(310)의 상부면보다 낮고, 반도체층(310)의 하부면보다 높은 레벨에 위치할 수 있다. 그러나, 제1 트렌치(TR1)의 바닥면의 레벨은 다양하게 변형될 수 있다. 제1 트렌치(TR1)는 수직 채널 구조체들(330X)과 옆으로 이격 배치될 수 있다. 제1 트렌치(TR1)의 바닥면은 반도체층(310)의 리세스된 내면일 수 있다.
제1 트렌치(TR1)의 바닥면은 제2 트렌치(TR2)의 바닥면과 실질적으로 동일한 레벨에 제공될 수 있다. 도 2d와 같이 제1 트렌치(TR1)의 깊이(A1)는 제2 트렌치(TR2)의 깊이(A2)와 실질적으로 동일할 수 있다. 어떤 구성요소들의 너비들, 깊이들, 높이들, 및 레벨들이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 제1 트렌치(TR1)의 깊이(A1)는 예를 들어, 8μm 내지 20 μm일 수 있다. 제2 트렌치(TR2)의 깊이(A2)는 예를 들어, 8μm 내지 20 μm일 수 있다.
제1 트렌치(TR1)의 너비(W1)는 제2 트렌치(TR2)의 너비보다 더 클 수 있다. 제1 트렌치(TR1)의 너비(W1)는 예를 들어, 10nm 내지 100nm일 수 있다. 제1 트렌치(TR1)의 너비(W1)가 10nm 이상이므로, 후술할 보이드(VO)가 제1 트렌치(TR1) 내에 제공될 수 있다.
더미 패턴(330Y)이 제1 트렌치(TR1)의 바닥면 및 측벽 상에 제공될 수 있다. 더미 패턴(330Y)은 “U”자 형상의 단면을 가질 수 있다. 더미 패턴(330Y)은 제1 트렌치(TR1)의 바닥면 및 측벽을 콘포말하게 덮을 수 있다. 예를 들어, 제1 트렌치(TR1)의 바닥면 상의 더미 패턴(330Y)의 두께는 제1 트렌치(TR1)의 측벽 상의 더미 패턴(330Y)의 두께와 동일 또는 유사할 수 있다. 더미 패턴(330Y)은 기판(100)의 소자 영역들(DR) 상에 제공되지 않을 수 있다. 더미 패턴(330Y)은 수직 채널 구조체들(330X)과 옆으로 이격될 수 있다. 더미 패턴(330Y)은 수직 채널 구조체들(330X)과 동일한 물질을 포함할 수 있다. 더미 패턴(330Y)의 높이는 제1 트렌치(TR1)의 깊이(A1)와 실질적으로 동일할 수 있다. 더미 패턴(330Y)의 높이는 수직 채널 구조체들(330X) 중 어느 하나의 높이 및 대응되는 도전 패드(335)의 높이의 합과 실질적으로 동일할 수 있다. 수직 채널 구조체들(330X) 중 어느 하나의 높이 및 대응되는 도전 패드(335)의 높이의 합은 대응되는 제2 트렌치(TR2)의 깊이(A2)와 실질적으로 동일할 수 있다.
도 2d와 같이, 더미 패턴(330Y)의 바닥면(330Yb)은 수직 채널 구조체들(330X)의 바닥면들(330Xb)와 실질적으로 동일한 레벨에 배치될 수 있다. 더미 패턴(330Y)의 바닥면(330Yb)은 제1 트렌치(TR1)의 바닥면에 대응되고, 수직 채널 구조체들(330X)의 바닥면들(330Xb)은 제2 트렌치(TR2)의 바닥면에 대응될 수 있다.
더미 패턴(330Y)은 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)을 포함할 수 있다. 제1 하부 유전 패턴(331Y)은 제1 트렌치(TR1)의 바닥면 및 측벽을 덮을 수 있다. 제1 하부 유전 패턴(331Y)은 실리콘계 절연 물질 또는 고유전 물질을 포함할 수 있다. 제1 하부 유전 패턴(331Y)은 제2 하부 유전 패턴(331X)과 동일한 물질을 포함할 수 있다. 제1 하부 유전 패턴(331Y)의 두께는 제2 하부 유전 패턴(331X)의 두께와 실질적으로 동일할 수 있다.
제1 반도체 패턴(332Y)은 제1 트렌치(TR1)의 바닥면 및 측벽 상에 제공되고, 제1 하부 유전 패턴(331Y)을 덮을 수 있다. 제1 반도체 패턴(332Y)은 제2 반도체 패턴(332X)의 예에서 설명한 물질들 중 어느 하나를 포함할 수 있다. 일 예로, 제1 반도체 패턴(332Y)은 제2 반도체 패턴(332X)과 동일할 물질을 포함할 수 있다. 제1 반도체 패턴(332Y)의 두께는 제2 반도체 패턴(332X)의 두께와 실질적으로 동일할 수 있다.
제1 상부 유전 패턴(333Y)은 제1 트렌치(TR1)의 바닥면 및 측벽 상에 제공되고, 제1 반도체 패턴(332Y)을 덮을 수 있다. 제1 상부 유전 패턴(333Y)은 실리콘 함유 절연 물질을 포함할 수 있다. 제1 상부 유전 패턴(333Y)은 제2 상부 유전 패턴(333X)과 동일한 물질을 포함할 수 있다. 제1 상부 유전 패턴(333Y)의 두께는 제2 상부 유전 패턴(333X)의 두께와 실질적으로 동일할 수 있다.
제1 캐핑막(360)은 제1 트렌치(TR1)의 입구를 막을 수 있다. 제1 캐핑막(360)의 바닥면은 제1 트렌치(TR1)의 바닥면 상의 더미 패턴(330Y)의 상면(330Ya)과 수직적으로 이격될 수 있다. 제1 캐핑막(360)의 바닥면은 제1 트렌치(TR1)의 측벽 상의 더미 패턴(330Y)의 측벽과 이격될 수 있다. 이에 따라, 보이드(VO)가 제1 트렌치(TR1) 내에 제공될 수 있다. 보이드(VO)는 더미 패턴(330Y) 및 제1 캐핑막(360)에 의해 둘러싸인 공간일 수 있다. 구체적으로, 보이드(VO)의 제1 트렌치(TR1)의 바닥면 상의 더미 패턴(330Y)의 상면(330Ya), 제1 트렌치(TR1)의 측벽 상의 더미 패턴(330Y)의 측벽, 및 제1 캐핑막(360)의 하면 사이의 공간일 수 있다. 보이드(VO)는 진공 상태의 빈 공간 또는 공기에 의해 점유된 빈 공간일 수 있다.
도 2d와 같이 보이드(VO)의 너비(W10) 및 높이는 각각 제1 트렌치(TR1)의 너비(W1) 및 깊이(A1)보다 작을 수 있다. 보이드(VO)는 평면적 관점에서 기판(100)의 소자 영역들(DR)을 둘러싸을 있다.
보이드(VO)는 기판(100)의 스크라이브 레인 영역(SLR) 상에 제공되며, 소자 영역들(DR) 상에 제공되지 않을 수 있다. 일 예로, 보이드(VO)는 평면적 관점에서 기판(100)의 다이싱 영역(도 2c 및 도 2d의 R1) 및 더미 영역(도 2c 및 도 2d의 R2) 상에 제공될 수 있다.
도 2a와 같이 평면적 관점에서 보이드(VO)의 형상 및 배치는 제1 트렌치(TR1)와 유사할 수 있다. 예를 들어, 보이드(VO)는 평면적 관점에서 그리드의 형상을 가질 수 있다. 예를 들어, 보이드(VO)는 평면적 관점에서 제1 방향(D1)으로 연장된 부분들 및 제2 방향(D2)으로 연장된 부분들을 가질 수 있다.
도시되지 않았으나, 웨이퍼 구조체(1000)는 연결 도전 구조체를 더 포함할 수 있다. 연결 도전 구조체는 도전 라인들(390) 중 어느 하나 및 하부 배선들(230) 중 어느 하나와 접속할 수 있다. 이에 따라, 셀 어레이 구조체(300)가 로직 구조체(200)와 전기적으로 연결될 수 있다. 로직 구조체(200)와 전기적으로 연결되는 것은 주변 회로들(250)과 전기적으로 연결되는 것을 의미할 수 있다. 셀 어레이 구조체(300)와 전기적으로 연결되는 것은 게이트 구조체들(320) 또는 도전 라인들(390) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 전기적으로 연결되는 것은 직접적인 연결 및 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
배선층(400)이 도전 라인(390) 상에 배치될 수 있다. 배선층(400)은 프론트 앤드 층(FEOL) 및 백 앤드 층(BEOL)을 포함할 수 있다. 배선층(400)은 상부 절연층들(410) 및 도전 패턴들(450)을 포함할 수 있다. 상부 절연층들(410)은 도전 라인(390) 상에 적층될 수 있다. 상부 절연층들(410)은 실리콘 함유 절연 물질을 포함할 수 있다.
도전 패턴들(450)은 배선 패턴들 및 비아 패턴들을 포함할 수 있다. 배선 패턴들은 상부 절연층들(410) 사이에 개재될 수 있다. 비아 패턴들 각각은 상부 절연층들(410) 중 대응되는 것을 관통할 수 있다. 비아 패턴들은 배선 패턴들 사이에 개재되며, 배선 패턴들과 전기적으로 연결될 수 있다. 도전 패턴들(450)은 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 도전 패턴들(450)은 대응되는 도전 라인들(390)과 전기적으로 연결될 수 있다. 도전 패턴들(450)은 기판(100)의 소자 영역들(DR) 상에 제공될 수 있다.
칩 패드들(550)이 배선층(400)의 상면 상에 배치될 수 있다. 칩 패드들(550)은 도전 패턴들(450)과 전기적으로 연결될 수 있다. 칩 패드들(550)은 서로 옆으로 이격 배치되며, 서로 전기적으로 분리될 수 있다. 칩 패드들(550)은 예를 들어, 알루미늄을 포함할 수 있다. 다른 예로, 칩 패드들(550)은 니켈, 금, 구리, 텅스텐과 같은 금속을 포함할 수 있다. 칩 패드들(550)은 기판(100)의 소자 영역들(DR) 상에 제공되나, 스크라이브 레인 영역(SLR) 상에 제공되지 않을 수 있다.
웨이퍼 구조체(1000)는 솔더볼들(500)을 더 포함할 수 있다. 솔더볼들(500)은 칩 패드들(550) 상에 각각 제공될 수 있다. 솔더볼들(500)은 주석, 납, 은, 및 이들의 합금과 같은 솔더 물질을 포함할 수 있다.
보호층(PL)이 배선층(400)의 상면 상에 배치될 수 있다. 보호층(PL)은 배선층(400)의 상면을 덮으며, 칩 패드들(550)을 노출시킬 수 있다. 보호층(PL)은 상부 절연층들(410)과 다른 물질을 포함할 수 있다. 예를 들어, 보호층(PL)은 폴리이미드 또는 감광성 폴리이미드(Photosensitive Polyimide, PSPI)와 같은 절연성 폴리머를 포함할 수 있다.
오프닝(510)은 기판(100)의 스크라이브 레인 영역(SLR) 상에 제공될 수 있다. 보호층(PL)은 오프닝(510)을 가질 수 있다. 오프닝(510)은 보호층(PL)을 관통할 수 있다. 오프닝(510)은 배선층(400)의 상면을 노출시킬 수 있다. 예를 들어, 오프닝(510)은 상부 절연층들(410) 중 최상부 것의 상면을 노출시킬 수 있다. 일 예로, 오프닝(510)은 기판(100)의 스크라이브 레인 영역(SLR) 상의 배선층(400)의 상면을 노출시킬 수 있다. 오프닝(510)은 기판(100)의 스크라이브 레인 영역(SLR)을 정의할 수 있다. 예를 들어, 오프닝(510)은 기판(100)의 다이싱 영역(R1) 상에 제공될 수 있다. 오프닝(510)은 기판(100)의 더미 영역(R2) 상으로 더 연장될 수 있다. 오프닝(510)의 너비(W3)는 제1 트렌치(TR1)의 너비(W1)보다 더 크고, 보이드(VO)의 너비(W10)보다 더 클 수 있다.
오프닝(510)은 평면적 관점에서 그리드 형상을 가질 수 있다. 예를 들어, 오프닝(510)은 제1 오프닝들 및 제2 오프닝들을 포함할 수 있다. 제1 오프닝들은 제1 방향(D1)과 나란하게 연장되며, 서로 제2 방향(D2)으로 이격될 수 있다. 제2 오프닝들은 제2 방향(D2)과 나란하게 연장되며, 서로 제1 방향(D1)으로 이격될 수 있다. 제2 오프닝들은 제1 오프닝들과 연결될 수 있다.
도 2e는 실시예들에 따른 보이드를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 2e를 참조하면, 제1 캐핑막(360)이 제1 트렌치(TR1)의 입구를 막고, 보이드(VO)는 제1 트렌치(TR1) 내에 제공될 수 있다. 이 때, 제1 캐핑막(360)은 제1 트렌치(TR1)의 상부 내로 더 연장될 수 있다. 예를 들어, 제1 캐핑막(360)은 돌출부를 포함하고, 돌출부는 제1 트렌치(TR1)의 상부 내로 연장될 수 있다. 제1 캐핑막(360)은 제1 하면(360b1) 및 제2 하면(360b2)을 가질 수 있다. 제1 캐핑막(360)의 제1 하면(360b1)은 최상부 제1 절연막(321) 상에 배치될 수 있다. 제1 캐핑막(360)의 제2 하면(360b2)은 제1 하면(360b1)과 연결되고, 제1 트렌치(TR1) 상에 또는 내에 제공될 수 있다. 예를 들어, 제1 캐핑막(360)의 제2 하면(360b2)은 보이드(VO)와 오버랩될 수 있다. 제1 캐핑막(360)의 제2 하면(360b2)은 제1 하면(360b1)보다 낮은 레벨에 제공될 수 있다. 제1 캐핑막(360)의 제2 하면(360b2)은 돌출부의 하면일 수 있다.
도 3a는 실시예들에 따른 웨이퍼 구조체를 설명하기 위한 평면도로, 도 1의 Ⅰ 영역을 확대한 도면이다. 도 3b는 도 3a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 3a 및 도 3b를 참조하면, 웨이퍼 구조체(1000)는 기판(100), 로직 구조체(200), 셀 어레이 구조체(300), 배선층(400), 칩 패드들(550), 및 보호층(PL)을 포함할 수 있다.
셀 어레이 구조체(300)는 복수의 제1 트렌치들(TR1)을 가질 수 있다. 제1 트렌치들(TR1) 각각은 도 2a 내지 도 2d의 예들에서 설명한 기판(100)의 스크라이브 레인 영역(SLR) 상에 제공될 수 있다. 제1 캐핑막(360)이 제1 트렌치들(TR1)의 입구를 막아, 보이드들(VO)이 제1 트렌치들(TR1) 내에 각각 제공될 수 있다. 셀 어레이 구조체(300)는 복수의 더미 패턴들(330Y)을 포함할 수 있다. 더미 패턴들(330Y)은 제1 트렌치들(TR1)의 바닥면들 및 측벽들을 덮을 수 있다. 더미 패턴들(330Y)은 서로 옆으로 이격될 수 있으나, 이에 제약되지 않는다. 제1 트렌치들(TR1) 중 적어도 하나, 보이드들(VO) 중 적어도 하나, 및 더미 패턴들(330Y) 중 적어도 하나는 앞서 도 2c의 예에서 설명한 다이싱 영역(R1)과 수직적으로 오버랩될 수 있다.
이하, 간소화를 위해 단수의 제1 트렌치(TR1), 단수의 보이드(VO), 및 단수의 더미 패턴(330Y)에 관하여 기술하나, 본 발명이 이에 제약되는 것은 아니다.
이하, 실시예들에 따른 웨이퍼 구조체의 제조 방법을 설명한다.
도 4a 내지 도 4j는 실시예들에 따른 웨이퍼 구조체의 제조 방법을 설명하기 위한 도면들로, 도 2a의 Ⅲ 영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 로직 구조체(200)가 기판(100) 상에 형성될 수 있다. 로직 구조체(200)는 도 2b 내지 도 2d의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
반도체층(310)이 로직 구조체(200) 상에 형성될 수 있다. 제1 절연막이 반도체층(310) 상이 형성되고, 제2 절연막(324)이 제1 절연막(321) 상에 형성될 수 있다. 제1 절연막(321) 및 제2 절연막(324)이 반복하여 형성되어, 교번적으로 적층된 제1 절연막들(321) 및 제2 절연막들(324)을 형성할 수 있다. 최하부 제1 절연막(321)이 반도체층(310) 및 최하부 제2 절연막(324) 사이에 제공될 수 있다. 최상부 제1 절연막(321)이 최상부 제2 절연막(324) 상에 제공될 수 있다. 제2 절연막들(324) 각각의 일부는 희생층들로 기능할 수 있다.
도 4b를 참조하면, 제1 트렌치(TR1) 및 제2 트렌치(TR2)이 형성될 수 있다. 제1 트렌치(TR1)는 기판(100)의 스크라이브 레인 영역(SLR) 상에 형성되며, 제1 절연막들(321) 및 제2 절연막들(324)을 관통할 수 있다. 제2 트렌치(TR2)는 서로 이격된 복수의 제2 트렌치들(TR2)을 포함할 수 있다. 제2 트렌치들(TR2)은 기판(100)의 소자 영역들(DR) 상에 형성되며, 제1 절연막들(321) 및 제2 절연막들(324)을 관통할 수 있다. 제1 트렌치(TR1) 및 제2 트렌치들(TR2) 각각은 기판(100)을 노출시킬 수 있다. 제1 트렌치(TR1)는 제2 트렌치들(TR2)과 단일 공정에 의해 형성될 수 있다. 예를 들어, 제1 트렌치(TR1)는 제2 트렌치들(TR2)과 단일 식각 공정에 의해 형성될 수 있다. 이에 따라, 제1 트렌치(TR1)의 깊이(A1)는 제2 트렌치들(TR2)의 깊이들(A2)과 실질적으로 동일할 수 있다. 다만, 제1 트렌치(TR1)의 너비(W1)는 제2 트렌치(TR2)의 너비(W2)보다 더 클 수 있다.
도 4c를 참조하면, 하부 유전층(331), 반도체 패턴(332), 및 상부 유전층(333)이 최상부 제1 절연막(321) 상에 형성되며, 제1 트렌치(TR1) 및 제2 트렌치들(TR2) 내로 연장될 수 있다.
실시예들에 따르면, 하부 유전층(331)이 최상부 제1 절연막(321) 상에 형성되며, 제1 트렌치(TR1)의 바닥면과 측벽들 및 제2 트렌치들(TR2)의 바닥면과 측벽들을 덮을 수 있다. 하부 유전층(331)의 형성은 증착 공정에 의해 형성될 수 있다. 하부 유전층(331)은 예를 들어, 실리콘계 절연물질 또는 고유전 물질을 포함할 수 있다.
반도체 패턴(332)이 최상부 제1 절연막(321) 상에 형성되며 하부 유전층(331)을 덮을 수 있다. 반도체 패턴(332)은 제1 트렌치(TR1)의 바닥면과 측벽들 및 제2 트렌치들(TR2)의 바닥면과 측벽들 상으로 연장되어, 하부 유전층(331)을 콘포말하게 덮을 수 있다. 반도체 패턴(332)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술과 같은 증착 공정에 의해 형성될 수 있다.
상부 유전층(333)이 최상부 제1 절연막(321) 상에 형성되며, 반도체 패턴(332)을 덮을 수 있다. 상부 유전층(333)은 제1 트렌치(TR1) 및 제2 트렌치들(TR2) 내로 연장될 수 있다. 제2 트렌치들(TR2)는 비교적 작은 너비(W2)를 가져, 상부 유전층(333)이 제2 트렌치들(TR2)의 잔부들을 채울 수 있다.
상부 유전층(333)은 제1 트렌치(TR1)의 측벽 및 하면 상으로 연장될 수 있다. 제1 트렌치(TR1)의 너비(W1)는 비교적 클 수 있다. 예를 들어, 제1 트렌치(TR1)의 너비(W1)는 제2 트렌치들(TR2)의 너비(W2) 보다 더 클 수 있다. 이에 따라, 상부 유전층(333)은 제1 트렌치(TR1)를 채우지 않을 수 있다. 상부 유전층(333)은 제1 트렌치(TR1) 내에서 “U”자 형상의 단면을 가질 수 있다. 예를 들어, 상부 유전층(333)은 제1 트렌치(TR1)의 바닥면 및 측벽 상에서 반도체 패턴(332)을 콘포말하게 덮을 수 있다. 상부 유전층(333)이 형성된 후, 제1 트렌치(TR1) 내에 빈 공간이 제공될 수 있다.
도 4d를 참조하면, 상부 유전층(333)이 패터닝되어, 제1 상부 유전 패턴(333Y) 및 제2 상부 유전 패턴(333X)을 형성할 수 있다. 제1 상부 유전 패턴(333Y) 및 제2 상부 유전 패턴(333X)은 서로 분리될 수 있다.
반도체층(310)이 패터닝되어, 제1 반도체 패턴(332Y) 및 제2 반도체 패턴(332X)을 형성할 수 있다. 제1 반도체 패턴(332Y) 및 제2 반도체 패턴(332X)은 서로 분리될 수 있다.
하부 유전층(331)이 패터닝되어, 제1 하부 유전 패턴(331Y) 및 제2 하부 유전 패턴(331X)을 형성할 수 있다. 하부 유전층(331)의 패터닝에 의해 최상부 제1 절연막(321)의 상면이 노출될 수 있다. 이에 따라, 수직 채널 구조체들(330X) 및 더미 패턴(330Y)을 형성할 수 있다. 더미 패턴(330Y)은 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)을 포함할 수 있다. 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)은 대응되는 제1 트렌치(TR1) 내에 제공될 수 있다.
수직 채널 구조체들(330X) 각각은 제2 하부 유전 패턴(331X), 제2 반도체 패턴(332X), 및 제1 상부 유전 패턴(333Y)을 포함할 수 있다. 제2 하부 유전 패턴(331X), 제2 반도체 패턴(332X), 및 제2 상부 유전 패턴(333X)은 대응되는 제2 트렌치(TR2) 내에 제공될 수 있다. 제2 하부 유전 패턴(331X), 제2 반도체 패턴(332X), 및 제2 상부 유전 패턴(333X)은 상기 대응되는 제2 트렌치(TR2)의 상부 상에 제공되지 않을 수 있다.
도전 패드들(335)이 제2 트렌치들(TR2)의 상부 상에 형성되며, 수직 채널 구조체들(330X)의 상면들을 덮을 수 있다.
도 4e를 참조하면, 제1 캐핑막(360)이 최상부 제1 절연막(321) 상에 형성되어, 도전 패드들(335)의 상면들을 덮을 수 있다. 제1 캐핑막(360)의 형성은 증착 공정에 의해 수행될 수 있다. 상기 증착 공정은 기판(100)의 소자 영역들(DR) 및 스크라이브 레인 영역(SRL) 상에 수행될 수 있다. 제1 캐핑막(360)은 낮은 스텝 커버리지(step coverage) 특성을 가져, 제1 트렌치(TR1)의 입구를 막을 수 있다. 제1 캐핑막(360)의 하면은 제1 트렌치(TR1)의 바닥면 상의 더미 패턴(330Y)의 상면과 수직적으로 이격될 수 있다. 이에 따라, 보이드(VO)가 제1 트렌치(TR1) 내에 형성될 수 있다. 보이드(VO)는 더미 패턴(330Y) 및 제1 캐핑막(360)에 의해 둘러싸일 수 있다. 도시된 바와 달리, 제1 캐핑막(360)의 일부가 제1 트렌치(TR1)의 상부 내로 더 연장될 수 있다. 이 경우, 도 2e의 예에서 설명한 바와 같은 보이드(VO)가 형성될 수 있다.
도 4f를 참조하면, 제3 트렌치들(TR3)이 제1 캐핑막(360), 제1 절연막들(321), 및 제2 절연막들(324) 내에 형성될 수 있다. 제3 트렌치들(TR3) 각각은 제1 캐핑막(360)이, 제1 절연막들(321), 및 제2 절연막들(324)을 관통하며, 반도체층(310)을 노출시킬 수 있다. 제3 트렌치들(TR3)의 바닥면들은 제1 트렌치(TR1)와 동일 또는 상이한 레벨에 제공될 수 있다. 제3 트렌치들(TR3)의 측벽들은 제1 절연막들(321) 및 제2 절연막들(324)을 노출시킬 수 있다. 제3 트렌치들(TR3)은 인접한 제2 트렌치들(TR2) 사이에 형성될 수 있다. 제3 트렌치들(TR3)은 기판(100)의 스크라이브 레인 영역(SLR) 상에 형성되지 않을 수 있다. 제3 트렌치들(TR3)은 이방성 식각 공정에 의해 수행될 수 있다.
도 4g를 참조하면, 제2 절연막들(324)이 제거되어, 게이트 영역들(329)을 형성할 수 있다. 게이트 영역들(329)은 공극들일 수 있다. 게이트 영역들(329)은 제1 절연막들(321) 사이에 형성되며, 제3 트렌치들(TR3)과 연결될 수 있다. 게이트 영역들(329)은 수직 채널 구조체들(330X)의 측벽들의 일부분들을 노출시킬 수 있다. 게이트 영역들(329)의 두께들은 제거된 제2 절연막들(324)의 두께들과 실질적으로 동일할 수 있다. 제2 절연막들(324)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
도 4h를 참조하면, 게이트 유전 패턴들(323) 및 게이트 구조체들(320)이 게이트 영역들(329) 내에 각각 형성될 수 있다.
실시예들에 따르면, 예비 유전막(미도시)이 제3 트렌치들(TR3) 및 게이트 영역들(329) 내에 유전막을 형성될 수 있다. 예비 유전막은 양호한 스텝 커버리지의 물질을 증착하여 형성될 수 있다
게이트 구조체들(320)을 형성하는 것은 게이트 도전막을 형성하는 것 및 상기 게이트 도전막을 패터닝하는 것을 포함할 수 있다. 게이트 도전막은 에비 유전막 상에 형성될 수 있다. 게이트 도전막은 제3 트렌치들(TR3) 각각의 적어도 일부 및 게이트 영역들(329)을 채울 수 있다. 게이트 도전막의 패터닝에 의해 게이트 구조체들(320)이 게이트 영역들(329) 내에 각각 국소화될 수 있다. 게이트 도전막의 패터닝은 식각 공정에 의해 진행될 수 있다.
이후, 예비 유전막이 패터닝되어, 게이트 유전 패턴들(323)을 형성할 수 있다. 예비 유전막의 패터닝은 식각 공정에 의해 진행될 수 있다. 게이트 유전 패턴(323)은 게이트 영역들(329)에 국소화될 수 있다. 게이트 유전 패턴들(323) 및 게이트 구조체들(320)의 배치는 도 2b 내지 도 2d의 예들에서 설명한 바와 같다.
공통 소스 영역들(314)이 제3 트렌치들(TR3)에 노출된 반도체층(310) 내에 형성될 수 있다. 공통 소스 영역들(314)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소스 영역들(314)은 불순물의 확산에 의해 제1 절연막들(321) 중 적어도 하나의 일부분과 평면적 관점에서 중첩될 수 있다. 공통 소스 영역들(314)은 반도체층(310)의 도전형과 다른 도전형을 가질 수 있다. 공통 소스 영역들(314)의 형성은 게이트 구조체들(320)의 형성 이전 또는 이후에 수행될 수 있다.
도 4i를 참조하면, 스페이서들(343) 및 콘택 플러그들(340) 제3 트렌치들(TR3) 내에 각각 형성될 수 있다. 스페이서들(343)은 게이트 구조체들(320)의 측벽들을 덮을 수 있다. 콘택 플러그들(340)이 스페이서들(343)의 내측벽들 상에 형성되어, 제3 트렌치들(TR3)을 채울 수 있다. 콘택 플러그들(340)은 공통 소스 영역들(314)과 각각 접속할 수 있다. 콘택 플러그들(340)을 형성하는 것은 스페이서들(343)의 측벽들을 덮는 배리어막을 증착하는 것 및 배리어막 상에 금속막을 증착하는 것을 포함할 수 있다.
제2 캐핑막(370)이 제1 캐핑막(360) 상에 형성되어, 콘택 플러그들(340)의 상면들을 덮을 수 있다.
도 4j를 참조하면, 상부 도전 플러그들(350)이 제2 캐핑막(370) 및 제1 캐핑막(360) 내에 형성될 수 있다. 상부 도전 플러그들(350)은 제2 캐핑막(370) 및 제1 캐핑막(360)을 관통하며 도전 패드들(335)과 각각 접속할 수 있다.
도전 패턴들(450)이 제2 캐핑막(370) 상에 형성되어, 상부 도전 플러그들(350)과 접속할 수 있다.
다시 도 2b를 참조하면, 배선층(400)이 도전 패턴들(450) 상에 형성될 수 있다. 칩 패드들(550) 및 보호층(PL)이 배선층(400) 상에 형성될 수 있다. 솔더볼들(500)이 칩 패드들(550) 상에 형성될 수 있다. 이에 따라, 웨이퍼 구조체(1000)의 제조가 완성될 수 있다.
이하, 실시예들에 따른 웨이퍼 구조체의 다이싱 공정 및 반도체 소자를 설명한다.
도 5a 및 도 6a는 실시예들에 따른 다이싱 공정을 설명하기 위한 도면들이다. 도 5b는 도 5a의 Ⅲ 영역을 확대 도시한 도면이다. 도 6b는 도 6a의 Ⅲ 영역을 확대 도시한 도면이다.
도 5a 및 도 5b를 참조하면, 웨이퍼 구조체(1000)가 준비될 수 있다. 웨이퍼 구조체(1000)는 앞서 설명한 바와 같이 기판(100), 로직 구조체(200), 셀 어레이 구조체(300), 배선층(400), 칩 패드들(550), 및 보호층(PL)을 포함할 수 있다. 셀 어레이 구조체(300)는 제1 트렌치(TR1)를 가지고, 보이드(VO)가 제1 트렌치(TR1) 내에 제공될 수 있다. 보이드(VO)는 더미 패턴(330Y) 및 제1 캐핑막(360)에 의해 둘러싸일 수 있다.
레이저 장치(900)가 기판(100)의 하면 상에 배치될 수 있다. 레이저 장치(900)로부터 레이저가 기판(100) 내에 조사되어, 기판(100)이 국부적으로 가열될 수 있다. 기판(100)의 가열된 영역의 결정 구조가 변형될 수 있다. 이에 따라, 기판(100) 내에 비정질 부분들(190)이 형성될 수 있다. 레이저는 기판(100)의 스크라이브 레인 영역(SLR)을 따라 조사되어, 비정질 부분들(190)은 스크라이브 레인 영역(SLR)과 평면적 관점에서 중첩될 수 있다. 구체적으로, 도 5b와 같이 비정질 부분(190)은 기판(100)의 다이싱 영역(R1) 내에 형성될 수 있다. 비정질 부분들(190)은 기판(100) 내에 서로 다른 깊이로 형성될 수 있다. 예를 들어, 비정질 부분들(190)은 기판(100)의 하면으로부터 서로 다른 거리에 제공될 수 있다. 비정질 부분들(190)은 기판(100) 내에서 서로 수직적으로 이격될 수 있다.
도 6a 및 도 6b를 참조하면, 그라인딩 공정이 기판(100)의 하면 상에 수행되어, 기판(100)의 일부가 점선으로 도시한 바와 같이 제거될 수 있다. 그라인딩 공정에 의해 기판(100)이 박형화될 수 있다. 기판(100)의 그라인딩 공정은 백 랩(back lap) 공정 또는 화학 기계적 연마(chemical mechanical polishing) 공정을 포함할 수 있다. 기판(100)의 그라인딩 공정에서, 기판(100)의 비정질 부분들(190)은 크랙 씨드(crack seeds)로 작용할 수 있다. 예들 들어, 크랙이 기판(100)의 비정질 부분들(190)로부터 형성될 수 있다. 크랙은 비정질 부분들(190)로부터 기판(100)의 하면 및 배선층(400)의 상면을 향해 수직적으로 전파될 수 있다. 크랙의 전파에 의해 웨이퍼 구조체(1000)가 다이싱될 수 있다.
보이드(VO)가 생략된 경우, 크랙이 기판(100)의 제1 절연막들(321) 및 제2 절연막들(324)을 가로지르는 과정에서, 제1 절연막들(321) 및 제2 절연막들(324) 사이의 계면을 따라 전파될 수 있다. 크랙이 수평적으로 전파되므로, 웨이퍼 구조체(1000)가 다이싱되기 어려울 수 있다. 또한, 크랙의 수평적 전파에 의해, 기판(100)의 소자 영역들(DR) 내의 수직 채널 구조체들(330X) 또는 게이트 구조체들(320)이 손상될 수 있다. 실시예들에 따르면, 보이드(VO)가 기판(100)의 다이싱 영역(R1) 상에 제공되므로, 제1 절연막들(321) 및 제2 절연막들(324) 사이의 계면은 기판(100)의 다이싱 영역(R1) 상에 제공되지 않을 수 있다. 이에 따라, 크랙의 수평적 전파가 방지될 수 있다. 크랙이 보이드(VO)를 통해 셀 어레이 구조체(300)를 쉽게 통과할 수 있다. 더불어, 웨이퍼 구조체(1000)가 양호하게 다이싱될 수 있다.
웨이퍼 구조체(1000)의 다이싱 공정에 의해 기판(100)의 다이싱 영역(R1)이 제거될 수 있다. 더하여, 기판(100)의 다이싱 영역(R1) 상의 로직 구조체(200)의 부분, 셀 어레이 구조체(300)의 부분, 및 배선층(400)의 부분이 제거될 수 있다.
기판(100)의 더미 영역(R2)의 적어도 일부는 다이싱 공정에서 제거되지 않을 수 있다. 기판(100)의 더미 영역(R2)이 제공되므로, 다이싱 공정에서 기판(100)의 소자 영역들(DR) 상의 로직 구조체(200), 셀 어레이 구조체(300), 및 배선층(400)의 손상이 방지될 수 있다. 예를 들어, 주변 회로들(250), 하부 배선들(230), 수직 채널 구조체들(330X), 게이트 구조체들(320), 도전 라인들(390), 및 도전 패턴들(450)의 손상이 방지될 수 있다.
상기 다이싱 공정의 결과, 서로 분리된 반도체 소자들(10)이 형성될 수 있다. 반도체 소자들(10) 각각은 기판(100)의 소자 영역들(DR) 중 어느 하나를 포함할 수 있다. 반도체 소자들(10) 각각은 상기 소자 영역(DR)에 대응되는 로직 구조체(200), 셀 어레이 구조체(300), 및 배선층(400)을 포함할 수 있다. 이에 더하여, 반도체 소자들(10) 각각은 기판(100)의 대응되는 더미 영역(R2), 그리고 더미 영역(R2) 상의 로직 구조체(200), 배선 구조체, 배선층(400), 보호층(PL), 칩 패드들(550), 및 솔더볼들(500)을 포함할 수 있다. 다이싱 공정에 의해, 서로 분리된 복수의 더미 패턴들(330Y')이 형성될 수 있다. 제1 트렌치(TR1)가 다이싱 되어, 리세스된 부분(RP)을 형성할 수 있다.
몇몇의 비정질 부분들(190)은 기판(100)의 더미 영역(R2) 내에 남아 있을 수 있다. 다른 예로, 비정질 부분들(190)은 기판(100)의 다이싱 영역(R1)과 함께 제거되어, 반도체 소자(10)에 남아 있지 않을 수 있다.
지금까지 설명한 예들에 의해 반도체 소자들(10)의 제조가 완성될 수 있다. 반도체 소자들(10) 각각은 반도체칩일 수 있다.
이하, 반도체 소자들(10)에 대하여 보다 상세하게 설명한다. 간소화를 위해 단수의 반도체 소자(10)에 관하여 기술한다.
도 7a는 실시예들에 따른 반도체 소자를 도시한 단면도이다. 도 7b는 도 7a의 Ⅴ영역을 확대 도시한 도면이다.
도 7a 및 도 7b를 참조하면, 반도체 소자(10)는 기판(100), 로직 구조체(200), 셀 어레이 구조체(300), 배선층(400), 보호층(PL), 칩 패드들(550), 및 솔더볼들(500)을 포함할 수 있다. 반도체 소자(10)는 도 5a 내지 도 6b의 예에서 설명한 웨이퍼 구조체(1000)의 다이싱 공정에 의해 형성된 반도체 소자들(10) 중 어느 하나일 수 있다. 반도체 소자(10)의 외측벽은 절단면일 수 있다. 반도체 소자(10)의 외측벽은 기판(100)의 외측벽(100c), 로직 구조체(200)의 외측벽, 셀 어레이 구조체(300)의 외측벽(300c), 및 배선층(400)의 외측벽을 포함할 수 있다. 반도체 소자(10)의 외측벽은 외부에 노출될 수 있다.
기판(100)은 소자 영역(DR) 및 더미 영역(R2)을 포함할 수 있다. 기판(100)의 더미 영역(R2)은 엣지 영역일 수 있다. 예를 들어, 기판(100)의 더미 영역(R2)은 평면적 관점에서 소자 영역(DR)을 둘러쌀 수 있다. 비정질 부분(190)은 기판(100)의 외측벽(100c) 상에 남아 있을 수 있다. 비정질 부분(190)은 외부에 노출될 수 있다.
로직 구조체(200)는 기판(100) 상에 제공될 수 있다. 로직 구조체(200)는 기판(100)의 외측벽(100c)과 수직적으로 정렬될 수 있다.
셀 어레이 구조체(300)는 로직 구조체(200) 상에 제공될 수 있다. 셀 어레이 구조체(300)는 더미 패턴(330Y'), 제1 절연막들(321), 제2 절연막들(324), 게이트 구조체들(320), 수직 채널 구조체들(330X), 콘택 플러그들(340), 스페이서들(343), 제1 캐핑막(360), 제2 캐핑막(370), 및 도전 라인(390)을 포함할 수 있다.
셀 어레이 구조체(300)의 외측벽(300c)은 기판(100) 및 로직 구조체(200)에 의해 노출될 수 있다. 셀 어레이 구조체(300)는 그 외측벽(300c) 상에 리세스된 부분(RP)을 가질 수 있다. 리세스된 부분(RP)은 제1 절연막들(321)의 외측벽들 및 제2 절연층의 외측벽들 상에 제공될 수 있다. 도 2a 내지 도 2d의 예들에서 설명한 제1 트렌치(TR1) 및 보이드(VO) 상에 다이싱 공정이 수행된 결과, 리세스된 부분(RP)이 형성될 수 있다. 예를 들어, 리세스된 부분(RP)은 다이싱 공정의 결과, 남아 있는 제1 트렌치(TR1)의 부분일 수 있다. 리세스된 부분(RP)의 너비(W11)는 대략 3nm 내지 50nm일 수 있다. 상세하게, 리세스된 부분(RP)의 너비(W11)는 대략 5nm 내지 50nm일 수 있다. 리세스된 부분(RP)의 너비(W11)는 반도체층(310)의 외측면 및 제1 절연막들(321)의 외측면들 사이의 수평적 간격과 실질적으로 동일할 수 있다. 반도체층(310)의 외측면은 셀 어레이 구조체(300)의 외측벽(300c)에 해당할 수 있다. 리세스된 부분(RP)의 너비(W11)는 제2 트렌치(TR2)의 너비(W2)와 동일하거나 더 클 수 있다.
더미 패턴(330Y')이 리세스된 부분(RP) 상에 제공되어, 리세스된 부분(RP)의 바닥면 및 측벽을 덮을 수 있다. 예를 들어, 더미 패턴(330Y')은 기판(100)의 상면, 제1 절연막들(321)의 외측면들, 및 제2 절연막들(322)의 외측면들을 콘포말하게 덮을 수 있다. 더미 패턴(330Y')은 “L”자 형상 또는 “L”자와 좌우 대칭인 형상을 가질 수 있다. 더미 패턴(330Y')은 제1 하부 유전 패턴(331Y'), 제1 반도체 패턴(332Y'), 및 제1 상부 유전 패턴(333Y')을 포함할 수 있다. 제1 하부 유전 패턴(331Y'), 제1 반도체 패턴(332Y'), 및 제1 상부 유전 패턴(333Y')은 도 2a 내지 도 2d의 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)의 예 또는 예 또는 도 2e의 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 하부 유전 패턴(331Y'), 제1 반도체 패턴(332Y'), 및 제1 상부 유전 패턴(333Y')의 형상은 도 2a 내지 도 2d의 예 또는 도 2e의 제1 하부 유전 패턴(331Y), 제1 반도체 패턴(332Y), 및 제1 상부 유전 패턴(333Y)의 형상과 다를 수 있다. 제1 하부 유전 패턴(331Y'), 제1 반도체 패턴(332Y'), 및 제1 상부 유전 패턴(333Y') 각각은 “L”자 형상 또는 “L”자와 좌우 대칭인 형상을 가질 수 있다.
리세스된 부분(RP)의 측벽 상의 더미 패턴(330Y')의 외측벽은 기판(100)의 외측벽(100c) 및 로직 구조체(200)의 외측벽과 수직적으로 정렬되지 않을 수 있다. 리세스된 부분(RP)의 측벽 상의 더미 패턴(330Y')의 외측벽은 기판(100)의 외측벽(100c)보다 더 리세스될 수 있다.
제1 캐핑막(360)은 기판(100)의 더미 영역(R2) 상으로 더 연장될 수 있다. 제1 캐핑막(360)의 외측벽은 리세스된 부분(RP)의 측면 상의 더미 패턴(330Y')의 외측벽보다 수평적으로 더 돌출될 수 있다. 기판(100)의 더미 영역(R2) 상의 제1 캐핑막(360)의 하면은 리세스된 부분(RP)의 상면과 수직적으로 오버랩될 수 있다. 기판(100)의 더미 영역(R2) 상의 제1 캐핑막(360)의 하면은 리세스된 부분(RP)의 상면 상의 더미 패턴(330Y')의 상면과 수직적으로 이격될 수 있다. 기판(100)의 더미 영역(R2) 상의 제1 캐핑막(360)의 하면 및 리세스된 부분(RP)의 상면 상의 더미 패턴(330Y')의 상면 사이에 갭 영역이 제공될 수 있다. 제1 캐핑막(360)의 외측벽은 기판(100)의 외측벽(100c)과 수직적으로 정렬될 수 있으나, 이에 제약되지 않는다.
제2 캐핑막(370) 및 배선층(400)은 제1 캐핑막(360) 상에 배치될 수 있다.
보호층(PL)은 배선층(400) 상에 배치될 수 있다. 보호층(PL)의 다이싱된 오프닝(510)은 기판(100)의 더미 영역(R2)과 오버랩될 수 있다. 보호층(PL)의 외측벽은 배선층(400)의 외측벽과 수직적으로 정렬되지 않을 수 있다. 보호층(PL)의 외측벽 및 배선층(400)의 외측벽 사이의 간격(W31)은 리세스된 부분(RP)의 너비(W11)보다 더 클 수 있다. 보호층(PL)의 외측벽 및 배선층(400)의 외측벽 사이의 간격(W31)은 도 2c의 오프닝(510)의 너비(W3)보다 작을 수 있다. 반도체 소자들(10) 각각은 NAND flash와 같은 메모리 소자를 포함할 수 있다. 반도체 소자들(10) 각각은 디지털 시그널 프로세서(digital signal processor) 또는 컨트롤러(controller) 등과 같은 로직 소자를 더 포함할 수 있다.
도 7c는 실시예들에 따른 리세스된 부분 및 제1 캐핑막을 설명하기 위한 도면으로, 도 7a의 Ⅴ영역을 확대 도시한 도면에 대응된다.
도 7c를 참조하면, 제1 캐핑막(360)의 외측벽은 기판(100)의 외측벽(100c)과 수직적으로 정렬되지 않을 수 있다. 제1 캐핑막(360)의 외측벽은 리세스된 부분(RP)의 측면 상의 더미 패턴(330Y')의 외측벽보다 더 돌출되지 않을 수 있다. 예를 들어, 제1 캐핑막(360)의 외측벽은 리세스된 부분(RP)의 측면 상의 더미 패턴(330Y')의 외측벽과 수직적으로 정렬될 수 있다. 이와 달리 제1 캐핑막(360)의 외측벽은 리세스된 부분(RP)의 측면 상의 더미 패턴(330Y')의 외측벽보다 수평적으로 더 리세스될 수 있다.
도 7d는 실시예들에 따른 리세스된 부분 및 제1 캐핑막을 설명하기 위한 도면으로, 도 7a의 Ⅴ영역을 확대 도시한 도면에 대응된다.
도 7d를 참조하면, 제1 캐핑막(360)의 외측벽은 리세스된 부분(RP)의 측면 상의 더미 패턴(330Y')의 외측벽보다 수평적으로 더 돌출될 수 있다. 제1 캐핑막(360)의 외측벽은 평면적 관점에서 기판(100)의 외측벽(100c)보다 더 돌출될 수 있다.
도 8a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 8b는 도 8a의 Ⅴ영역을 확대 도시한 도면이다.
도 8a 및 도 8b를 참조하면, 반도체 소자(10A)는 기판(100), 로직 구조체(200), 셀 어레이 구조체(300), 배선층(400), 보호층(PL), 칩 패드들(550), 및 솔더볼들(500)을 포함할 수 있다. 반도체 소자(10A)는 도 3a 및 도 3b의 예에서 설명한 웨이퍼 구조체를 다이싱하여 형성될 수 있다.
셀 어레이 구조체(300)는 리세스된 부분(RP) 및 제1 트렌치(TR1)를 가질 수 있다. 리세스된 부분(RP)은 도 7a 내지 도 7d의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 셀 어레이 구조체(300)는 더미 패턴(330Y')을 포함하고, 더미 패턴(330Y')은 리세스된 부분(RP)의 측벽 및 바닥면 상에 제공될 수 있다.
보이드(VO)가 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1) 및 보이드(VO)는 기판(100)의 더미 영역(R2) 상에 제공될 수 있다. 제1 트렌치(TR1) 및 보이드(VO)는 도 8b와 같이 기판(100)의 리세스된 부분(RP) 및 기판(100)의 소자 영역(DR) 사이에 제공될 수 있다. 예를 들어, 제1 트렌치(TR1)는 더미 패턴(330Y') 및 최외곽 수직 채널 구조체(330X) 사이에 개재될 수 있다. 셀 어레이 구조체(300)는 더미 패턴(330Y')을 포함할 수 있다. 더미 패턴(330Y')은 제1 트렌치(TR1)의 바닥면 및 측벽 상에 제공될 수 있다. 보이드(VO), 더미 패턴(330Y'), 및 제1 트렌치(TR1)는 도 2a 내지 도 2d의 보이드(VO), 더미 패턴(330Y), 및 제1 트렌치(TR1)의 예 또는 도 3a 및 도 3b의 보이드(VO), 더미 패턴(330Y), 및 제1 트렌치(TR1)의 예에서 설명한 바와 실질적으로 동일할 수 있다.
도 9는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9를 참조하면, 반도체 패키지(1)는 패키지 기판(20) 및 반도체 소자(10)를 더 포함할 수 있다. 패키지 기판(20)은 예를 들어, 인쇄 회로 기판(PCB) 또는 재배선층일 수 있다. 패키지 기판(20)은 하부 기판 패드들(22), 상부 기판 패드들(21), 및 기판 배선들(23)을 포함할 수 있다. 하부 기판 패드들(22) 및 상부 기판 패드들(21)은 패키지 기판(20)의 하면 및 상면 상에 각각 배치될 수 있다. 기판 배선들(23)은 패키지 기판(20) 내에 제공될 수 있다. 상부 기판 패드들(21)은 하부 기판 패드들(22)과 전기적으로 연결될 수 있다. 하부 기판 패드들(22), 상부 기판 패드들(21), 및 기판 배선들(23)은 금속과 같은 도전 물질을 포함할 수 있다.
반도체 패키지(1)는 솔더 단자들(50)을 더 포함할 수 있다. 솔더 단자들(50)이 하부 기판 패드들(22) 상에 각각 배치될 수 있다. 솔더 단자들(50)은 솔더 물질을 포함할 수 있다.
반도체 소자(10)가 기판(100) 상에 실장될 수 있다. 반도체 소자(10)를 실장하는 것은 솔더볼들(500)을 상부 기판 패드들(21)과 연결시키는 것을 포함할 수 있다. 이에 따라, 반도체 소자(10)가 패키지 기판(20)과 전기적 및 물리적으로 연결될 수 있다. 반도체 소자(10)는 도 7a 및 도 7b의 예에서 설명한 반도체 소자(10)와 동일할 수 있다. 다른 예로, 반도체 소자(10)는 도 8a 및 도 8b의 예에서 설명한 반도체 소자(10A)가 패키지 기판(20) 상에 실장될 수 있다.
반도체 패키지(1)는 몰딩막을 더 포함할 수 있다. 몰딩막은 패키지 기판(20)의 상면 상에 배치되어, 반도체 소자(10)를 덮을 수 있다. 몰딩막은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 평면적 관점에서 소자 영역 및 상기 소자 영역을 둘러싸는 더미 영역을 갖는 기판; 및
    상기 기판 상에 제공되며, 제1 절연층들, 게이트 구조체들, 수직 채널 구조체, 및 더미 패턴을 포함하는 셀 어레이 구조체를 포함하고,
    상기 수직 채널 구조체는 상기 기판의 상기 소자 영역과 오버랩되며, 상기 게이트 구조체들 및 상기 제1 절연층들을 관통하고,
    상기 셀 어레이 구조체의 외측벽은 상기 기판에 의해 노출되고,
    상기 셀 어레이 구조체의 상기 외측벽 상에 리세스된 부분이 제공되며,
    상기 더미 패턴은 상기 리세스된 부분의 측벽 및 바닥면을 덮고,
    상기 더미 패턴은 상기 수직 채널 구조체와 동일한 물질을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 더미 패턴은 상기 수직 채널 구조체와 옆으로 이격되고,
    상기 더미 패턴은 제1 하부 유전 패턴 상에 적층된 제1 반도체 패턴 및 제1 상부 유전 패턴을 포함하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 수직 채널 구조체는:
    상기 제1 하부 유전 패턴과 동일한 물질을 포함하는 제2 하부 유전 패턴;
    상기 제2 하부 유전 패턴 상에 제공되며, 상기 제1 반도체 패턴과 동일한 물질을 포함하는 제2 반도체 패턴; 및
    상기 제2 반도체 패턴 상에 제공되며, 제1 상부 유전 패턴과 동일한 물질을 포함하는 제2 상부 유전 패턴을 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 수직 채널 구조체 상에 제공된 도전 패드를 더 포함하되,
    상기 더미 패턴의 높이는 상기 수직 채널 구조체의 높이 및 상기 도전 패드의 높이의 합과 실질적으로 동일한 반도체 소자.
  5. 제 1항에 있어서,
    상기 셀 어레이 구조체는 상기 수직 채널 구조체 상에 제공된 캐핑막을 더 포함하되,
    상기 캐핑막은 상기 리세스된 부분의 상면 상의 상기 더미 패턴과 수직적으로 이격된 반도체 소자.
  6. 제 1항에 있어서,
    상기 셀 어레이 구조체는:
    상기 기판의 상기 더미 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 제2 절연층들을 더 포함하되,
    상기 제2 절연층들은 상기 게이트 구조체들과 수평적으로 이격되고,
    상기 리세스된 부분은 상기 제1 절연층들의 외측벽들 및 상기 제2 절연층들의 외측벽들 상에 제공된 반도체 소자.
  7. 제 6항에 있어서,
    상기 제1 절연층은 상기 기판의 상기 소자 영역 및 상기 더미 영역 상에 제공되며, 서로 수직적으로 이격되고,
    상기 게이트 구조체들은 상기 기판의 상기 소자 영역 상에서 상기 제1 절연층들 사이에 개재되며,
    상기 게이트 구조체들은 상기 더미 패턴과 이격된 반도체 소자.
  8. 제 1항에 있어서,
    상기 기판은 결정질 반도체 물질을 포함하고,
    상기 기판은 그의 외측벽 상에 노출된 비정질 부분을 더 포함하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 셀 어레이 구조체 상의 배선층;
    상기 배선층 상의 칩 패드들; 및
    상기 배선층 상에 제공되고, 상기 칩 패드들을 노출시키는 보호층을 포함하고,
    상기 보호층은 상기 더미 패턴과 수직적으로 오버랩되지 않는 반도체 소자.
  10. 제 1항에 있어서,
    상기 리세스된 부분의 너비는 3nm 내지 50nm인 웨이퍼 구조체
  11. 평면적 관점에서 소자 영역 및 상기 소자 영역을 둘러싸는 더미 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 제공되며, 주변 회로들을 포함하는 로직 구조체;
    상기 로직 구조체 상의 셀 어레이 구조체;
    상기 셀 어레이 구조체 상에 제공된 배선층;
    상기 배선층 상의 칩 패드; 및
    상기 배선층 상에 제공되고, 상기 칩 패드를 노출시키는 보호층을 포함하고,
    상기 셀 어레이 구조체의 외측벽 상에 리세스된 부분이 제공되며,
    상기 셀 어레이 구조체의 상기 외측벽은 상기 반도체 기판 및 상기 로직 구조체에 의해 노출되고,
    상기 셀 어레이 구조체는:
    상기 반도체 기판의 상기 소자 영역 및 상기 더미 영역과 오버랩되며, 서로 수직적으로 이격된 제1 절연층들;
    상기 반도체 기판의 상기 소자 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 게이트 구조체들;
    상기 반도체 기판의 상기 더미 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 제2 절연층들;
    상기 반도체 기판의 상기 소자 영역 상에 배치되며, 상기 제1 절연층들 및 상기 게이트 구조체들을 관통하는 수직 채널 구조체;
    상기 수직 채널 구조체 상에 제공된 도전 패드;
    상기 반도체 기판의 상기 더미 영역 상에 제공되며, 상기 수직 채널 구조체와 옆으로 이격된 더미 패턴; 및
    상기 수직 채널 구조체의 상면 상에 제공되고, 상기 반도체 기판의 더미 영역 상으로 연장된 캐핑막을 포함하고,
    상기 더미 패턴은 상기 리세스된 부분의 바닥면 및 측벽을 덮고,
    상기 더미 패턴의 높이는 상기 수직 채널 구조체의 높이 및 상기 도전 패드의 높이의 합과 실질적으로 동일한 반도체 소자.
  12. 제 11항에 있어서,
    상기 더미 패턴은 상기 수직 채널 구조체와 동일한 물질을 포함하는 반도체 소자.
  13. 제 11항에 있어서,
    상기 더미 패턴은:
    상기 리세스된 부분의 상기 바닥면 및 상기 측벽을 덮는 제1 하부 유전 패턴;
    상기 제1 하부 유전 패턴 상의 제1 반도체 패턴; 및
    상기 제1 반도체 패턴 상의 제1 상부 유전 패턴을 포함하는 반도체 소자.
  14. 제 13항에 있어서,
    상기 수직 채널 구조체는:
    상기 제1 하부 유전 패턴과 동일한 물질을 포함하는 제2 하부 유전 패턴;
    상기 제2 하부 유전 패턴 상에 제공되며, 상기 제1 반도체 패턴과 동일한 물질을 포함하는 제2 반도체 패턴; 및
    상기 제2 반도체 패턴 상에 제공되며, 제1 상부 유전 패턴과 동일한 물질을 포함하는 제2 상부 유전 패턴을 포함하는 반도체 소자.
  15. 평면적 관점에서 소자 영역 및 스크라이브 레인 영역을 갖는 기판; 및
    상기 기판 상에 제공되며, 제1 절연층들, 수직 채널 구조체, 및 더미 패턴을 포함하는 셀 어레이 구조체를 포함하고,
    상기 제1 절연층들은 서로 수직적으로 이격되고,
    상기 셀 어레이 구조체는:
    상기 기판의 상기 스크라이브 레인 영역 상에 제공되고, 상기 제1 절연층들을 관통하는 제1 트렌치를 갖고,
    상기 제1 트렌치 내에 보이드가 제공되며,
    상기 더미 패턴은 상기 제1 트렌치의 측벽 및 바닥면을 덮는 웨이퍼 구조체.
  16. 제 15항에 있어서,
    상기 셀 어레이 구조체는 상기 기판의 상기 소자 영역과 오버랩되고, 상기 제1 절연층들을 관통하는 제2 트렌치를 더 갖고,
    상기 수직 채널 구조체는 상기 제2 트렌치 내에 제공되고, 상기 더미 패턴과 이격 배치되고,
    상기 더미 패턴은 상기 수직 채널 구조체와 동일한 물질을 포함하는 웨이퍼 구조체.
  17. 제 16항에 있어서,
    상기 셀 어레이 구조체는 상기 제1 트렌치의 입구를 막는 캐핑막을 더 포함하되,
    상기 캐핑막은 상기 채널 구조체의 상면 상으로 연장되고,
    상기 보이드는 상기 더미 패턴 및 상기 캐핑막에 의해 둘러싸인 웨이퍼 구조체.
  18. 제 16항에 있어서,
    상기 셀 어레이 구조체는:
    상기 기판의 상기 소자 영역과 오버랩되고, 상기 제1 절연층들 사이에 개재된 게이트 구조체들;
    상기 기판의 상기 더미 영역과 오버랩되고, 상기 제1 절연층들 사이에 기재된 제2 절연층들;
    상기 제1 트렌치는 상기 제2 절연층들을 더 관통하고,
    상기 제2 트렌치는 상기 게이트 구조체들을 더 관통하는 웨이퍼 구조체.
  19. 제 15항에 있어서,
    상기 제1 트렌치의 깊이는 상기 제2 트렌치의 깊이와 실질적으로 동일하고,
    상기 제1 트렌치의 너비는 상기 제2 트렌치의 너비보다 더 큰 웨이퍼 구조체.
  20. 제 15항에 있어서,
    상기 셀 어레이 구조체 상의 배선층;
    상기 배선층 상의 칩 패드들; 및
    상기 배선층 상에 제공되고, 상기 칩 패드들을 노출시키는 보호층을 더 포함하되,
    상기 보호층은 상기 기판의 스크라이브 레인 영역과 수직적으로 오버랩되는 오프닝을 갖고,
    상기 오프닝의 너비는 상기 제1 트렌치의 너비보다 더 큰 웨이퍼 구조체.
KR1020220020412A 2022-02-16 2022-02-16 웨이퍼 구조체 및 반도체 소자 KR20230123355A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220020412A KR20230123355A (ko) 2022-02-16 2022-02-16 웨이퍼 구조체 및 반도체 소자
US17/896,578 US20230260845A1 (en) 2022-02-16 2022-08-26 Wafer structure and semiconductor device
CN202310020818.9A CN116613124A (zh) 2022-02-16 2023-01-06 晶片结构与半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220020412A KR20230123355A (ko) 2022-02-16 2022-02-16 웨이퍼 구조체 및 반도체 소자

Publications (1)

Publication Number Publication Date
KR20230123355A true KR20230123355A (ko) 2023-08-23

Family

ID=87559100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220020412A KR20230123355A (ko) 2022-02-16 2022-02-16 웨이퍼 구조체 및 반도체 소자

Country Status (3)

Country Link
US (1) US20230260845A1 (ko)
KR (1) KR20230123355A (ko)
CN (1) CN116613124A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
CN116613124A (zh) 2023-08-18
US20230260845A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
US11721684B2 (en) Semiconductor device
CN113506809B (zh) 用于形成具有背面源极触点的三维存储器件的方法
CN112041986B (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
US8697498B2 (en) Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
CN111801798B (zh) 三维存储器件
CN215834519U (zh) 半导体器件
KR20130107591A (ko) 반도체 장치 및 그 제조 방법
CN113053910A (zh) 半导体装置
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
KR20220010852A (ko) 반도체 장치 및 반도체 장치의 제조 방법
TWI771902B (zh) 三維記憶體元件的接觸焊墊及其製造方法
CN112071850A (zh) 三维存储器结构及其制备方法
TW202010135A (zh) 半導體裝置
CN114582883A (zh) 半导体器件以及包括该半导体器件的数据存储系统
US20230260845A1 (en) Wafer structure and semiconductor device
TWI753772B (zh) 三維記憶裝置以及用於製造三維記憶裝置的方法
TWI742886B (zh) 在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法
CN112166501B (zh) 半导体器件中的片上电容器结构
US20230395547A1 (en) Semiconductor device and method of manufacturing the same
US20230317654A1 (en) Semiconductor device and method of fabricating the same
US20240179914A1 (en) Semiconductor device
US20240030169A1 (en) Semiconductor device and method of fabricating the same
US20240055372A1 (en) Highly integrated semiconductor device containing multiple bonded dies
TWI782435B (zh) 半導體記憶體元件
CN117116896A (zh) 半导体器件及其制造方法