TW202011583A - 半導體記憶裝置 - Google Patents

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TW202011583A
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Abstract

實施形態之半導體記憶裝置包含：基板；上述基板之上方之半導體；胞電晶體，其包含形成於上述半導體中之部分；第1氮化矽層，其設置於上述胞電晶體之上方；以及第2氮化矽層，其設置於上述第1氮化矽層上，具有與上述第1氮化矽層之特性不同之特性。

Description

半導體記憶裝置
實施形態大體上係關於一種半導體記憶裝置。
半導體晶片有時會於其表面具有鈍化層。
實施形態提供一種高品質之半導體記憶裝置。
根據一實施形態，半導體記憶裝置包含：基板；上述基板之上方之半導體；胞電晶體，其包含形成於上述半導體中之部分；第1氮化矽層，其設置於上述胞電晶體之上方；以及第2氮化矽層，其設置於上述第1氮化矽層上，具有與上述第1氮化矽層之特性不同之特性。
以下，參照圖式對實施形態進行記載。於以下之記載中，存在對具有大致相同之功能及構成之構成要素標註相同符號並省略重複說明之情形。圖式係模式性之圖，厚度與平面尺寸之關係、各層之厚度之比率等可能與實際不同。又，圖式相互之間亦可能包含相互之尺寸關係或比率不同之部分。又，針對某一實施形態之記載全部係只要未被明確地或明顯地排除，則亦適合作為其他實施形態之記載。各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述者。
(第1實施形態) 圖1概略性地表示第1實施形態之半導體記憶裝置1之剖面構造。如圖1所示，於矽等半導體基板2之表面區域內形成有n型井(n井)3。於n井3之表面區域內形成有p型井(p井)4。亦可代替此種構造，而於基板2之沿著xy面之上表面上形成MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體，且於基板2之上表面之上方隔著絕緣體形成導電體，該導電體於xy面擴展，且作為源極線發揮功能。
於基板2之上表面上設置有積層體11。積層體包含複數個絕緣體13及導電體14。絕緣體13及導電體14於基板2之上表面之上方沿著xy面擴展，自基板2之上表面朝向遠離基板2之方向交替地設置。即，絕緣體13之第1層位於基板2之上表面上，導電體14之第1層位於絕緣體13之第1層之上表面上，絕緣體13之第2層位於導電體14之第1層之上表面上，導電體14之第2層位於絕緣體13之第2層之上表面上，此種構造重複設置。
於位於最上方之導電體14之上表面上設置有絕緣體16。絕緣體16亦可包含複數個不同種類之積層而成之絕緣體。
於絕緣體16之下部及積層體11之內部設置有記憶體柱18。記憶體柱18具有柱狀之形狀，沿著z軸延伸，於端部位於基板2之內部。記憶體柱18中被各導電體14包圍之部分作為1個胞電晶體19發揮功能。
記憶體柱18包含絕緣體21、半導體22、絕緣體23、絕緣體24、及絕緣體25。絕緣體21於記憶體柱18之中心沿著z軸延伸，包含例如矽氧化物，或由矽氧化物構成。半導體22沿著z軸延伸，包圍絕緣體21，於端部位於p井4之內部，包含例如多晶矽，或由多晶矽構成。半導體22可作為胞電晶體19之通道區域發揮功能。
絕緣體23沿著z軸延伸，包圍半導體22，包含例如矽氧化物與矽氮化物之層，或由矽氧化物與矽氮化物之層構成。絕緣體23可作為胞電晶體19之閘極絕緣體發揮功能。
絕緣體24沿著z軸延伸，包圍絕緣體23，包含例如矽氮化物，或由矽氮化物構成。絕緣體23可作為胞電晶體19之電荷蓄積層發揮功能，即，可為了利用胞電晶體19保存資料而捕獲電子。
絕緣體24亦可為導電體24。於該情形時，導電體24於沿著z軸之方向上相互被分斷，而包含複數個獨立之部分。導電體24之各部分於沿著y軸之方向上與1個導電體14相對向，可為了利用胞電晶體19保存資料而捕獲電子。
絕緣體25沿著z軸延伸，包圍絕緣體24，包含例如矽氧化物，或由矽氧化物構成。絕緣體25可作為胞電晶體19之阻擋絕緣體發揮功能。
於絕緣體16及積層體11之內部設置有絕緣體26。絕緣體26沿著xz面擴展，自積層體11之上表面延伸至底面，將導電體14分斷。絕緣體26於端部位於p井4之內部。絕緣體26可具有種類不同之複數個絕緣體組合而成之構造。絕緣體26例如可具有使特定之記憶體柱18之組相互電性分離之功能。
於相鄰之2個記憶體柱18之間之區域設置有絕緣體28。絕緣體28跨越絕緣體16之下部與積層體11之上部。絕緣體28自積層體11之上端到達至2～3左右之導電體14之層，將該等導電體14之各者分離為沿著y軸並列之2個部分。
於絕緣體16之上表面上設置有氮化矽層29。氮化矽層29沿著xy面擴展，包含氮化矽，或由氮化矽構成。於氮化矽層29之上表面上設置有絕緣體31。於絕緣體31之上部設置有導電體32。於絕緣體31之上表面上設置有絕緣體34。絕緣體34沿著xy面擴展。
於絕緣體34及31、氮化矽層29、及絕緣體16之內部設置有導電性之插塞35。某一插塞35於絕緣體31、氮化矽層29、及絕緣體16之內部沿著z軸延伸，且於底面與1個記憶體柱18之上表面連接。另一插塞35於絕緣體34及31、氮化矽層29、及絕緣體16之內部沿著z軸延伸，且於底面與1個記憶體柱18之上表面連接。
於絕緣體34之內部設置有導電性之插塞36。插塞36於底面與導電體32之上表面連接。
於絕緣體34之上表面上設置有絕緣體37。絕緣體37沿著xy面擴展。於絕緣體37之內部設置有導電體39。導電體39含有例如銅(Cu)，或由Cu構成。某一導電體39於底面連接於某一插塞36之上表面。另一導電體39於底面連接於某一插塞36之上表面及某一插塞35之上表面。
於絕緣體37之上表面上設置有絕緣體41。絕緣體41沿著xy面擴展。於絕緣體41之內部設置有導電性之插塞42。插塞42於底面連接於某一導電體39之上表面。
於絕緣體41之上表面上設置有絕緣體43。絕緣體43沿著xy面擴展，包含例如矽氧化物，或由矽氧化物構成。於絕緣體43之下部之內部設置有導電體44。導電體44例如含有鋁(Al)，或由Al構成。導電體44於底面連接於插塞42之上表面。導電體44及插塞42可具有雙金屬鑲嵌(Dual damascene)構造。
於絕緣體43之上表面上設置有氮化矽層46。氮化矽層46包含氮化矽，或由氮化矽構成。氮化矽層46及絕緣體43具有開口48。開口48自氮化矽層46之上表面貫通絕緣體43之一部分而到達至導電體44之上表面。導電體44之上表面中藉由開口48而露出之部分49可作為半導體記憶裝置1之襯墊發揮功能。
氮化矽層46沿著xy面擴展，可作為鈍化層發揮功能，包含氮化矽層51及氮化矽層52。氮化矽層51位於氮化矽層46之下部，且位於絕緣體43之上表面上。以下，有時將氮化矽層51稱為下側氮化矽層51。
氮化矽層52位於下側氮化矽層51之上表面上，以下，有時稱為上側氮化矽層52。如下所述，上側氮化矽層52具有與下側氮化矽層51之性質不同之性質。
圖2表示第1實施形態之下側氮化矽層51及上側氮化矽層52之特性。如圖2所示，下側氮化矽層51具有折射率(翹曲容易度)C1、內部應力H1、及密度D1。上側氮化矽層52具有折射率C2、內部應力H2、及密度D2。而且，折射率C2、內部應力H2、及密度D2滿足以下之關係。即，C2＜C1、及(或)H2＞H1、及(或)D2＞D1。可滿足關於該等C2及C1、H2及H1、以及D2及D1之3個不等式中之1個、2個、或3個。
上側氮化矽層52具有較下側氮化矽層51之折射率C1低之折射率C2，及(或)上側氮化矽層52具有較下側氮化矽層51之內部應力H1高之內部應力H2，因此，上側氮化矽層52及下側氮化矽層51能例如以下述方式形成。
例如，下側氮化矽層51可於SiH4 氣體之比率RS1之氛圍中形成，另一方面，上側氮化矽層52可於SiH4 氣體之比率RS2(＜RS1)之氛圍中形成。
或者，下側氮化矽層51可於NH3 氣體之比率RN1之氛圍中形成，另一方面，上側氮化矽層52可於NH3 氣體之比率RN2(＞RN1)之氛圍中形成。
或者，下側氮化矽層51可藉由輸出O1之RF(radio frequency，射頻)之CVD(chemical vapor deposition，化學氣相沈積)形成，另一方面，上側氮化矽層52可藉由輸出O2(＞O1)之RF之CVD形成。
上側氮化矽層52具有較下側氮化矽層51之密度D1高之密度D2，因此，例如，上側氮化矽層52可富含N-H，例如，上側氮化矽層52可具有較下側氮化矽層51所含之N-H鍵之量(N-H鍵之數量)B1更多之N-H鍵量B2。
＜效果＞ 根據第1實施形態，如以下所記載般，可提供一種具有翹曲較少並且特性較高之胞電晶體19之半導體記憶裝置1。
使用矽之胞電晶體之特性可藉由減少未鍵結之矽原子之數量而提高。為此，可向矽中供給氫，使於供給氫之前未鍵結之矽原子與氫原子鍵結。氫例如可自矽形成後所形成之絕緣體或導電體供給，且例如可自包含氮化矽之鈍化層供給。
又，一般而言，若半導體晶片於組裝步驟中經過退火步驟，則有時鈍化層會因退火步驟而收縮從而導致半導體晶片發生翹曲。存在如下情形：退火步驟中之鈍化層之翹曲可藉由提高包含氮化矽之鈍化層之密度來增強鈍化層之構造上之強度而被抑制。包含氮化矽之層之鈍化層之密度可藉由使鈍化層富含N-H、即提高鈍化層中之N-H鍵量而得以提高。
然而，藉由提高鈍化層整體之N-H鍵量，鈍化層中之氫量會減少。此會妨礙通過向矽中供給氫而達成之胞電晶體之特性提昇。
如此，難以同時實現半導體晶片之翹曲抑制與胞電晶體19之特性提昇。
根據第1實施形態，氮化矽層46包含下側氮化矽層51及上側氮化矽層52，該上側氮化矽層52位於下側氮化矽層51上並且具有與下側氮化矽層51之特性不同之特性。作為例，下側氮化矽層51具有折射率C1、內部應力H1、密度D1，上側氮化矽層52具有折射率C2、內部應力H2、密度D2，且滿足C2＜C1、且(或)H2＞H1、且(或)D2＞D1。藉由滿足該等3個不等式中之至少1個，上側氮化矽層52相較氮化矽層51而言不易翹曲，從而實現更不易翹曲之氮化矽層46。此使得半導體記憶裝置1之晶片相對於退火步驟不易翹曲。
另一方面，下側氮化矽層51並非如上側氮化矽層52般富含N-H，而是由普通之氮化矽層構成，可較上側氮化矽層52釋放更多之氫。尤其是上側氮化矽層52以具有較下側氮化矽層51更高之密度之方式富含N-H，藉此，即便來自上側氮化矽層52之氫之釋放量較少，下側氮化矽層51因不富含N-H，故可較上側氮化矽層52釋放更多之氫。由此，氮化矽層46於上側氮化矽層52之部分富含N-H，藉此，即便來自該部分之氫之供給量較少，藉由自下側氮化矽層51釋放氫，亦能抑制自氮化矽層46釋放之氫量之減少。即，可實現高特性之胞電晶體19。因此，可提供一種具有翹曲較少並且特性較高之胞電晶體19之半導體記憶裝置1。
＜變化例＞ 上文之記載係關於氮化矽層46包含特性不同之下側氮化矽層51及上側氮化矽層52之例。第1實施形態並不限於此，其他氮化矽層亦可如氮化矽層46般包含特性不同之2個氮化矽層。圖3表示此種例，示出第1實施形態之變化例之半導體記憶裝置1之剖面構造，且表示與圖1相同位置之構造。作為例，氮化矽層29包含積層並且具有不同特性之2個氮化矽層。亦可氮化矽層46及29之一者及兩者具有2層之構造。圖3表示氮化矽層46及29之兩者具有2層之例。
如圖3所示，半導體記憶裝置1除了具有圖1之構造以外，還具有包含下側氮化矽層61及上側氮化矽層62之氮化矽層29。上側氮化矽層62位於絕緣體16之上表面上，上側氮化矽層62位於下側氮化矽層61之上表面上，絕緣體31位於上側氮化矽層62之上表面上。
下側氮化矽層61之特性和上側氮化矽層62之特性之關係可與下側氮化矽層51之特性和上側氮化矽層52之特性之關係相同。即，下側氮化矽層61具有折射率C3、內部應力H3、密度D3，上側氮化矽層62具有折射率C4、內部應力H4、密度D4，且滿足C4＜C3、且(或)H4＞H3、且(或)D4＞D3。折射率C1及C2、內部應力H1及H2、以及密度D1及D2分別可與折射率C3及C4、內部應力H3及H4、以及密度D3及D4相同，亦可不同。
根據變化例，與氮化矽層46之使用同樣地，可確保來自下側氮化矽層61之氫之釋放，並且抑制上側氮化矽層62之翹曲。
(第2實施形態) 第2實施形態主要於下側氮化矽層51之特性方面與第1實施形態不同。於第2實施形態中，主要記載與第1實施形態不同之方面。
第2實施形態之半導體記憶裝置1除以下一方面以外，具有與第1實施形態(圖1)之半導體記憶裝置1相同之構造。不同之一方面係：如圖4所示，於第2實施形態中，氮化矽層46具有下側氮化矽層71及上側氮化矽層72來分別代替下側氮化矽層51及上側氮化矽層52。圖4表示第2實施形態之氮化矽層46之詳情，並且表示下側氮化矽層71及上側氮化矽層72之特性。
下側氮化矽層71位於絕緣體43之上表面上，上側氮化矽層72位於下側氮化矽層71之上表面上。
上側氮化矽層72可具有與第1實施形態之上側氮化矽層52之特徵相同之特徵，並且下側氮化矽層71可具有與第1實施形態之下側氮化矽層51之特徵相同之特徵。此外，下側氮化矽層71可富含Si-H，例如，可具有較上側氮化矽層72所含之Si-H鍵之量S2更多之Si-H鍵量S1。由此導致下側氮化矽層71可能具有較上側氮化矽層72之N-H鍵之量N2更少之N-H鍵量N1。由於下側氮化矽層71具有較上側氮化矽層72更少之N-H鍵量N1，故下側氮化矽層71可能具有較上側氮化矽層72更低之密度。
如上所述，下側氮化矽層71富含Si-H。因此，自下側氮化矽層71之每單位體積部分釋放之氫之量多於自並不富含Si-H或至少具有較下側氮化矽層71少之Si-H鍵量之氮化矽層(例如，下側氮化矽層51)之每單位體積部分釋放之氫之量。由此，例如，於下側氮化矽層71具有與第1實施形態之下側氮化矽層51實質上相同之厚度之情形時，由於下側氮化矽層71富含Si-H，故自下側氮化矽層71釋放之氫之量多於自下側氮化矽層51釋放之氫之量。
通過調整下側氮化矽層71之Si-H鍵量，可調整自下側氮化矽層71釋放之氫之量。進而，由於能夠調整自下側氮化矽層71釋放之氫之量，故下側氮化矽層71及上側氮化矽層72可進而具有如以下之應用例般之特徵。
作為第1應用例，如圖5所示，藉由使下側氮化矽層71具有更高之Si-H鍵量，下側氮化矽層71即便體積更小，亦能釋放大量之氫。由此，具有更高之Si-H鍵量之下側氮化矽層71能夠更薄。例如，若下側氮化矽層71具有如下高度之Si-H鍵量，則下側氮化矽層71能夠薄於下側氮化矽層51，該高度係能夠釋放與自第1實施形態之下側氮化矽層51釋放之氫之量實質上相同量之氫之高度。
作為第2應用例，如圖6所示，若下側氮化矽層71能夠較薄，則上側氮化矽層72便能夠較厚。例如，於氮化矽層46之厚度在第1實施形態及第2實施形態中相同之情形時，若下側氮化矽層71較上側氮化矽層72薄某一厚度A，則上側氮化矽層72能夠較下側氮化矽層71厚出厚度A。
根據第2實施形態，與第1實施形態相同，下側氮化矽層71及上側氮化矽層72滿足C2＜C1、且(或)H2＞H1、且(或)D2＞D1之關係。因此，可獲得與第1實施形態相同之優點。
又，根據第2實施形態，下側氮化矽層71富含Si-H，例如，具有較上側氮化矽層72之Si-H鍵量更高之Si-H鍵量。因此，來自下側氮化矽層71之氫之釋放量較下側氮化矽層51更多，由此，於第2實施形態中，胞電晶體19之特性高於第1實施形態中之胞電晶體19之特性。由此，可實現半導體晶片之翹曲被抑制並且性能較第1實施形態更高之胞電晶體19。
又，根據第2實施形態，通過調整下側氮化矽層71之Si-H鍵量，可進而獲得以下優點。
首先，如第1應用例般，為了使氮化矽層46釋放與第1實施形態中之來自氮化矽層46之氫釋放量相同量之氫，下側氮化矽層71較下側氮化矽層51薄即可。由此，可抑制下側氮化矽層71之製造所需之成本。
進而，如第2應用例般，下側氮化矽層71較薄即可，與此相應地，上側氮化矽層72能夠較厚。若上側氮化矽層72更厚，則半導體記憶裝置1之晶片更不易翹曲。例如，於氮化矽層46之厚度在第1實施形態及第2實施形態中相同之情形時，若下側氮化矽層71較上側氮化矽層72薄厚度A，則上側氮化矽層72能夠較下側氮化矽層71厚出厚度A。由此，第1實施形態中之上側氮化矽層72較第1實施形態中之上側氮化矽層52厚，與此相應地，第2實施形態之半導體記憶裝置1之晶片相較於第1實施形態中之半導體記憶裝置1之晶片而言更不易翹曲。
與第1實施形態之變化例相同，氮化矽層29之下側氮化矽層61(圖3)亦可與下側氮化矽層71同樣地富含Si-H，例如具有較上側氮化矽層72更高之Si-H鍵量。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-98529號(申請日：2018年5月23日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:半導體基板 3:n型井(n井) 4:p型井(p井) 11:積層體 13:絕緣體 14:導電體 16:絕緣體 18:記憶體柱 19:胞電晶體 21:絕緣體 22:半導體 23:絕緣體 24:絕緣體 25:絕緣體 26:絕緣體 28:絕緣體 29:氮化矽層 31:絕緣體 32:導電體 34:絕緣體 35:插塞 36:插塞 37:絕緣體 39:導電體 41:絕緣體 42:插塞 43:絕緣體 44:導電體 46:氮化矽層 48:開口 49:露出之部分 51:下側氮化矽層 52:上側氮化矽層 61:下側氮化矽層 62:上側氮化矽層 71:下側氮化矽層 72:上側氮化矽層 B1:N-H鍵量 B2:N-H鍵量 C1:折射率(翹曲容易度) C2:折射率 D1:密度 D2:密度 H1:內部應力 H2:內部應力 N1:N-H鍵量 N2:N-H鍵量 S1:Si-H鍵量 S2:Si-H鍵量 x:軸 y:軸 z:軸
圖1概略性地表示第1實施形態之半導體記憶裝置之剖面構造。 圖2表示第1實施形態之下側氮化矽層及上側氮化矽層之特性。 圖3表示第1實施形態之變化例之半導體記憶裝置之剖面構造。 圖4表示第2實施形態之下側氮化矽層及上側氮化矽層之特性。 圖5表示第2實施形態之下側氮化矽層及上側氮化矽層之特性。 圖6表示第2實施形態之下側氮化矽層及上側氮化矽層之特性。
1:半導體記憶裝置
2:半導體基板
3:n型井(n井)
4:p型井(p井)
11:積層體
13:絕緣體
14:導電體
16:絕緣體
18:記憶體柱
19:胞電晶體
21:絕緣體
22:半導體
23:絕緣體
24:絕緣體
25:絕緣體
26:絕緣體
28:絕緣體
29:氮化矽層
31:絕緣體
32:導電體
34:絕緣體
35:插塞
36:插塞
37:絕緣體
39:導電體
41:絕緣體
42:插塞
43:絕緣體
44:導電體
46:氮化矽層
48:開口
49:露出之部分
51:下側氮化矽層
52:上側氮化矽層
x:軸
y:軸
z:軸

Claims (19)

  1. 一種半導體記憶裝置，其具備： 基板； 上述基板之上方之半導體； 胞電晶體，其包含形成於上述半導體中之部分； 上述胞電晶體之上方之第1氮化矽層；以及 第2氮化矽層，其設置於上述第1氮化矽層上，具有與上述第1氮化矽層之特性不同之特性。
  2. 如請求項1之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之折射率低之折射率。
  3. 如請求項2之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之內部應力高之內部應力。
  4. 如請求項3之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之密度高之密度。
  5. 如請求項4之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之N-H鍵之量更多之N-H鍵量。
  6. 如請求項5之半導體記憶裝置，其中上述第1氮化矽層具有較上述第2氮化矽層之Si-H鍵之量更多之Si-H鍵量。
  7. 如請求項6之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  8. 如請求項3之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  9. 如請求項2之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之密度高之密度。
  10. 如請求項9之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  11. 如請求項2之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  12. 如請求項1之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之內部應力高之內部應力。
  13. 如請求項12之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之密度高之密度。
  14. 如請求項13之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  15. 如請求項12之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  16. 如請求項1之半導體記憶裝置，其中上述第2氮化矽層具有較上述第1氮化矽層之密度高之密度。
  17. 如請求項16之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
  18. 如請求項1之半導體記憶裝置，其中上述第1氮化矽層具有較上述第2氮化矽層之Si-H鍵之量更多之Si-H鍵量。
  19. 如請求項18之半導體記憶裝置，其中上述第2氮化矽層位於上述半導體記憶裝置之表面。
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