CN113410244A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够适当地制造的半导体存储装置。实施方式的半导体存储装置具备：半导体基板；第一导电层，在与半导体基板的表面交叉的第一方向上与半导体基板分离地设置，并且沿与第一方向交叉的第二方向延伸；第一半导体层，沿第一方向延伸且与第一导电层对置；第一接触件，沿第一方向延伸，在第一方向的一端与第一导电层连接；第一绝缘层，沿第一方向延伸，从第一方向观察时设于与第一接触件重叠的位置；以及第二绝缘层，沿第一方向延伸，从第一方向观察时设于与第一接触件重叠的位置，且第二方向上的位置与第一绝缘层不同。

Description

半导体存储装置
相关申请
本申请享受以日本专利申请2020-47000号(申请日：2020年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置。
背景技术
已知有如下的半导体存储装置，具备半导体基板、在与半导体基板的表面交叉的第一方向上排列的多个第一导电层、沿第一方向延伸且与多个第一导电层对置的第一半导体层、以及设于多个第一导电层以及第一半导体层的交叉部的多个第一存储器单元。
发明内容
实施方式提供能够适当地制造的半导体存储装置。
一实施方式的半导体存储装置具备：半导体基板；第一导电层，在与半导体基板的表面交叉的第一方向上，与半导体基板分离地设置，并且沿与第一方向交叉的第二方向延伸；第一半导体层，沿第一方向延伸，且与第一导电层对置；第一接触件，沿第一方向延伸，在第一方向的一端与第一导电层连接；第一绝缘层，沿第一方向延伸，从第一方向观察时设于与第一接触件重叠的位置；以及第二绝缘层，沿第一方向延伸，从第一方向观察时设于与第一接触件重叠的位置，且第二方向上的位置与第一绝缘层不同。
一实施方式的半导体存储装置具备：半导体基板；多个第一导电层，沿与半导体基板的表面交叉的第一方向排列；第一半导体层，沿第一方向延伸，且与多个第一导电层对置；多个第二导电层，沿第一方向排列；第二半导体层，沿第一方向延伸，且与多个第二导电层对置，在第一方向的一端与第一半导体层连接；以及第一接触件，沿第一方向延伸，在第一方向的一端与多个第一导电层中的某一个连接。第一接触件具备：与多个第一导电层的至少一部分对置的第一部分；与多个第二导电层的至少一部分对置的第二部分；以及设于第一部分以及第二部分之间的第三部分。第三部分的径向的宽度比第一部分的径向的宽度大。
一实施方式的半导体存储装置具备存储单元阵列区域、接合区域、以及存储单元阵列区域与接合区域的外侧的区域。存储单元阵列区域具备：多个第一导电层，沿与半导体基板的表面交叉的第一方向排列；以及第一半导体层，沿第一方向延伸，且与第一导电层对置。接合区域具备：多个第一导电层的一部分；以及在外周面与多个第一导电层中的一部分对置的第一导电层，沿第一方向延伸，在第一方向的一端与多个第一导电层中的第n(n为自然数)个第一导电层连接。存储单元阵列区域以及接合区域的外侧的区域具备：多个第一绝缘层，沿第一方向排列；以及第二导电层，沿第一方向延伸，在第一方向的一端与多个第一绝缘层中的第n个第一绝缘层相接，在外周面与多个第一绝缘层中的一部分对置。
附图说明
图1是表示存储器裸片MD的构成例的示意性的分解立体图。
图2是表示芯片CM的构成例的示意性的仰视图。
图3是表示芯片CP的构成例的示意性的俯视图。
图4是与图2的A1-A1′线以及图3的B1-B1′线对应的示意性的截面图。
图5是与图2的A2-A2′线以及图3的B2-B2′线对应的示意性的截面图。
图6是图2的C所示的部分的示意性的放大图。
图7是图6的E所示的部分的示意性的放大图。
图8是沿F-F′线切断图7所示的构造，并沿箭头的方向观察的示意性的截面图。
图9是图8的H所示的部分的示意性的放大图。
图10是沿I1-I1′线切断图6所示的构造，并沿箭头的方向观察的示意性的截面图。
图11是图6的示意性的放大图。
图12是沿I2-I2′线切断图6所示的构造，并沿箭头的方向观察的示意性的截面图。
图13是图6的示意性的放大图。
图14～46是用于说明第一实施方式的存储器裸片MD的制造方法的示意图。
图47是表示第一变形例的半导体存储装置的构成的示意性的截面图。
图48～51是表示第一变形例的半导体存储装置的制造方法的示意性的截面图。
图52是表示第二变形例的半导体存储装置的构成的示意性的截面图。
图53是表示第三变形例的半导体存储装置的构成的示意性的截面图。
附图标记说明
110…导电层，120…半导体层，130…栅极绝缘膜，200…半导体基板，161、162接触件，153…支承构造，LMCA1…存储单元阵列层，LMCA2…存储单元阵列层，MCA…存储单元阵列。
具体实施方式
接下来，参照附图详细地说明实施方式的半导体存储装置。另外，以下的实施方式只不过为一例，并无意限定本发明。此外，以下的附图为示意性的图，为了方便说明，存在省略一部分构成等的情况。此外，对于多个实施方式共通的部分标注相同的附图标记，有时省略说明。
此外，在本说明书中，在表达为第一构成与第二构成“电连接”的情况下，第一构成既可以与第二构成直接连接，第一构成也可以经由布线、半导体部件或者晶体管等而与第二构成连接。例如在将三个晶体管以串联的方式连接的情况下，即使第二个晶体管为截止状态，第一个晶体管也被“电连接”于第三个晶体管。
此外，在本说明书中，在表达为电路等使两个布线等“导通”的情况下，有时意思是例如该电路等包含晶体管等，该晶体管等设于两个布线之间的电流路径，该晶体管等为导通状态。
此外，在本说明书中，将相对于基板的上表面平行的规定的方向称作X方向，将相对于基板的上表面平行、且与X方向垂直的方向称作Y方向，将相对于基板的上表面垂直的方向称作Z方向。
此外，在本说明书中，有时将沿着规定的面的方向称作第一方向，将沿着该规定的面且与第一方向交叉的方向称作第二方向，将与该规定的面交叉的方向称作第三方向。这些第一方向、第二方向以及第三方向既可以与X方向、Y方向以及Z方向中的某一个对应，也可以不对应。
此外，在本说明书中，“上”、“下”等的表达以半导体基板为基准。例如，将沿着上述Z方向从半导体基板离开的朝向称作上，将沿着Z方向接近半导体基板的朝向称作下。此外，在对于某构成表达为下表面、下端的情况下，指的是该构成的半导体基板侧的面、端部，在表达为上表面、上端的情况下，指的是该构成的与半导体基板相反一侧的面、端部。此外，将与X方向或者Y方向交叉的面称作侧面等。
此外，在本说明书中，对于构成、部件等，在表达为规定方向的“宽度”或者“厚度”的情况下，有时指的是通过SEM(Scanning electron microscopy:扫描电子显微镜)、TEM(Transmission electron microscopy：透射电子显微镜)等观察到的截面等中的宽度或者厚度。
[第一实施方式]
[存储器裸片MD的构造]
图1是表示本实施方式的半导体存储装置的构成例的示意性的分解立体图。如图1所示那样，存储器裸片MD具备存储单元阵列侧的芯片CM、以及周边电路侧的芯片CP。
在芯片CM的上表面设有多个外部电极焊盘PX。此外，在芯片CM的下表面设有多个第一贴合电极PI1。此外，在芯片CP的上表面设有多个第二贴合电极PI2。以下，对于芯片CM，将设有多个第一贴合电极PI1的面称作表面，将设有多个外部电极焊盘PX的面称作背面。此外，对于芯片CP，将设有多个第二贴合电极PI2的面称作表面，将与表面相反一侧的面称作背面。在图示的例子中，芯片CP的表面与芯片CP的背面相比靠上方地设置，芯片CM的背面与芯片CM的表面相比靠上方地设置。
芯片CM以及芯片CP以芯片CM的表面与芯片CP的表面对置的方式配置。多个第一贴合电极PI1与多个第二贴合电极PI2分别对应地设置，配置于能够与多个第二贴合电极PI2贴合的位置。第一贴合电极PI1与第二贴合电极PI2作为用于将芯片CM与芯片CP贴合，并且使其电导通的贴合电极发挥功能。
另外，在图1的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图2是表示芯片CM的构成例的示意性的仰视图。由图2右下的虚线包围的部分表示比设有多个第一贴合电极PI1的芯片CM的表面更靠内部的构造。图3是表示芯片CP的构成例的示意性的俯视图。由图3的左下的虚线包围的部分表示比设有多个第二贴合电极PI2的芯片CP的表面更靠内部的构造。图4是与图2的A1-A1′线以及图3的B1-B1′线对应的示意性的截面图。图5是与图2的A2-A2′线以及图3的B2-B2′线对应的示意性的截面图。图4以及图5表示沿各线切断图2、图3所示的构造，并沿箭头的方向观察的情况下的截面。图6是图2的C所示的部分的示意性的放大图。图7是图6的E所示的部分的示意性的放大图。图8是沿F-F′线切断图7所示的构造，并沿箭头的方向观察的示意性的截面图。图9是图8的H所示的部分的示意性的放大图。图10是沿I1-I1′线切断图6所示的构造，并沿箭头的方向观察的示意性的截面图。图11是图6的一部分的示意性的放大图。图12是沿I2-I2′线切断图6所示的构造，并沿箭头的方向观察的示意性的截面图。图13是图6的一部分的示意性的放大图。
另外，图2～图13表示示意性的构成。此外，在图2～图13中省略了一部分的构成。例如，在图7的右部分示出了设于布线层141的位线146，在左部分没有示出位线146。然而，如图4所示那样，位线146遍布存储单元阵列区域RMCA的整个区域地设置。
[芯片CM的构造]
例如如图2所示那样，芯片CM具备沿X以及Y方向排列的四个存储平面10。存储平面10具备沿X方向排列的两个存储单元阵列区域RMCA、以及在这两个存储单元阵列区域RMCA之间沿X方向排列的第一接合(hook-up)区域RHU1以及第二接合区域RHU2。在存储单元阵列区域RMCA中设有存储单元阵列MCA。此外，芯片CM具备与四个存储平面10相比设于Y方向的一端侧的周边区域RP。
此外，例如如图4以及图5所示那样，芯片CM具备基体层100、设于基体层100的下方的存储单元阵列层LMCA1、设于存储单元阵列层LMCA1的下方的存储单元阵列层LMCA2、以及设于存储单元阵列层LMCA2的下方的多个布线层141、142、143。
[芯片CM的基体层100的构造]
例如如图4所示那样，基体层100设于芯片CM的背面。例如参照图8，基体层100包含后述的绝缘层101、导电层102。此外，基体层100具备设于芯片CM的背面侧的未图示的钝化膜、以及作为外部电极焊盘PX(图1)发挥功能的未图示的背面布线层。
[芯片CM的存储单元阵列层LMCA1、LMCA2的存储单元阵列区域RMCA中的构造]
例如如图6所示那样，在存储单元阵列层LMCA1、LMCA2设有沿Y方向排列的多个存储模块11。存储模块11具备沿11Y方向排列的多个串单元SU。在Y方向上相邻的两个存储模块11之间设有氧化硅(SiO2)等块间绝缘层151。例如如图7所示那样，在Y方向上相邻的两个串单元SU之间设有氧化硅(SiO2)等串单元间绝缘层152。
例如图8所示那样，存储模块11具备沿Z方向排列的多个导电层110、沿Z方向延伸的多个半导体层120、以及分别设于多个导电层110以及多个半导体层120之间的多个栅极绝缘膜130。
导电层110是沿X方向延伸的大致板状的导电层。导电层110也可以包含氮化钛(TiN)等阻挡导电膜以及钨(W)等金属膜的层叠膜等。此外，导电层110例如也可以包含含有磷(P)或者硼(B)等杂质的多晶硅等。在沿Z方向排列的多个导电层110之间设有氧化硅(SiO2)等绝缘层101。
在多个导电层110的上方设有导电层111。导电层111例如也可以包含含有磷(P)或者硼(B)等杂质的多晶硅等。此外，在导电层111以及导电层110之间设有氧化硅(SiO2)等绝缘层101。
在导电层111的上方设有上述的导电层102。在图示的例子中，导电层102具备与半导体层120的上端连接的半导体层113、以及与半导体层113的上表面连接的导电层114。半导体层113例如也可以包含含有磷(P)或者硼(B)等杂质的多晶硅等。导电层114例如也可以包含钨(W)等金属、硅化钨等导电层或者其他导电层。此外，在导电层112以及导电层111之间设有氧化硅(SiO2)等绝缘层101。
例如如图7所示那样，半导体层120在X方向以及Y方向上以规定的图案排列。半导体层120例如为多晶硅(Si)等半导体层。例如如图8所示那样，半导体层120具有大致有底圆筒状的形状，在中心部分设有氧化硅等绝缘层125。此外，半导体层120的外周面分别由导电层110包围，与导电层110对置。
在半导体层120的下端部设有含有磷(P)等N型杂质的杂质区域121。杂质区域121经由接触件144以及接触件145(图5)而与位线146连接。
在半导体层120的上端部设有含有磷(P)等N型杂质或者硼(B)等P型杂质的杂质区域122。杂质区域122与上述导电层102的半导体层113连接。杂质区域122的外周面由导电层111包围，与导电层111对置。
栅极绝缘膜130具有将半导体层120的外周面覆盖的大致有底圆筒状的形状。例如如图9所示那样，栅极绝缘膜130具备层叠于半导体层120以及导电层110之间的隧道绝缘膜131、电荷聚积膜132以及块绝缘膜133。隧道绝缘膜131以及块绝缘膜133例如是氧化硅(SiO2)等绝缘膜。电荷聚积膜132例如是能够聚积氮化硅(Si3N4)等电荷的膜。隧道绝缘膜131、电荷聚积膜132、以及块绝缘膜133具有大致圆筒状的形状，并沿半导体层120的外周面沿Z方向延伸。
另外，在图9中示出了栅极绝缘膜130具备氮化硅等电荷聚积膜132的例子。然而，栅极绝缘膜130例如也可以具备含有N型或者P型的杂质的多晶硅等浮栅。
[芯片CM的存储单元阵列层LMCA1、LMCA2的第一接合区域RHU1中的构造]
如图4所示那样，在第一接合区域RHU1设有多个导电层110以及导电层111的一部分、贯通这些多个导电层110以及导电层111并沿Z方向延伸的多个支承构造153、以及与这些多个导电层110以及导电层111连接的多个接触件161。存储单元阵列层LMCA1所含的多个导电层110以及导电层111经由这些多个接触件161而连接于芯片CP中的构成。另外，支承构造153例如包含氧化硅(SiO2)。
多个接触件161贯通存储单元阵列层LMCA2所含的全部导电层110，并贯通存储单元阵列层LMCA1所含的一部分的导电层110，并分别连接于存储单元阵列层LMCA1所含的多个导电层110。接触件161例如包含氮化钛(TiN)等阻挡导电膜以及钨(W)等金属膜的层叠膜等。例如如图10所示那样，接触件161具有大致有底圆筒状的形状，在中心部分设有氧化硅(SiO2)等绝缘层116。接触件161的上表面与导电层110的下表面以及多个支承构造153的下端相接。在接触件161的外周面设有沿Z方向排列的多个绝缘层110B、以及设于这些多个绝缘层110B之间的多个绝缘层101。这些绝缘层110B分别设于接触件161与导电层110之间，并含有氧化硅(SiO2)等。接触件161隔着绝缘层110B而与导电层110绝缘。另外，绝缘层110B也可以含有空隙(孔、缝隙)。
如图11所示那样，接触件161的存储单元阵列层LMCA2所含的部分从Z方向观察，具有大致花形的形状。即，将接触件161的重心p1至接触件161的外周面的距离设为r，则接触件161的外周面具备距离r成为极大值r1那样的多个点p2、以及距离r成为极小值r2那样的多个点p3。点p2以及点p3沿接触件161的外周面交替地排列。接触件161从Z方向观察，设于与沿X方向以及Y方向排列的多个支承构造153重叠的位置。在假设了以这样的支承构造153的XY平面内的重心p4为中心的半径r3的圆的情况下，接触件161的外周面的至少一部分与该圆重叠。上述点p2设于这样的圆的圆周上。另外，上述半径r3大于在XY平面内相邻的两个支承构造153的重心p4之间的距离r4的一半的大小r4/2。此外，上述半径r3小于从支承构造153的重心p4至在XY平面内与该支承构造相邻的其他支承构造153的外周面为止的距离r5。
如图10所示那样，在接触件161的外周面中的、位于存储单元阵列层LMCA1与存储单元阵列层LMCA2的边界的部分设有绝缘层115。绝缘层115例如包含氧化铝(AlO)、氧化铪(HfO)或者氧化锆(ZrO)等金属氧化物。另外，在第一实施方式的例子中，绝缘层115与多个接触件161对应地设有多个。然而，也可以代替这些多个绝缘层115，遍布第一接合区域RHU1整体而设置将存储单元阵列层LMCA1的下表面覆盖的一个绝缘层115。此外，绝缘层115也可以遍布第一接合区域RHU1以外的区域地设置。
[芯片CM的存储单元阵列层LMCA1、LMCA2的第二接合区域RHU2中的构造]
如图4所示那样，在第二接合区域RHU2设有多个导电层110以及导电层111的一部分、贯通这些多个导电层110以及导电层111并沿Z方向延伸的多个支承构造153、以及与这些多个导电层110连接的多个接触件162。存储单元阵列层LMCA2所含的多个导电层110经由这些多个接触件162而与芯片CP中的构成连接。
多个接触件162贯通存储单元阵列层LMCA2所含的一部分的导电层110，并分别连接于存储单元阵列层LMCA2所含的多个导电层110。接触件162例如包含氮化钛(TiN)等阻挡导电膜以及钨(W)等金属膜的层叠膜等。例如如图12所示那样，接触件162具有大致有底圆筒状的形状，在中心部分设有氧化硅(SiO2)等绝缘层116。接触件162的上表面与导电层110的下表面以及多个支承构造153的下端相接。在接触件162的外周面设有沿Z方向排列的多个绝缘层110B、以及设于这些多个绝缘层110B之间的多个绝缘层101。这些绝缘层110B分别设于接触件162与导电层110之间，并包含氧化硅(SiO2)等。接触件162隔着绝缘层110B而与导电层110绝缘。另外，绝缘层110B也可以含有空隙(孔、缝隙)。
如图13所示那样，接触件162从Z方向观察，具有大致圆状的形状。此外，接触件162从Z方向观察，设于与沿X方向以及Y方向排列的多个支承构造153重叠的位置。
[芯片CM的布线层141、142、143的构造]
例如如图4以及图5所示那样，布线层141、142、143所含的多个布线例如与存储单元阵列层LMCA1、LMCA2中的构成以及芯片CP中的构成的至少一方电连接。
布线层141分别包含多个布线147。该多个布线147例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。另外，多个布线147中的一部分作为位线146发挥功能。位线146例如如图7所示那样，沿X方向排列并沿Y方向延伸。此外，该多个位线146分别与各串单元SU所含的一个半导体层120连接。
例如如图4以及图5所示那样，布线层142分别包含多个布线148。这些多个布线148例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。
布线层143分别包含多个第一贴合电极PI1。这些多个第一贴合电极PI1例如也可以包含氮化钛(TiN)等阻挡导电膜以及铜(Cu)等金属膜的层叠膜等。
[芯片CP的构造]
例如如图3所示那样，芯片CP与存储平面10对应地具备沿X以及Y方向排列的四个周边电路区域RPC。此外，芯片CP具备在与周边区域RP对置的区域设置的电路区域RC。
此外，例如如图4以及图5所示那样，芯片CP具备半导体基板200、设于半导体基板200的表面的多个晶体管Tr、以及设于这些多个晶体管Tr的上方的多个布线层141′～145′。半导体基板200例如是由含有硼(B)等P型杂质的P型的硅(Si)构成的半导体基板。布线层141′例如是包含钨(W)等导电性材料的布线层。布线层142′例如是包含铜(Cu)等导电性材料的布线层。布线层143′例如是包含铜(Cu)等导电性材料的布线层。布线层144′例如是包含铜(Cu)或者铝(Al)等导电性材料的布线层。布线层145′例如是包含铜(Cu)等导电性材料的布线层，具备多个第二贴合电极PI2。
[制造方法]
接下来，参照图14～图46，对存储器裸片MD的制造方法进行说明。图14、图15、图17～图25、图27、图32～图38、以及图46是用于说明该制造方法的示意性的截面图，示出了与图4对应的截面。图16以及图30是用于说明该制造方法的示意性的下表面，示出了与图7对应的下表面。图26、图28、图31、图44以及图45是用于说明该制造方法的示意性的截面图，示出了与图5对应的截面。图29是用于说明该制造方法的示意性的下表面，示出了与图11对应的下表面。图39～图43是用于说明该制造方法的示意性的截面图，示出了与图10对应的截面。
在制造本实施方式的存储器裸片MD时，例如如图14所示那样，形成半导体晶片100A。此外，在半导体晶片100A的上表面形成绝缘层101。此外，在绝缘层101的上表面形成导电层111以及绝缘层101。此外，多个牺牲层110A以及绝缘层101交替地形成。牺牲层110A例如包含氮化硅(SiN)等。该工序例如通过CVD(Chemical Vapor Deposition：化学气相沉积)等方法进行。
接下来，例如如图15所示那样，形成多个导通孔VH。导通孔VH沿Z方向延伸，贯通绝缘层101及牺牲层110A、导电层111、以及晶片100A中的一部分的构成。该工序例如通过RIE等方法进行。例如如图16所示那样，导通孔VH设于与半导体层120(图7)对应的位置、与支承构造153(图4)对应的位置、以及与块间绝缘层151(图7)对应的位置。
接下来，例如如图17所示那样，在导通孔VH的内周面形成牺牲膜120A。牺牲膜120A包含与牺牲层110A所含的材料以及绝缘层101所含的材料不同的材料。牺牲膜120A例如包含硅(Si)或者金属等。该工序例如通过CVD等方法进行。另外，在该工序中，也可以在牺牲膜120A的形成前，形成氧化硅(SiO2)、氮化硅(SiN)等绝缘膜，或也可以进行氧化处理、氮化处理等。此外，在该工序中，也可以在多个导通孔VH中的、与支承构造153对应的多个导通孔VH的内周面，形成氧化硅(SiO2)等而不形成牺牲膜120A。
接下来，例如如图18所示那样，在参照图17说明过的构造的上表面中的、与接触件161(图4)对应的位置形成绝缘层115。
接下来，例如如图19所示那样，在绝缘层101的上表面，交替地形成多个牺牲层110A以及绝缘层101。该工序例如通过CVD等方法进行。
接下来，例如如图20所示那样，形成多个导通孔VH。导通孔VH沿Z方向延伸，贯通绝缘层101以及牺牲层110A，并从牺牲膜120A的上端、或者绝缘层115的上表面露出。该工序例如通过RIE等方法进行。导通孔VH设于与半导体层120(图4)对应的位置、与支承构造153(图4)对应的位置、与接触件161(图4)对应的位置、以及与块间绝缘层151(图5)对应的位置。
接下来，例如如图21所示那样，在导通孔VH的内周面形成牺牲膜120A。该工序例如通过CVD等方法进行。
接下来，例如如图22所示那样，去除设于多个导通孔VH中的、位于存储单元阵列区域RMCA的构件的内部的牺牲膜120A。该工序例如通过湿式蚀刻等进行。
接下来，例如如图23所示那样，在导通孔VH的内部，形成半导体层120等。在该工序中，在导通孔VH的内部形成参照图8说明过的半导体层120、栅极绝缘膜130、绝缘层125等。在半导体层120的形成时，例如进行基于CVD等的成膜，在导通孔VH的内部形成非晶体硅膜。此外，例如通过退火处理等，对该非晶体硅膜的结晶构造进行改性。
接下来，例如如图23所示那样，去除设于多个导通孔VH中的、与支承构造153对应的构件的内部的牺牲膜120A。该工序例如通过湿式蚀刻等进行。
接下来，例如如图24所示那样，在导通孔VH的内部形成支承构造153。该工序例如通过CVD等方法进行。
接下来，例如如图25所示那样，去除设于多个导通孔VH中的、与接触件161对应的构件的内部的牺牲膜120A。此外，例如如图26所示那样，去除设于多个导通孔VH中的与块间绝缘层151对应的构件的内部的牺牲膜120A。该工序例如通过湿式蚀刻等进行。
接下来，例如如图27以及图28所示那样，去除牺牲层110A以及绝缘层101的一部分。该工序例如通过湿式蚀刻等进行。由此，导通孔VH的直径扩大。例如如图29所示那样，沿X方向以及Y方向排列的多个导通孔VH连通，形成贯通孔161A。此外，例如如图30所示那样，沿X方向排列的多个导通孔VH连通，形成沿X方向延伸的槽151A。
接下来，例如如图31所示那样，在槽151A的内周面形成牺牲膜120A。该工序例如通过CVD等方法进行。
接下来，例如如图32～图38所示那样，形成多个接触孔163A(图38)。接触孔163A是贯通多个牺牲层110A以及绝缘层101，与存储单元阵列层LMCA1、LMCA2所含的全部牺牲层110A对应地设置的贯通孔。
在该工序中，例如如图32所示那样，去除设于贯通孔161A的底面的绝缘层115(参照图27)以及多个支承构造153的一部分。此外，在第二接合区域RHU2中，形成多个贯通孔162A。
接下来，在图32所示的构造的上表面形成未图示的硬掩模以及抗蚀剂。这些硬掩模以及抗蚀剂使多个贯通孔161A、162A中的一部分露出，并覆盖除此以外的构成。另外，对于该硬掩模，为了即使经过多次抗蚀剂形成以及蚀刻工序也残留有残膜，优选的是与抗蚀剂相比每次进行蚀刻工序引起的物质损失(material loss)较小的掩膜。作为该硬掩模的材料，优选含有碳(C)、硼(B)、氮(N)、金属等。接下来，选择性地去除在多个贯通孔161A、162A的底面露出的1层绝缘层101，并进一步选择性地去除1层牺牲层110A，使其正下方的绝缘层101的上表面露出。该工序例如通过RIE等进行。另外，在该工序中，贯通孔161A、162A中的支承构造153以及未图示的抗蚀剂也被去除。
接下来，例如如图33所示那样，将该构造的上表面所形成的上述硬掩模去除，新形成硬掩模201以及抗蚀剂211。这些硬掩模201以及抗蚀剂211使多个贯通孔161A、162A中的一部分露出，并覆盖除此以外的构成。另外，也存在抗蚀剂211的一部分进入通过抗蚀剂211覆盖的贯通孔161A、162A的内部的情况。
接下来，例如如图34所示那样，从距离多个贯通孔161A、162A的底面最近的绝缘层101数起，选择性地去除两层的绝缘层101以及两层的牺牲层110A，使第三层的绝缘层101的上表面露出。另外，在该工序中，贯通孔161A、162A中的支承构造153以及抗蚀剂211也被去除。
接下来，例如如图35所示那样，去除形成于该构造的上表面的硬掩模201，新形成硬掩模202以及抗蚀剂212。这些硬掩模202以及抗蚀剂212使多个贯通孔161A、162A中的一部分露出，并覆盖除此以外的构成。另外，也存在抗蚀剂212的一部分进入通过抗蚀剂212覆盖的贯通孔161A、162A的内部的情况。
接下来，例如如图36所示那样，从距离多个贯通孔161A、162A的底面最近的绝缘层101数起，选择性地去除四层的绝缘层101以及四层的牺牲层110A，使第五层的绝缘层101的上表面露出。另外，在该工序中，贯通孔161A、162A中的支承构造153以及抗蚀剂212也被去除。
以下同样，在晶片上，形成使多个贯通孔161A、162A中的一部分露出，并覆盖除此以外的构成的硬掩模以及抗蚀剂(参照图37)。此外，从距离多个贯通孔161A、162A的底面最近的绝缘层101数起，选择性地去除2n(n为自然数)层的绝缘层101以及2n层的牺牲层110A，使第2n+1层的绝缘层101的上表面露出(参照图38)。由此，例如如图38所示那样，形成多个接触孔163A。
接下来，例如如图39以及图40所示那样，去除牺牲层110A的一部分。该工序例如通过湿式蚀刻等进行。
接下来，例如如图41所示那样，在最上层的绝缘层101的上表面以及导通孔VH的内周面，形成绝缘层110B。绝缘层110B以导通孔VH不被填埋的程度较薄地形成。该工序例如通过CVD等方法进行。
接下来，例如如图42所示那样，去除绝缘层110B中的在最上层的绝缘层101的上表面设置的部分、设于绝缘层101的侧面的部分以及设于接触孔163A的底面的部分。该工序例如通过湿式蚀刻等进行。
接下来，例如如图43所示那样，在接触孔163A的内部，形成接触件161或者接触件162。此外，在这些接触件161、162的内部形成绝缘层116。该工序例如通过CVD等方法进行。
接下来，例如如图44所示那样，去除设于槽151A的内部的牺牲膜120A。该工序例如通过湿式蚀刻等进行。
接下来，经由该槽151A形成参照图8说明过的半导体层113。该工序例如通过湿式蚀刻以及选择CVD法等进行。接下来，经由该槽151A去除牺牲层110A。该工序例如通过湿式蚀刻等方法进行。此外，例如如图45所示那样，经由该槽151A形成导电层110。该工序例如通过CVD等方法进行。此外，在该槽151A内形成块间绝缘层151。该工序例如通过CVD以及RIE等方法进行。
接下来，例如如图46所示那样，形成布线层141、142、143以及与这些布线层连接的接触件等构成，形成与芯片CM对应的构成。
之后，将形成有与芯片CM对应的构成的半导体晶片100A和形成有与芯片CP对应的构成的半导体晶片贴合。此外，对半导体晶片100A的背面进行研磨，将半导体晶片100A的一部分研削。此外，在半导体晶片100A的背面形成外部电极焊盘PX(图1)等。接下来，通过切割使半导体晶片单片化。由此，形成参照图1～图13说明过的那样的构成。
[第一变形例]
图47是表示第一变形例的半导体存储装置的构成的示意性的截面图。
第一变形例的半导体存储装置不具备导电层110，作为替代而具备导电层110′。此外，在第一接合区域RHU1设有设于存储单元阵列层LMCA1的多个导电层110′的X方向的端部。在第二接合区域RHU2设有设于存储单元阵列层LMCA2的多个导电层110′的X方向的端部。这些多个导电层110′的X方向上的端部的位置相互不同。由此，在第一接合区域RHU1以及第二接合区域RHU2形成有大致阶梯状的构造。
此外，第一变形例的半导体存储装置不具备接触件161、162，作为替代而具备接触件161′、162′。接触件161′、162′与第一实施方式的接触件161、162不同，上表面不与任一支承构造153相接。
图48～图51是表示第一变形例的半导体存储装置的制造方法的示意性的截面图。
在第一变形例的制造方法中，在参照图20说明了的工序之后，例如如图48所示那样，在第一接合区域RHU1以及第二接合区域RHU2中选择性地去除多个牺牲层110A以及绝缘层101的一部分，形成大致阶梯状的构造。
此外，在第一变形例的制造方法中，在参照图45说明了的工序之后，例如如图49以及图50所示那样，形成使多个牺牲层110A的上表面露出的多个导通孔VH。该工序例如通过RIE等方法进行。导通孔VH的深度根据对应的牺牲层110A的高度位置而不同。
此外，在第一变形例的制造方法中，在参照图50说明了的工序之后，例如如图51所示那样，在导通孔VH的内部形成接触件161′、162′。该工序例如通过CVD等方法进行。
[效果]
在第一变形例的制造方法中，在参照图50说明了的工序中，需要形成深度不同的多个导通孔VH。在试图将这样的多个导通孔VH一并形成的情况下，存在设于较上方的导电层110′所对应的导通孔将导电层110′贯通，导致这样的导电层110′与下层的导电层110′短路的情况。另一方面，在试图将这样的多个导通孔VH分多次形成的情况下，存在导致制造工序数增大的情况。
因此，在第一实施方式的制造方法中，例如如参照图32～图38说明那样，通过多次反复进行图案化以及蚀刻，来形成多个接触孔163A(图38)。
根据这样的方法，能够适当地形成深度不同的多个导通孔VH。因此，能够抑制上述那样的导电层110′的短路以及制造工序数的增大。
这里，在采用这样的方法的情况下，在去除牺牲层110A以及绝缘层101时，需要对这些层是否被适当地去除进行确认。因此，例如考虑监视通过RIE等去除的物质(例如氧化硅或者氮化硅)的量。然而，若接触孔163A的直径较小，则去除的物质的量较少，存在这样的监视难以进行的情况。为了增加这样的量，例如考虑增大接触孔163A的直径，使支承构造153以不与接触孔163A干扰的方式配置。然而，若支承构造153的数量变少，则例如在参照图44而说明了的工序之后，在去除多个牺牲层110A时，存在构造歪斜，不能适当地形成半导体存储装置的情况。
因此，在第一实施方式的制造方法中，以规定的密度配置支承构造153。此外，在参照图32～图38说明了的工序中，不仅去除多个牺牲层110A以及绝缘层101，还去除支承构造153。根据这样的方法，能够适当地形成深度不同的多个导通孔VH。此外，也能够抑制上述那样的构造的歪斜。
此外，在第一实施方式的制造方法中，在参照图43说明了的工序中，在接触孔163A(图42)的内周面以及底面形成金属等接触件161，在接触件161的中心部形成绝缘层116。根据这样的方法，能够削减接触件161的形成所需的金属的量，能够降低半导体存储装置的制造成本。
此外，例如如参照图32～图38说明那样，在通过多次反复进行图案化以及蚀刻来形成多个接触孔163A的情况下，随着工序接近后半部分，去除的牺牲层110A等的层数增大。例如在半导体存储装置具备255层的导电层110的情况下，需要去除的牺牲层110A在第一次的工序中为1层，在第二次的工序中为2层，在第三次的工序中为4层，在第四次的工序中为8层，在第五次的工序中为16层，在第六次的工序中为32层，在第七次的工序中为64层，在第八次的工序中为128层。由此，存在导致制造工序数增大以及制造成本增大的情况。
因此，在第一实施方式的制造方法中，在参照图20说明了的工序中，在与半导体层120对应的位置、与支承构造153对应的位置、与接触件161对应的位置以及与块间绝缘层151对应的位置，设有导通孔VH。此外，在参照图27以及图28说明了的工序中，通过湿式蚀刻等方法扩大导通孔VH的直径，由此使多个导通孔VH连通，形成与接触件161对应的贯通孔161A以及与块间绝缘层151对应的槽151A。
根据这样的方法，能够预先形成将存储单元阵列层LMCA2所含的多个牺牲层110A连通的贯通孔。由此，能够省去形成最深的孔的工序。例如，在如上述那样半导体存储装置具备255层的导电层110的情况下，能够省去将128层的牺牲层110A去除的工序。由此，能够大幅削减制造工序数，能够降低半导体存储装置的制造成本。
此外，根据这样的方法，在参照图20说明了的工序中，在与半导体层120对应的位置、与支承构造153对应的位置、与接触件161对应的位置以及与块间绝缘层151对应的位置，一并形成导通孔VH。由此，能够大幅削减形成导通孔VH的工序的数量。
[其他实施方式]
以上，说明了第一实施方式的半导体存储装置。然而，这些实施方式的半导体存储装置只不过是例示，具体构成等能够适当调整。
例如，如参照图2以及图3等说明的那样，在第一实施方式中，第一接合区域RHU1以及第二接合区域RHU2设于两个存储单元阵列区域RMCA的内侧。然而，这样的构成为例示，具体构成等能够适当调整。例如，上述第一接合区域RHU1以及第二接合区域RHU2也可以设于与存储单元阵列区域RMCA相比靠外侧。
此外，例如在第一实施方式中，作为存储器单元，例示出包含存储器晶体管的存储器单元，该存储器晶体管在栅极绝缘膜中包含电荷聚积膜。此外，例示出与栅极电极对应的多个导电层110沿Z方向排列的构成。然而，这样的构成为例示，具体构成等能够适当调整。例如上述那样的构成也能够适用于与沟道区域对应的多个半导体层沿Z方向排列的构成。此外，也能够适用于不包含存储器晶体管而包含一对电极以及一对电极之间设置的存储器膜的构成。
此外，例如在第一实施方式中，如参照图10以及图12等说明的那样，在接触件161、162的内部设有绝缘层116。然而，这样的构成为例示，具体构成等能够适当调整。例如也可以在接触件161、162的内部设置金属材料或者半导体材料等来代替绝缘层116。此外，接触件161、162的内部也可以是空隙。
此外，例如在参照图32说明了的工序中，也可以去除绝缘层115，以使设于绝缘层115的贯通孔的直径比贯通孔161A的其他部分大。在该情况下，例如如图52所示那样，存在在接触件161外周面的、存储单元阵列层LMCA1与存储单元阵列层LMCA2的边界部分，形成朝向外周方向突出的圆环状的突出部115′的情况。
此外，例如在参照图32说明了的工序中，也可以去除绝缘层115，以使设于绝缘层115的贯通孔的下端的直径比贯通孔161A的其他部分小。在该情况下，例如如图53所示那样，存在接触件161的设于存储单元阵列层LMCA1的部分的直径比接触件161的设于存储单元阵列层LMCA2的部分的直径小的情况。在该情况下，接触件161的与绝缘层115对应的部分的直径的平均值也可以比接触件161的设于存储单元阵列层LMCA1的部分的直径的平均值大，且比接触件161的设于存储单元阵列层LMCA2的部分的直径的平均值小。
此外，例如在第一实施方式中，在第一接合区域RHU1以及第二接合区域RHU2设有接触件161、162。这里，为了更适当地监视如上述那样通过RIE等去除的物质的量，例如在参照图32～图38说明了的工序中，考虑也在参照图2等说明的存储平面10的外侧的区域也形成接触孔163A。这样的区域例如也可以是上述的周边区域RP。此外，也可以是沿芯片CM的4边而设于存储平面10以及周边区域RP的外侧的区域。在这种情况下，在这样的区域形成与接触件161、162相同的构成(以下，称作“虚拟接触件”)。虚拟接触件既可以是不与其他构成连接的浮置状态的构成，也可以用作布线或者电容器等。
另外，为了适当地监视如上述那样通过RIE等去除的物质的量，例如在参照图32～图38说明了的工序所含的全部蚀刻工序中，考虑在上述的区域也进行蚀刻。在这种情况下，设于这些区域的接触孔163A也可以具有与设于第一接合区域RHU1的最深的接触孔163A、或者设于第二接合区域RHU2的最深的接触孔163A相同的深度。在这种情况下，上述虚拟接触件的Z方向的长度也可以与设于第一接合区域RHU1的多个接触件161中的Z方向的长度最大者、或者设于第二接合区域RHU2的多个接触件162中的Z方向的长度最大者相同。
此外，例如在第一实施方式中，与一个导电层110对应地设有一个接触件161，与一个导电层110对应地设有一个接触件162。然而，这样的构成为例示，具体构成等能够适当调整。例如为了更适当地监视如上述那样通过RIE等去除的物质的量，例如也可以与一个导电层110对应地设置两个以上的接触件161，与一个导电层110对应地设置两个以上的接触件162。
此外，例如在第一实施方式中，未在芯片CM的背面侧设置半导体基板，在芯片CP的背面侧设有半导体基板200。然而，这样的构成为例示，具体构成等能够适当调整。例如，也可以在芯片CM的背面侧设置半导体基板。在这种情况下，也可以将上述的芯片CM中的构成以及芯片CP中的构成的上下关系与第一实施方式相反地规定。
此外，例如在第一实施方式中，将存储单元阵列MCA中的构成、与周边电路PC中的构成作为单独的芯片形成。然而，这样的构成为例示，具体构成等能够适当调整。例如这些多个构成也可以在同一晶片上作为同一芯片形成。此外，在这种情况下，也可以在半导体基板上的规定的区域形成存储单元阵列MCA，在除此以外的区域形成周边电路。此外，在这种情况下，也可以在半导体基板上形成周边电路，在其上方形成存储单元阵列MCA。
此外，例如在第一实施方式中，在参照图14说明了的工序中，进行与存储单元阵列层LMCA1对应的多个牺牲层110A以及绝缘层101的形成，在参照图15说明了的工序中，进行了与存储单元阵列层LMCA1对应的导通孔VH的形成。此外，在参照图19说明了的工序中，进行与存储单元阵列层LMCA2对应的多个牺牲层110A以及绝缘层101的形成，在参照图20说明了的工序中，进行与存储单元阵列层LMCA2对应的导通孔VH的形成。然而，这样的方法为例示，具体的制造方法能够适当调整。例如也可以省略参照图18～图21说明了的工序。
[其他]
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子提出的，无意限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (11)

1.一种半导体存储装置，具备：
半导体基板；
第一导电层，在与所述半导体基板的表面交叉的第一方向上与所述半导体基板分离地设置，并且沿与所述第一方向交叉的第二方向延伸；
第一半导体层，沿所述第一方向延伸，且与所述第一导电层对置；
第一接触件，沿所述第一方向延伸，在所述第一方向的一端与所述第一导电层连接；
第一绝缘层，沿所述第一方向延伸，从所述第一方向观察时设于与所述第一接触件重叠的位置；以及
第二绝缘层，沿所述第一方向延伸，从所述第一方向观察时设于与所述第一接触件重叠的位置，且所述第二方向上的位置与所述第一绝缘层不同。
2.如权利要求1所述的半导体存储装置，
所述第一绝缘层的与所述第一方向以及所述第二方向交叉的第三方向上的位置，与所述第二绝缘层的所述第三方向上的位置不同。
3.如权利要求1或2所述的半导体存储装置，
具备第三绝缘层，该第三绝缘层沿所述第一方向延伸，从所述第一方向观察时设于与所述第一接触件重叠的位置，所述第二方向上的位置与所述第一绝缘层以及所述第二绝缘层不同。
4.如权利要求1或2所述的半导体存储装置，
具备沿所述第一方向延伸的第四绝缘层，
所述第一接触件覆盖所述第四绝缘层的所述第一方向的一端以及外周面。
5.如权利要求1或2所述的半导体存储装置，
具备沿所述第一接触件的外周面在所述第一方向上排列的多个第六绝缘层。
6.一种半导体存储装置，具备：
半导体基板；
多个第一导电层，沿与所述半导体基板的表面交叉的第一方向排列；
第一半导体层，沿所述第一方向延伸，且与所述多个第一导电层对置；
多个第二导电层，沿所述第一方向排列；
第二半导体层，沿所述第一方向延伸，与所述多个第二导电层对置，在所述第一方向的一端与所述第一半导体层连接；以及
第一接触件，沿所述第一方向延伸，在所述第一方向的一端与所述多个第一导电层中的某一个连接，
所述第一接触件具备：
与所述多个第一导电层的至少一部分对置的第一部分；
与所述多个第二导电层的至少一部分对置的第二部分；以及
设于所述第一部分与所述第二部分之间的第三部分，
所述第三部分的径向的宽度比所述第一部分的径向的宽度大。
7.如权利要求6所述的半导体存储装置，
所述第三部分的径向的宽度比所述第二部分的径向的宽度小。
8.如权利要求6所述的半导体存储装置，
所述第三部分的径向的宽度比所述第二部分的径向的宽度大。
9.如权利要求6～8中任一项所述的半导体存储装置，
具备覆盖所述第三部分的外周面的第一层，
所述第一层包含与下述材料均不同的材料，即所述多个第一导电层所含的材料及设于所述多个第一导电层之间的第一层间绝缘层所含的材料，以及所述多个第二导电层所含的材料及设于所述多个第二导电层之间的第二层间绝缘层所含的材料。
10.如权利要求6～8中任一项所述的半导体存储装置，
在与所述第一方向交叉的截面中，所述第一接触件的第二部分的外周面具备：
从所述第一接触件的重心至所述外周面的距离成为极大值那样的多个第一点；以及
从所述第一接触件的重心至所述外周面的距离成为极小值那样的多个第二点。
11.一种半导体存储装置，具备：
存储单元阵列区域；
接合区域；以及
在所述存储单元阵列区域与所述接合区域的外侧的区域，
所述存储单元阵列区域具备：
多个第一导电层，沿与半导体基板的表面交叉的第一方向排列；以及
第一半导体层，沿所述第一方向延伸，且与所述第一导电层对置，
所述接合区域具备：
所述多个第一导电层的一部分；以及
在外周面与所述多个第一导电层中的一部分对置的第一导电层，沿所述第一方向延伸，在所述第一方向的一端与所述多个第一导电层中的第n个第一导电层连接，其中n为自然数，
在所述存储单元阵列区域以及所述接合区域的外侧的区域具备：
多个第一绝缘层，沿所述第一方向排列；以及
第二导电层，沿所述第一方向延伸，在所述第一方向的一端与所述多个第一绝缘层中的第n个第一绝缘层相接，在外周面与所述多个第一绝缘层中的一部分对置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207195A1 (en) * 2007-12-11 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20150060976A1 (en) * 2013-09-05 2015-03-05 Kabushiki Kaisha Toshiba Non-volatile storage device and manufacturing method thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10347650B1 (en) * 2018-03-20 2019-07-09 Toshiba Memory Corporation Semiconductor memory device
US20200051989A1 (en) * 2018-08-10 2020-02-13 Toshiba Memory Corporation Semiconductor device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US8704205B2 (en) * 2012-08-24 2014-04-22 Macronix International Co., Ltd. Semiconductor structure with improved capacitance of bit line
US9704798B2 (en) * 2013-12-20 2017-07-11 Intel Corporation Using materials with different etch rates to fill trenches in semiconductor devices
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) * 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9524901B2 (en) * 2014-09-30 2016-12-20 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9466530B2 (en) * 2014-10-29 2016-10-11 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a metal silicide capping layer
KR102307059B1 (ko) * 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
US10170320B2 (en) * 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10224373B2 (en) * 2017-06-28 2019-03-05 Sandisk Technologies Llc Three-dimensional ReRAM memory device employing replacement word lines and methods of making the same
JP2019050271A (ja) * 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
US10985176B2 (en) * 2019-03-27 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
KR20210013671A (ko) * 2019-07-15 2021-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
JP2021034488A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11282827B2 (en) * 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11495612B2 (en) * 2020-07-01 2022-11-08 Sandisk Technologies Llc Three-dimensional memory device including stairless word line contact structures for and method of making the same
JP2022041226A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207195A1 (en) * 2007-12-11 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20150060976A1 (en) * 2013-09-05 2015-03-05 Kabushiki Kaisha Toshiba Non-volatile storage device and manufacturing method thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10347650B1 (en) * 2018-03-20 2019-07-09 Toshiba Memory Corporation Semiconductor memory device
US20200051989A1 (en) * 2018-08-10 2020-02-13 Toshiba Memory Corporation Semiconductor device

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Publication number Publication date
JP2021150408A (ja) 2021-09-27
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US20210296239A1 (en) 2021-09-23
TWI764441B (zh) 2022-05-11

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