JP2019050271A - 記憶装置 - Google Patents
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Abstract
【課題】ウェーハの反りを抑制することが可能な記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、金属元素を含む導電層と、前記導電層上に設けられた半導体層と、前記半導体層上に積層された電極層と、前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、を備える。前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する。
【選択図】図1
【解決手段】実施形態に係る記憶装置は、金属元素を含む導電層と、前記導電層上に設けられた半導体層と、前記半導体層上に積層された電極層と、前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、を備える。前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する。
【選択図】図1
Description
実施形態は、記憶装置に関する。
3次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、NAND型記憶装置は、基板上に積層された複数のワード線と、ワード線を積層方向に貫く複数の半導体チャネルと、を備え、メモリセルは、ワード線と半導体チャネルとが交差する部分に配置される。そして、ワード線と基板との間にメモリセルを駆動する回路を設けることによりチップサイズを縮小、もしくは、記憶容量を増すことも可能となる。このような構造の記憶装置では、プレート状のソース線がワード線と回路との間に配置され、複数の半導体チャネルに電気的に接続される。ソース線には、その電位分布を均一化するために低抵抗の金属材料を用いることが好ましい。しかしながら、金属材料を含むソース線の応力に起因したウェーハの反り等が発生する場合がある。
実施形態は、ウェーハの反りを抑制することが可能な記憶装置を提供する。
実施形態に係る記憶装置は、金属元素を含む導電層と、前記導電層上に設けられた半導体層と、前記半導体層上に積層された電極層と、前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、を備える。前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
図1(a)および(b)は、実施形態に係る記憶装置1を示す模式断面図である。記憶装置1は、NAND型記憶装置であり、3次元配置されたメモリセルを備える。
図1(a)に示すように、記憶装置1は、基板10上に設けられた回路DCと、回路DCの上に設けられたソース線SLと、ソース線SL上に積層された複数のワード線WLと、ワード線WLの上方に設けられた配線層ILと、を備える。図1(a)は、ワード線WLの延在方向に平行な断面を示す模式図であり、便宜上、各構成要素間に設けられる絶縁膜を省略している。
ソース線SLは、導電層20と、半導体層30と、を含む。導電層20は、タングステン(W)などの金属元素を含む低抵抗の材料を用いて形成される。導電層20は、例えば、X方向およびY方向に広がる板状の金属層である。半導体層30は、例えば、ポリシリコン層である。
ワード線WLは、図示しない層間絶縁膜を介してソース線SL上に積層される。ワード線WLは、それぞれX方向に延在し、その端部は、階段状に加工される。ワード線WLは、例えば、タングステンなどを含む金属層である。
記憶装置1は、ワード線WLを貫いて、その積層方向(Z方向)に延びる柱状の半導体層(以下、半導体ピラー40)をさらに備える。半導体ピラー40は、例えば、シリコンを含み、その下端においてソース線SLの半導体層30に接続される。また、ソース線SLの導電層20は、半導体ピラー40の下方に位置する応力緩和部21(リセスもしくは貫通孔)を含む。
配線層ILは、ワード線WLの上方に設けられ、半導体ピラー40に電気的に接続されるビット線BLを含む。また、配線層ILは、コンタクトプラグCP1を介してワード線WLの各端部に電気的に接続された配線を含む。さらに、ワード線WLを貫通してZ方向に延びるコンタクトプラグCP2を介してソース線SLに電気的に接続される配線(図示しない)を含む。また、配線層ILは、コンタクトプラグCP3を介して回路DCに電気的に接続される配線を含む。すなわち、ソース線SLおよびワード線WLは、配線層ILを介して回路DCに電気的に接続される。
また、記憶装置1は、ワード線WLおよびソース線SLを貫いて、Z方向に延びるコンタクトプラグCP4をさらに含んでも良い。コンタクトプラグCP4は、例えば、図配線層ILの配線(図示しない)と、回路DCを電気的に接続する。導電層20および半導体層30は、コンタクトプラグCP4を通す貫通孔をそれぞれ有する。
図1(b)は、ワード線WLに直交する断面を示す模式図である。図1(b)に示すように、ソース線SLの上には、ワード線WLを含む積層体100が設けられる。積層体100は、選択ゲートSGSおよびSGDをさらに含む。選択ゲートSGSは、ソース線SLとワード線WLとの間に位置する。選択ゲートSGDは、ワード線WLと配線層ILとの間に位置する。積層体100は、スリットSTにより複数の部分に分断されている。スリットSTは、X方向に延在し、ワード線WL、選択ゲートSGSおよびSGDの形状を画する。スリットSTの内部には、例えば、図示しない絶縁層が設けられる。
半導体ピラー40は、選択ゲートSGS、ワード線WLおよび選択ゲートSGDを貫いてZ方向に延びる。記憶装置1は、選択ゲートSGS、ワード線WLおよび選択ゲートSGDのそれぞれと、半導体ピラー40と、の間に位置する絶縁層50をさらに備える。絶縁層50は、半導体ピラー40の側面を囲み、Z方向に延びる。
絶縁層50は、例えば、半導体ピラー40からワード線WLに向かう方向に複数の絶縁膜を積層した構造を有し、半導体ピラー40と各ワード線WLとの間に位置する部分において、電荷保持層として機能する。すなわち、記憶装置1は、半導体ピラー40がワード線WLと交差する部分に設けられたメモリセルを含む。また、半導体ピラー40が選択ゲートSGSおよびSGDと交差する部分には、それぞれ選択トランジスタが設けられる。
図2(a)および(b)は、実施形態に係る記憶装置1の導電層20を示す模式平面図である。図2(b)は、図2(a)中に示す領域2Bを拡大して示す模式図である。
図2(a)に示すように、導電層20は、X方向およびY方向に広がるプレート状に設けられる。スリットSTは、X方向に延在し、積層体100を複数の部分に分断する。導電層20は、この例に限定される訳ではなく、例えば、スリットSTと同方向に延在する複数の部分に分割されても良い。
導電層20は、例えば、金属材料を用いて形成すると、シリコン酸化膜などの層間絶縁膜もしくはワード線WLとの間の熱膨張差に起因した応力を含む場合がある。これに対し、本実施形態に係る記憶装置1では、複数の応力緩和部21を形成し、導電層20中に生じる応力を低減する。
図2(b)に示すように、応力緩和部21は、それぞれスリットSTの延在方向と交差する方向、例えば、Y方向に並ぶように配置される。応力緩和部21は、例えば、導電層20の一部を除去した貫通孔THもしくはリセスRHである。応力緩和部21は、X方向において隣合う列においてY方向の位置が相互にずれるように配置される、所謂、千鳥状の配置となることが好ましい。応力緩和部21をこのように配置することにより、例えば、スリットSTの延在方向に延びるワード線WLと導電層20との間の熱膨張差に起因した応力を軽減することが可能となる。
図3(a)および(b)は、ソース線SLを示す模式断面図である。図3(a)には、貫通孔THを含む導電層20が示されている。図3(b)には、リセスRHを含む導電層20が示されている。
図3(a)に示すソース線SLは、層間絶縁膜15の上に積層された導電層20と半導体層30とを含む。導電層20は、その上面から層間絶縁膜15に連通する貫通孔THを応力緩和部21として含む。半導体層30は、導電層20の上に、貫通孔THを埋め込むように設けられる。
導電層20は、例えば、タングステンを含む金属層であり、層間絶縁膜15の上にCVD(Chemical Vapor Deposition)を用いて堆積される。貫通孔THは、例えば、ドライエッチングを用いて導電層20を選択的に除去することにより形成される。半導体層30は、例えば、CVDを用いて堆積されるポリシリコン層である。
図3(b)に示すソース線SLでは、導電層20は、その上面から層間絶縁膜15の方向に設けられたリセスRHを応力緩和部21として含む。半導体層30は、導電層20の上に、リセスRHを埋め込むように設けられる。リセスRHは、例えば、ドライエッチングを用いて導電層20を選択的に除去することにより形成される。この場合、ドライエッチングは、層間絶縁膜15を露出させる前に停止される。
図4は、実施形態に係る記憶装置1の特性を示す模式断面図である。図4には、コンタクトプラグCP2から半導体ピラー40へ流れるセル電流ICの流路が示されている。また、コンタクトプラグCP2の下端は、導電層20に接続され、半導体ピラー40の下端は、半導体層30に接続されている。これにより、それぞれの接触抵抗を低減することができる。
コンタクトプラグCP2から流れるセル電流ICは、その一部が半導体層30中を流れるものの、大部分は、導電層20を介して流れる。そして、半導体ピラー40の近傍において、導電層20と半導体層30との境界を越えて半導体ピラー40に向かう。このため、ソース線SLに対する導電層20と半導体層30との間の界面におけるエネルギー障壁の影響を小さくすることが望ましい。本実施形態では、導電層20に設けられた貫通孔THもしくはリセスRH(図3(a)および(b)参照)の内部に半導体層30の一部を設けることにより、導電層20と半導体層30との間の接触面積を拡大することができる。これにより、セル電流ICに対するソース線SLの抵抗を小さくすることができる。
図5は、実施形態の変形例に係る記憶装置2の導電層20を示す模式平面図である。この例では、導電層20は、複数の応力緩和部23を含む。応力緩和部23は、スリットSTの延在方向と交差する方向、例えば、Y方向に延在する。また、複数の応力緩和部23がY方向に並んで配置される。応力緩和部23は、例えば、溝状の貫通孔THもしくはリセスRHである。また、応力緩和部23は、Y方向に並んだ応力緩和部23の間の部分Pwが、X方向に見て隣接する応力緩和部23にオーバラップするように配置されることが好ましい。これにより、例えば、スリットSTの延在方向に延びるワード線WLと導電層20との間の熱膨張差に起因した応力を軽減することが可能となる。
図6(a)および(b)は、実施形態の変形例に係る記憶装置3および4のソース線SLを示す模式断面図である。図6(a)および(b)に示す例では、導電層20は、応力緩和部25としてリセスRHを含む。
図6(a)に示す記憶装置3では、ソース線SLの導電層20は、層間絶縁膜15の上に設けられた第1層20aと、第1層20aの上に設けられた第2層20bとを含む。リセスRHは、第2層20bの上面から第1層20aに連通するように設けられる。第1層20aおよび第2層20bは、それぞれ異なる金属元素を含む。半導体層30は、リセスRHを埋め込む部分を有する。
例えば、層間絶縁膜15の上に第1層20aおよび第2層20bを連続して積層する。続いて、リセスRHを形成する。リセスRHは、第1層20aがエッチングストップ層として機能するエッチング条件下において、第2層20bを選択的に除去することにより形成される。これにより、層間絶縁膜15に連通しないリセスRHを形成することが容易となる。
図6(b)に示す記憶装置4では、ソース線SLの導電層20は、層間絶縁膜15の上に設けられた第1層20cと、第1層20cの上に設けられた第2層20dとを含む。リセスRHは、第1層20cに設けられる。リセスRHの内部には、例えば、絶縁体17が埋め込まれる。
例えば、層間絶縁膜15の上に第1層20cを形成し、その後、第1層の上面から層間絶縁膜15に連通するリセスRHを形成する。続いて、リセスRHの内部に絶縁体17を埋め込んだ後、第2層20dを形成する。絶縁体17は、例えば、酸化シリコンを含む。また、第1層20cは、第2層20dと異なる金属元素を含んでも良いし、また、第2層20dと同じ金属元素を含んでも良い。
上記の通り、本実施形態に係る記憶装置では、金属元素を含む導電層20に応力緩和部を設けることにより、その製造過程において生じる応力を低減し、ウェーハの反りを抑制することができる。また、応力緩和部として設けられた貫通孔もしくはリセスの内部に半導体層30の一部を埋め込むことにより、導電層20と半導体層30との間の接触面積を拡大し、セル電流Icに対するソース線SLの抵抗を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2、3、4…記憶装置、 10…基板、 15…層間絶縁膜、 17…絶縁体、 20…導電層、 20a、20c…第1層、 20b、20d…第2層、 21、23、25…応力緩和部、 30…半導体層、 40…半導体ピラー、 50…絶縁層、 100…積層体、 BL…ビット線、 CP1、CP2、CP3、CP4…コンタクトプラグ、 DC…回路、 IL…配線層、 RH…リセス、 SGD、SGS…選択ゲート、 SL…ソース線、 ST…スリット、 TH…貫通孔、 WL…ワード線
Claims (5)
- 金属元素を含む導電層と、
前記導電層上に設けられた半導体層と、
前記半導体層上に積層された電極層と、
前記電極層をその積層方向に貫き、前記半導体層に電気的に接続された半導体ピラーと、
前記電極層と前記半導体ピラーとの間に位置する電荷保持層と、
を備え、
前記導電層は、前記半導体ピラーの下方に設けられたリセスもしくは貫通孔を有する記憶装置。 - 前記半導体層は、前記リセスもしくは前記貫通孔の内部に位置する部分を含む請求項1記載の記憶装置。
- 前記電極層は、前記半導体層の上面に沿った第1方向に延在し、
前記導電層は、前記リセスを含む複数のリセス、もしくは、前記貫通孔を含む複数の貫通孔を有し、
前記複数のリセスもしくは前記複数の貫通孔は、前記第1方向と交差する第2方向に配置される請求項1または2に記載の記憶装置。 - 前記電極層は、前記半導体層の上面に沿った第1方向に延在し、
前記リセスもしくは前記貫通孔は、前記第1方向と交差する第2方向に延在する請求項1または2に記載の記憶装置。 - 基板上に設けられた回路をさらに備え、
前記導電層は、前記電極層と前記回路との間に位置する請求項1から4のいずれか1つに記載の記憶装置。
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