KR100597649B1 - 베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및그 구조 - Google Patents

베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및그 구조 Download PDF

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Abstract

본 발명은 베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및 그 구조에 관한 것이다. 본 발명에서는 반도체 디바이스를 제조함에 있어서, 게이트 영역 또는 불순물 확산영역에 연결되는 콘택 플러그의 안정적인 저항을 확보하기 위한 베리어 메탈을 형성한다. 그리고, 상기 베리어 메탈이 형성되어 있는 상태 또는 상기 베리어 메탈을 형성하는 과정에서 야기된 불순물 제거를 위한 질화화(nitridation) 공정을 실시한 후에 수소(H2) 또는 중수소(D2) 플라즈마를 이용한 패시베이션 공정을 실시한다. 그 결과, 반도체 기판과 게이트 산화막과의 경계면에 수소 또는 중수소 패시베이션막이 형성되는데, 이러한 패시베이션막으로 인해 게이트 산화막의 디펙이 치유되어 게이트 산화막의 신뢰성이 향상되고, 그로 인해 전체 반도체 디바이스의 신뢰성 및 생산성이 향상된다.
반도체, 베리어 메탈, 패시베이션, H2, D2

Description

베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및 그 구조{method for manufacturing semiconductor device with barrier metal and structure of thereof}
도 1은 종래 기술에 따른 베리어 메탈이 형성되어 있는 반도체 디바이스의 단면구조를 나타낸다.
도 2는 종래 기술에 따른 베리어 메탈을 형성 과정을 나타내는 공정 플로우를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 반도체 디바이스의 제조 공정 플로우를 나타낸다.
도 4a 및 도 4b는 상기 도 3에 도시된 공정 플로우에 따라 제조되는 반도체 디바이스의 단면구조를 나타낸다.
도 5는 본 발명의 제2실시예에 따른 반도체 디바이스의 제조 공정 플로우를 나타낸다.
도 6a 및 도 6b는 상기 도 5에 도시된 공정 플로우에 따라 제조되는 반도체 디바이스의 단면구조를 나타낸다.
< 도면의 주요 부분에 대한 부호의 설명 >
300: 반도체 기판 302: 소자분리막
304: 게이트 산화막 306: 폴리실리콘막
308: 측벽 스페이서 310: 게이트 영역
312: 불순물 확산영역 314: 티타늄실리사이드막
316: 패시베이션 공정 318: 층간절연막
320: 텅스텐 플러그
본 발명은 반도체 디바이스의 제조방법 및 그 구조에 관한 것으로서, 보다 상세하게는 베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및 그 구조에 관한 것이다.
일반적으로 반도체 디바이스는 반도체 기판 상부에 여러 가지 기능을 수행하는 박막을 증착하고 이를 패터닝하여 다양한 회로 기하구조를 형성함으로써 제조하게 되는데, 이러한 반도체 디바이스를 제조하기 위한 공정은 크게 반도체 기판 상에 가공막을 형성하는 증착(deposition)공정, 상기 증착공정으로 형성된 가공막 상에 감광막을 도포한 뒤, 마스크를 이용하여 감광막을 노광한 후 노광되어 패터닝된 상기 감광막을 식각마스크로서 이용하여 반도체 기판상의 상기 가공막을 패터닝하는 포토리소그래피(photolithography)등과 같은 식각 공정, 그리고 반도체 기판 상 부에 층간절연막등을 증착한 후에 일괄적으로 상기 반도체 기판 상부 표면을 연마하여 단차를 없애는 평탄화(CMP: Chemical Mechanical Polishing)공정등과 같은 여러 단위 공정들로 이루어져 있다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있으며, 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이처럼 반도체 디바이스의 집적도가 증가됨에 따라 게이트 전극의 선폭 및 콘택 사이즈 또한 작아지게 되어 액티브 영역과 게이트 영역의 저항 및 콘택 저항이 커지는 문제점이 있다. 이에 따라 최근에는 고집적화된 반도체 디바이스 제조시 액티브 영역과 게이트 영역의 저항을 낮추어 전류 구동 능력을 증가시키고 콘택 저항을 낮추어 주기 위한 방안으로서, 액티브 영역과 게이트 영역에 베리어 메탈을 형성하고 있다.
하기의 도 1에는 액티브 영역과 게이트 영역에 베리어 메탈이 적용된 통상의 디램 구조가 도시되어 있다.
도 1을 참조하면, 소자분리막(12)에 의해 액티브 영역과 필드 영역이 구분되어 있는 피형(또는 엔형)의 반도체 기판(10)이 도시되어 있다. 상기 반도체 기판(10) 중의 액티브 영역 상부에는 게이트 산화막(14), 폴리실리콘막(16) 및 측벽 스페이서(18)로 이루어진 게이트 영역(20)이 형성되어 있으며, 상기 게이트 영역(20)을 제외한 액티브 영역 하부로는 소오스 및 드레인으로 기능하는 엔형(또는 피형)의 불순물 확산영역(22)이 형성되어 있다.
한편, 상기 게이트 전극(20) 및 불순물 확산영역(22)의 상부에는 베리어 메탈인 Ti(Titanium:24)이 형성되어 있으며, 상기 Ti막(24)의 상부에는 BPSG(Boron Phosphorus Silicon Glass)등의 절연물질로 이루어진 층간절연막(26)이 형성되어 있다. 그리고 상부 배선(도시되지 않음)과 상기 Ti막(24)을 전기적으로 연결시키는 도전성 플러그, 예컨대 텅스텐 플러그(28)가 상기 층간절연막(26)을 관통하여 상기 게이트 영역(20) 및 불순물 확산영역(22)에 이르도록 형성되어 있다.
종래에는 상기 베리어 메탈을 형성함에 있어서, Ar 및 H2 플라즈마 에너지를 이용하여 TiCl4 가스를 분해함으로써 반도체 기판 상부에 Ti막을 형성하는 PECVD(Plasma Enhanced Chemical Vapor Depositon)방식의 Ti막을 형성하거나, NH3 가스를 이용하여 TiN층을 형성함으로써 안정적인 저항 확보가 가능하였다. 그러나 80nm 이하의 디자인 룰(design rule)하에서, 예컨대 디램 제품의 경우에는 캐패시턴스 특성 확보의 한계와 게이트 산화막과 연계된 디바이스의 신뢰성 항목의 불안정성이 공정한계로 대두되었다. 따라서, 본 분야에서는 이러한 게이트 산화막의 신뢰성을 향상시키기 위하여, 후속 공정의 플라즈마 데미지(damage)등으로 인해 게이트 산화막에 발생되는 디펙(defect)을 치유하기 위한 공정이 수반되고 있다.
하기의 도 2에는 종래 기술에 따른 베리어 메탈 형성 과정을 나타내는 공정 플로우가 도시되어 있다.
도 2를 참조하면, 제100단계에서는 TiCl4(사염화 티타늄)를 안정화시키기 위 하여 배기라인(exhaust line)으로 바이패스(bypass)시키고, Ar 및 H2 가스는 웨이퍼가 로딩되어 있는 챔버 내부로 가스 인젝터부를 통해 주입한다. 제102단계에서는 상기 TiCl4 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시킨다. 제104단계에서는 상기 챔버 내부로 주입된 Ar 및 H2 가스를 이용하여 플라즈마를 형성하고, 이처럼 형성된 Ar 및 H2 플라즈마 에너지를 이용하여 상기 TiCl4 가스를 분해시켜 반도체 기판 상부에 Ti를 증착시켜 티타늄실리사이드(TiSi2)를 형성한다.
제106단계에서는 실리사이드 반응 후 잔류하는 TiCl4 가스 공급을 중단시키고, 제108단계에서는 상기 티타늄실리사이드를 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시한다. 그리고, 제110단계에서는 챔버내 잔류하는 상기 NH3 또는 N2/H2 플라즈마를 제거한다.
상기한 바와 같이, 상기 반도체 기판 상부에 형성된 Ti 막은 고온에서 안정된 구조를 가지는 TiSi2 박막으로 형성되므로 실리콘과 금속간의 오믹 콘택(ohmic contact)을 형성하여 안정된 저항을 유지하게 된다. 한편, 상기 TiSi2 박막이 형성되어 있는 반도체 기판에 대하여, 인-시튜(in-situ)로 다른 CVD TiN 챔버로 이동시킨 뒤, 써멀 에너지를 이용하여 TiCl4 소오스 가스와 N2 가스를 화합 반응시킴에 의해 CVD TiN 박막을 증착함으로써, Ti/TiN으로 이루어진 베리어 메탈을 형성할 수 도 있다. 이와 같이, 액티브 영역 상부에 Ti/TiN으로 이루어진 베리어 메탈을 형성함으로써, 후속의 텅스텐 플러그 공정시 WF6 가스의 F 어택을 방지할 수 있게 되며, 안정된 콘택 저항이 확보되어 반도체 디바이스의 특성을 안정화시킬 수 있게 된다.
특히, 모오스 트랜지스터에 있어서 게이트 산화막의 신뢰성은 전체 디바이스의 신뢰성에 매우 중요한 영향을 미치며, 이러한 모오스 트랜지스터 자체의 특성과 그 제조공정의 후반부 공정(최종공정; Backend Process)의 공정조건(메탈라인 형성공정)에 의해 전체 반도체 디바이스의 신뢰성이 결정된다. 그러나, 모오스 트랜지스터를 제조함에 있어서, 백엔드 공정에 해당되는 콘택 공정까지 진행되는 과정에서 게이트 산화막의 열화가 유발되어 Gox 리키지 특성이 불량해져 모오스 트랜지스터의 신뢰성을 저하시킴은 물론 그로 인해 전체 생산성 또한 저하시키는 원인이 된다. 이러한 게이트 산화막의 열화는 반도체 기판을 이루고 있는 실리콘 기판 자체의 디펙 또는 얇은 산화막 내부의 오염이나 디펙에 의해 유발될 수도 있고, 후속 공정의 플라즈마 데미지의 누적이나 스트레스에 의한 실리콘 디스로케이션(dislocation) 또는 후속 공정에서의 오염물질에 의한 산화막 오염등 다양한 원인에 의해 유발될 수 있다.
특히, PECVD Ti 증착시 플라즈마 공정을 진행하는 과정에서 플라즈마 데미지에 의해 게이트 산화막의 신뢰성이 저하되는 불량이 유발될 수 있다. 따라서, 종래에는 게이트 산화막과 실리콘 기판과의 경계면에서 실리콘 격자의 미스매치(mismatch)등의 디스로케이션(dislocation)에 의해 유발되는 게이트 산화막 불량을 억제하기 위하여 후속의 금속 공정 이후에 H2 얼로이 공정 또는 D2(deuterium:중수소) 어닐링 공정을 실시하는 방법에 적용되기도 하였다. 금속 공정 이후에 이러한 H2 얼로이 공정 또는 D2 어닐링 공정을 실시한 결과, 게이트 산화막과 실리콘 기판과의 경계면에서의 실리콘 디펙이 H2 또는 D2에 의해 패시베이션(passivation)되어 게이트 산화막의 신뢰성을 다소 향상시킬 수 있는 효과는 거둘 수 있었다. 그러나, 반도체 디바이스의 디자인 룰이 100nm 이하로 축소됨에 따라 액티브 영역의 면적 또한 줄어들게 되고, STI 구조하에서 필드 영역의 면적이 좁아지면서 실리콘 기판에 가해지는 스트레스가 증가되고 게이트 산화막의 두께가 점차 감소됨에 따라 게이트 산화막의 불량이 증대되고 있다. 특히, PECVD Ti 증착시 또는 금속 콘택 식각 및 에싱 공정등의 플라즈마 공정에 게이트 산화막의 신뢰성이 민감하게 변화되면서 상기와 같은 금속 공정 이후에 실시되는 H2 얼로이 공정 또는 D2 어닐링 공정을 통해 게이트 산화막의 신뢰성을 향상시키는데 한계성이 있음을 인식하게 되었다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 디자인 룰을 만족시키면서도 게이트 산화막의 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 베리어 메탈층을 형성하는 과정에서 발생되는 플라즈마 데미지로 인해 열화된 게이트 산화막의 디펙을 치유하여 안정된 콘택 저항을 확보할 수 있도록 하는 반도체 디바이스의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 신뢰성 및 생산성을 향상시킬 수 있도록 하는 반도체 디바이스의 제조방법 및 그 구조를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스의 제조방법은, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계와; 상기 베리어 메탈을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 신뢰성을 향상시키기 위하여, 상기 반도체 기판과 게이트 산화막의 인터페이스에 패시베이션막을 형성하는 단계와; 상기 베리어 메탈을 형성하기 위한 플라즈마 공정으로 인해 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화(nitridation) 공정을 실시하는 단계를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스의 제조방법은, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계와; 상기 베리어 메탈을 형성하기 위한 플라즈마 공정시 발생되어 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화(nitridation) 공정을 실시하는 단계와; 상기 베리어 메탈을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 게이트 산화막의 신뢰성을 향상시키기 위하여, 상기 반도체 기판과 게이트 산화막의 인터페이스에 패시베이션막을 형성하는 단계를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스는, 반도체 기판의 액티브 영역상에 형성되어 있는 게이트 영역 및 소오스/드레인으로서 기능하는 불순물 확산영역과; 상기 게이트 영역 및 불순물 확산영역 상부에 형성되어 있는 실리사이드막으로 이루어진 베리어 메탈과; 상기 베리어 메탈이 형성되어 있는 상태에서 형성되며, 상기 게이트 영역중 상기 반도체 기판과 직접 접촉하고 있는 게이트 산화막과 상기 반도체 기판의 경계면에 형성되어 있는 패시베이션막을 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스는, 반도체 기판의 액티브 영역상에 형성되어 있는 게이트 영역 및 소오스/드레인으로서 기능하는 불순물 확산영역과; 상기 게이트 영역 및 불순물 확산영역 상부에 형성되어 있는 실리사이드막으로 이루어진 베리어 메탈과; 상기 실리사이드막을 형성하는 과정에서 발생되어 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화 공정을 완료한 후에 형성되며, 상기 게이트 영역중 상기 반도체 기판과 직접 접촉하고 있는 게이트 산화막과 상기 반도체 기판의 경계면에 형성되어 있는 패시베이션막을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 제1실시예에 따른 반도체 디바이스의 제조 공정 플로우를 나타내며, 도 4a 및 도 4b는 상기 공정 플로우에 따라 제조되는 반도체 디바이스의 단면구조를 나타낸다.
먼저, 도 4a를 참조하면, 피형(또는 엔형)의 반도체 기판(300)에 소자분리막(302)을 형성하여 셀 트랜지스터가 형성되어질 액티브 영역과 상기 셀 트랜지스터를 전기적으로 분리시키는 필드 영역으로 구분한다. 이때, 상기 반도체 기판(300)은 실리콘(Si), 게르마늄(Ge) 또는 갈륨아사나이드(GaAs)로 이루어진 기판일 수 있다. 이어서, 상기 반도체 기판(300) 중의 액티브 영역 상부에 게이트 산화막(304), 폴리실리콘막(306) 및 측벽 스페이서(308)로 이루어진 게이트 영역(310)을 형성한다. 그리고, 상기 게이트 영역(310)을 제외한 액티브 영역 하부로 엔형(또는 피형)의 불순물을 이온주입하여 소오스 및 드레인으로 기능하는 불순물 확산영역(312)을 형성한다. 그리고 나서, 상기 게이트 영역(310) 및 불순물 확산영역(312) 상부에 Ar 및 H2 플라즈마 에너지를 이용하여 베리어 메탈로서 기능하는 티타늄실리사이드막(314)을 형성한다. 상기 실리사이드는 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등을 이용하여 형성할 수 있으며, 예컨대 상기 티타늄실리사이드막(314)의 형성과정은 하기와 같다.
즉, 도 3의 제200단계에서, TiCl4(사염화 티타늄)는 안정화를 위하여 MFC(Mass Flow Controller:가스 유량 제어장치)를 통해 배기라인으로 바이패스시키 고, Ar 및 H2 가스는 웨이퍼가 로딩되어 있는 챔버 내부로 가스 인젝터부를 통해 주입한다. 그리고, 제202단계에서는 상기 TiCl4 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키고, 제204단계에서는 상기 챔버 내부로 주입된 Ar 및 H2 가스를 이용하여 플라즈마를 형성하고, 이처럼 형성된 Ar 및 H2 플라즈마 에너지를 이용하여 상기 TiCl4를 분해시켜 반도체 기판 상부에 TiSi2를 형성한다. 제206단계에서는 적정량의 티타늄실리사이드막 증착을 완료한 후, TiCl4 가스 주입을 차단한다.
제208단계는 PECVD 공정을 통해 상기 반도체 기판(300) 상부에 티타늄실리사이드막(314)을 형성하는 과정에서 발생되는 플라즈마 에너지로 인해 열화된 게이트 산화막의 디펙을 치유하기 위한 본 발명의 제1실시예에 따른 핵심공정으로서, 상기 티타늄실리사이드막(314)이 형성되어 있는 상기 반도체 기판(300) 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정(도 4a의 참조부호 316)을 실시한다. 그 결과, 상기 반도체 기판(300)과 게이트 산화막(304)의 인터페이스에 H2 또는 D2 패시베이션막이 형성되어, PECVD 공정으로 반도체 기판(300) 상부에 티타늄을 증착하여 실리사이드막을 형성하는 과정에서 유발된 게이트 산화막(304)의 디펙이 치유되어 게이트 산화막(304)의 신뢰성이 향상된다.
이어서, 제210단계에서는 챔버내 존재하는 플라즈마 레지듀(residue)등의 파티클을 제거하고, 제212단계에서는 상기 티타늄실리사이드를 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여, NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시한다. 그리고, 제214단계에서는 챔버내 잔류하는 상기 NH3 또는 N2/H2 잔류가스 및 플라즈마등의 파티클을 제거한다.
한편, 도 4b를 참조하면, 상기 반도체 기판(300)과 게이트 산화막(302) 사이의 인터페이스면(참조부호 A)에 H2 또는 D2에 의한 패시베이션막이 형성되어 있는 상기 결과물의 상부에 BPSG등의 층간절연막(318)을 형성한다. 그리고 나서, 상기 층간절연막(318)에 통상의 포토리소그라피 공정을 실시하여 상기 게이트 영역 및 불순물 확산영역의 표면을 노출시키는 콘택홀을 형성한다. 그리고 나서, 상기 콘택홀이 형성되어 있는 반도체 기판(300) 상부에 도전막을 증착한 뒤, 패터닝하여 후속의 공정을 통해 형성되어질 배선층(도시되지 않음)과 상기 게이트 영역(310) 및 불순물 확산영역(312)을 전기적으로 연결시키는 콘택 플러그(320)를 형성하게 된다. 이때, 상기 콘택 플러그는 텅스텐으로 형성할 수 있다.
상기한 본 발명의 제1실시예에 따른 베리어 메탈 제조 공정을 일괄적으로 나타내면, ① TiCl4, Ar 및 H2 가스를 웨이퍼가 로딩되어 있는 챔버 내부로 가스 인젝터부를 통해 주입하여 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈로서 기능하는 티타늄실리사이드막을 형성하는 단계, ② 소정 두께의 티타늄실리사이드막 형성 후, 상기 TiCl4 가스 주입을 차단하는 단계, ③ 상기 게이트 영역 및 불순물 확산영역 상부에 상기 티타늄실리사이드막을 형성과정에서 손상된 게이트 산화막의 디펙을 치유하여 안정된 콘택 저항을 확보할 수 있도록, 상기 티타늄실리사이드막이 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계, ④ 상기 티타늄실리사이드를 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여, NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시하는 단계로 이루어져 있다.
이때, 상기 ① 과정에 있어서 상기 TiCl4 가스는 안정화를 위하여 MFC를 통해 배기라인으로 바이패스시킨 후, 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 과정으로 구분되어 챔버 내부로 주입된다.
이처럼, 상기 제1실시예에서는 게이트 영역과 불순물 확산영역 상부에 베리어 메탈로서 티타늄실리사이드막을 형성한 후에 H2 또는 D2 플라즈마를 이용한 패시베이션 공정을 실시한다. 그 결과, 상기 티타늄실리사이드막을 형성하는 과정에서 유발된 문제점, 즉 반도체 기판과 게이트 산화막의 경계면에서 실리콘 격자의 미스매치(mismatch)등의 디스로케이션(dislocation)에 의한 게이트 산화막의 디펙이 치유되어 게이트 산화막의 신뢰성이 향상되는 효과를 얻을 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 디바이스의 제조 공정 플로우를 나타내며, 도 6a 및 도 6b는 상기 공정 플로우에 따라 제조되는 반도체 디바이스의 단면구조를 나타낸다.
먼저, 도 6a를 참조하면, 피형(또는 엔형)의 반도체 기판(500)에 소자분리막(502)을 형성하여 셀 트랜지스터가 형성되어질 액티브 영역과 상기 셀 트랜지스터를 전기적으로 분리시키는 필드 영역으로 구분한다. 이때, 상기 반도체 기판(500)은 실리콘(Si), 게르마늄(Ge) 또는 갈륨아사나이드(GaAs)로 이루어진 기판일 수 있다. 이어서, 상기 반도체 기판(500) 중의 액티브 영역 상부에 게이트 산화막(504), 폴리실리콘막(506) 및 측벽 스페이서(508)로 이루어진 게이트 영역(510)을 형성한다. 그리고 나서, 상기 게이트 영역(510)을 제외한 액티브 영역 하부로 엔형(또는 피형)의 불순물을 이온주입하여 소오스 및 드레인으로 기능하는 불순물 확산영역(512)을 형성한 뒤, 상기 게이트 영역(510) 및 불순물 확산영역(512) 상부에 Ar 및 H2 플라즈마 에너지를 이용하여 베리어 메탈로서 기능하는 티타늄실리사이드막(514)을 형성한다. 실리사이드는 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등을 이용하여 형성할 수 있으며, 예컨대 상기 티타늄실리사이드막(514)의 형성과정은 하기와 같다.
즉, 도 5의 제400단계에서, TiCl4 가스는 안정화를 위하여 MFC를 통해 배기라인으로 바이패스시키고, Ar 및 H2 가스는 웨이퍼가 로딩되어 있는 챔버 내부로 가스 인젝터부를 통해 주입한다. 그리고, 제402단계에서는 상기 TiCl4 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키고, 제404단계에서는 상기 챔버 내부로 주입된 Ar 및 H2 가스에 대해 플라즈마를 형성하고, 이처럼 형성된 Ar 및 H2 플라즈마를 이용하여 상기 TiCl4 가스를 분해시켜 반도체 기판 상부에 TiSi2를 형성한다. 제406단계에서는 적정 두께의 티타늄실리사이드막 증착을 완료한 후, 챔버 내부로의 TiCl4 가스 주입을 차단한다. 이어서, 제408단계에서는 상기 티타늄실리사이드를 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시한다. 그리고, 제410단계에서는 챔버내 존재하는 플라즈마 레지듀등의 파티클을 제거한다.
제412단계는 상기 반도체 기판(500)과 인터페이싱하고 있는 게이트 산화막(504)의 신뢰성을 향상시키기 위하여, 본 발명의 제2실시예에 따른 핵심공정으로서, 상기 티타늄실리사이드막(514)이 형성되어 있는 상기 반도체 기판(500) 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정(도 6a의 참조부호 516)을 실시한다. 그 결과, 상기 반도체 기판(500)과 게이트 산화막(504)의 인터페이스에 H2 또는 D2 패시베이션막이 형성되어, 상기 베리어 메탈로서 기능하는 티타늄실리사이드막을 형성하기 위한 PECVD 공정시 발생되는 플라즈마로 인해 유발된 게이트 산화막의 디펙이 치유되어 게이트 산화막(304)의 신뢰성이 향상된다.
이어서, 제414단계에서는 챔버내 잔류하는 Ar/H2 또는 Ar/D2 가스 및 플라즈마 레지듀등의 파티클을 제거하게 된다.
한편, 도 6b를 참조하면, 상기 반도체 기판(500)과 게이트 산화막(504) 사이의 인터페이스면(참조부호 B)에 H2 또는 D2에 의한 패시베이션막이 형성되어 있는 상기 결과물의 상부에 BPSG등의 층간절연막(518)을 형성한다. 그리고 나서, 상기 층간절연막(518)에 통상의 포토리소그라피 공정을 실시하여 상기 게이트 영역(510) 및 불순물 확산영역(512)의 표면을 노출시키는 콘택홀을 형성한다. 그리고 나서, 상기 콘택홀이 형성되어 있는 반도체 기판(500) 상부에 도전막을 증착한 뒤, 패터닝하여 후속의 공정을 통해 형성되어질 배선층(도시되지 않음)과 상기 게이트 영역(510) 및 불순물 확산영역(512)을 전기적으로 연결시키는 콘택 플러그(520)를 형성하게 된다. 이때, 상기 콘택 플러그는 텅스텐으로 형성할 수 있다.
상기한 본 발명의 제2실시예에 따른 베리어 메탈 제조 공정을 일괄적으로 나타내면, ① TiCl4, Ar 및 H2 가스를 웨이퍼가 로딩되어 있는 챔버 내부로 가스 인젝터부를 통해 주입하여 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈로서 기능하는 티타늄실리사이드막을 형성하는 단계, ② 소정 두께의 티타늄실리사이드막을 형성한 후, 챔버 내부로의 상기 TiCl4 가스 주입을 차단하는 단계, ③ 상기 티타늄실리사이드막을 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시하는 단계, ④ 상기 게이트 영역 및 불순물 확산영역 상부에 상기 티타늄실리사이드막을 형성과정에서 손상된 게이트 산화막의 디펙을 치유하여 안정된 콘택 저항을 확보할 수 있도록, 상기 티타늄실리사이드막이 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계로 이루어져 있다.
이때, 상기 ① 과정에 있어서, 상기 TiCl4 가스는 안정화를 위하여 MFC를 통해 배기라인으로 바이패스시킨 후, 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 과정으로 구분되어 챔버 내부로 주입된다.
이처럼, 상기 제2실시예에서는 반도체 기판 상부에 베리어 메탈로서 기능하는 티타늄실리사이드를 형성하고, 상기 티타늄실리사이드를 형성하는 과정에서 TiCl4로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위한 질화화 공정을 실시한 후에 H2 또는 D2 플라즈마를 이용한 패시베이션 공정을 실시한다. 그 결과, 상기 티타늄실리사이드막을 형성하기 위한 PECVD 공정으로 인해 유발된 문제점, 즉 반도체 기판과 게이트 산화막의 경계면에서 실리콘 격자의 미스매치(mismatch)등의 디스로케이션(dislocation)에 의한 게이트 산화막의 디펙이 치유되어 게이트 산화막의 신뢰성이 향상된다.
이와 같이, 게이트 영역 또는 불순물 확산영역에 연결되는 콘택 플러그를 형성함에 있어서 안정적인 저항 확보를 위하여 통상적으로 베리어 메탈층을 형성하게 된다. 그러나, 반도체 디바이스의 디자인 룰이 100nm 이하로 감소되면서 캐패시턴 스 특성 확보의 한계와 게이트 산화막과 연계된 디바이스 신뢰성 항목의 불안정성이 대두되어 이러한 문제점을 해소하기 위한 공정이 수반된다. 종래에는 실리콘으로 이루어진 반도체 기판과 게이트 산화막과의 경계면에서 실리콘 격자의 미스매치(mismatch)등의 디스로케이션(dislocation)에 의한 이러한 게이트 산화막의 불량을 억제하기 위하여 후속의 금속 공정 이후에 H2 얼로이 공정 또는 D2 어닐링 공정을 실시하였다. 그러나, 금속 공정 이후에 실시되는 H2 얼로이 공정 또는 D2 어닐링 공정으로 인해 게이트 산화막의 신뢰성을 다소 향상시킬 수 있는 효과는 거둘 수 있었으나, 반도체 디바이스의 디자인 룰이 100nm 이하로 축소됨에 따라 액티브 영역의 면적 또한 줄어들게 되고, STI 구조의 필드 영역의 면적이 좁아지면서 실리콘에 가해지는 스트레스가 증가되고 게이트 산화막의 두께가 감소됨에 따라 게이트 산화막의 신뢰성 불량은 여전히 해소하여야 할 과제로 남아있으며, 특히, PECVD Ti 증착시 또는 금속 콘택 식각 및 에싱 공정등의 플라즈마 공정에 의해 민감해 지면서 이러한 금속 공정 이후의 H2 얼로이 공정 또는 D2 어닐링 공정의 한계성이 있었다.
그러나, 본 발명에서는 후속의 금속 공정을 실시하기 이전에, 베리어 메탈로서 기능하는 티타늄실리사이드막을 형성한 후, 또는 상기 베리어 메탈이 형성되어 있는 상태 또는 상기 베리어 메탈을 형성하는 과정에서 야기된 불순물 제거를 위한 질화화(nitridation) 공정을 실시한 후에 H2 또는 D2 플라즈마를 이용한 패시베이션 공정을 실시한다. 그 결과, 반도체 기판과 게이트 산화막과의 경계면에 수소 또는 중수소 패시베이션막이 형성되는데, 이러한 패시베이션막으로 인해 100nm 이하의 디자인 룰을 가지는 반도체 디바이스에 대해서도 게이트 산화막의 열화가 억제되어 전체 반도체 디바이스의 신뢰성을 향상시킬 수 있게 된다.
상기한 바와 같이 본 발명에 의하면, 게이트 영역 또는 불순물 확산영역에 연결되는 콘택 플러그의 안정적인 저항 확보를 위하여 상기 게이트 영역 또는 불순물 확산영역 상부에 베리어 메탈을 형성한 뒤, 상기 베리어 메탈이 형성되어 있는 상태 또는 질화화 공정을 실시한 상태에서 H2 또는 D2 플라즈마를 이용한 패이베이션 공정을 실시한다. 그 결과, 반도체 기판과 게이트 산화막과의 경계면에 H2 또는 D2 패시베이션막이 형성되어 게이트 산화막의 열화가 억제됨으로써 100nm 이하의 디자인 룰을 가지는 고집적 반도체 디바이스에 대해서도 게이트 산화막의 신뢰성을 향상시킬 수 있게 되어, 전체 반도체 디바이스의 신뢰성 및 생산성을 향상시킬 수 있게 된다.

Claims (36)

  1. 반도체 디바이스의 제조방법에 있어서:
    반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계와;
    상기 베리어 메탈을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 신뢰성을 향상시키기 위하여, 상기 반도체 기판과 게이트 산화막의 인터페이스에 패시베이션막을 형성하는 단계와;
    상기 베리어 메탈을 형성하기 위한 플라즈마 공정으로 인해 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화(nitridation) 공정을 실시하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  2. 제 1항에 있어서, 상기 베리어 메탈은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 제 1항에 있어서, 상기 반도체 기판과 게이트 산화막의 인터페이스에 형성되는 패시베이션막은 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정을 실시함으로써 형성된 H2 또는 D2 패시베이션막임을 특징으로 하는 반도체 디바이스의 제조방법.
  4. 제 1항에 있어서, 상기 질화화 공정은 NH3 또는 N2/H2로 이루어진 플라즈마를 이용하여 실시함을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제 1항에 있어서, 상기 베리어 메탈 형성단계는;
    상기 베리어 메탈을 형성시키기 위한 공정 가스를 챔버 내부로 주입하는 단계와,
    플라즈마 에너지를 이용하여 상기 챔버 내부로 주입된 상기 공정 가스를 분해시킴으로써, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 제 5항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스를 챔버 내부로 주입하는 단계는;
    상기 공정 가스를 안정화시키기 위하여 가스 유량 제어장치를 통해 배기라인으로 바이패스시키는 단계와;
    상기 공정 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 제 6항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스는 사염화 티타늄(TiCl4)임을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 제 7항에 있어서, 상기 공정 가스를 분해시키는 플라즈마 에너지는 Ar 및 H2 가스에 의해 형성된 플라즈마 에너지임을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 반도체 디바이스의 제조방법에 있어서:
    반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 안정된 콘택 저항을 확보하기 위한 베리어 메탈로서 실리사이드막을 형성하는 단계와;
    상기 실리사이드막을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 신뢰성을 향상시키기 위하여, 상기 실리사이드막이 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계와;
    상기 실리사이드를 형성하는 과정에서 발생되어 상기 반도체 기판 내에 존재하는 불순물을 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화(nitridation) 공정을 실시하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제 9항에 있어서, 상기 실리사이드막은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스의 제조방법.
  11. 제 9항에 있어서, 상기 베리어 메탈 형성단계는;
    상기 베리어 메탈을 형성시키기 위한 공정 가스를 챔버 내부로 주입하는 단계와,
    플라즈마 에너지를 이용하여 상기 챔버 내부로 주입된 상기 공정 가스를 분해시킴으로써, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  12. 제 11항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스를 챔버 내부로 주입하는 단계는;
    상기 공정 가스를 안정화시키기 위하여 가스 유량 제어장치를 통해 배기라인으로 바이패스시키는 단계와,
    상기 공정 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  13. 제 12항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스는 사염화 티타늄(TiCl4)임을 특징으로 하는 반도체 디바이스의 제조방법.
  14. 제 13항에 있어서, 상기 공정 가스를 분해시키는 플라즈마 에너지는 Ar 및 H2 가스에 의해 형성된 플라즈마 에너지임을 특징으로 하는 반도체 디바이스의 제조방법.
  15. 반도체 디바이스의 제조방법에 있어서:
    게이트 영역 및 불순물 확산영역이 형성되어 있는 반도체 기판이 로딩되어 있는 챔버 내부에 TiCl4, Ar 및 H2 가스를 주입하는 단계와;
    상기 Ar 및 H2 가스에 대해 플라즈마를 형성하는 단계와;
    상기 Ar 및 H2 플라즈마 에너지를 이용하여 상기 TiCl4 가스를 분해시켜 상기 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 TiSi2를 형성하는 단계와;
    상기 TiSi2를 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 게이트 산화막의 신뢰성을 향상시키기 위하여, 상기 TiSi2가 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2의 혼합가스로 이루어진 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계와;
    상기 TiSi2를 형성하는 과정에서 TiCl4 가스로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화 공정을 실시하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  16. 반도체 디바이스의 제조방법에 있어서:
    반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계와;
    상기 베리어 메탈을 형성하기 위한 플라즈마 공정시 발생되어 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화(nitridation) 공정을 실시하는 단계와;
    상기 베리어 메탈을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 게이트 산화막의 신뢰성을 향상시키기 위하여, 상기 반도체 기판과 게이트 산화막의 인터페이스에 패시베이션막을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  17. 제 16항에 있어서, 상기 베리어 메탈은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스의 제조방법.
  18. 제 16항에 있어서, 상기 반도체 기판과 게이트 산화막의 인터페이스에 형성되는 패시베이션막은 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 혼합가스를 이용한 플라즈마 공정을 실시함으로써 형성된 H2 또는 D2 패시베이션막임을 특징으로 하는 반도체 디바이스의 제조방법.
  19. 제 16항에 있어서, 상기 질화화 공정은 NH3 또는 N2/H2로 이루어진 플라즈마를 이용하여 실시함을 특징으로 하는 반도체 디바이스의 제조방법.
  20. 제 16항에 있어서, 상기 베리어 메탈 형성단계는;
    상기 베리어 메탈을 형성시키기 위한 공정 가스를 챔버 내부로 주입하는 단계와,
    플라즈마 에너지를 이용하여 상기 챔버 내부로 주입된 상기 공정 가스를 분해시킴으로써, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  21. 제 20항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스를 챔버 내부로 주입하는 단계는;
    상기 공정 가스를 안정화시키기 위하여 가스 유량 제어장치를 통해 배기라인으로 바이패스시키는 단계와,
    상기 공정 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  22. 제 21항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스는 사염화 티타늄(TiCl4)임을 특징으로 하는 반도체 디바이스의 제조방법.
  23. 제 22항에 있어서, 상기 공정 가스를 분해시키는 플라즈마 에너지는 Ar 및 H2 가스에 의해 형성된 플라즈마 에너지임을 특징으로 하는 반도체 디바이스의 제조방법.
  24. 반도체 디바이스의 제조방법에 있어서:
    반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 안정된 콘택 저항을 확보하기 위한 베리어 메탈로서 실리사이드막을 형성하는 단계와;
    상기 실리사이드막을 형성하는 과정에서 발생되어 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화(nitridation) 공정을 실시하는 단계와;
    상기 실리사이드막을 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 게이트 산화막의 신뢰성을 향상시키기 위하여, 상기 실리사이드막이 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  25. 제 24항에 있어서, 상기 실리사이드막은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스의 제조방법.
  26. 제 24항에 있어서, 상기 베리어 메탈 형성단계는;
    상기 베리어 메탈을 형성시키기 위한 공정 가스를 챔버 내부로 주입하는 단계와,
    플라즈마 에너지를 이용하여 상기 챔버 내부로 주입된 상기 공정 가스를 분해시킴으로써, 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 베리어 메탈을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  27. 제 26항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스를 챔버 내부로 주입하는 단계는;
    상기 공정 가스를 안정화시키기 위하여 가스 유량 제어장치를 통해 배기라인으로 바이패스시키는 단계와;
    상기 공정 가스를 프리플로우(pre-flow)시켜 챔버 내부에 확산시키는 단계로 이루어짐을 특징으로 하는 반도체 디바이스의 제조방법.
  28. 제 27항에 있어서, 상기 베리어 메탈을 형성하기 위한 공정 가스는 사염화 티타늄(TiCl4)임을 특징으로 하는 반도체 디바이스의 제조방법.
  29. 제 28항에 있어서, 상기 공정 가스를 분해시키는 플라즈마 에너지는 Ar 및 H2 가스에 의해 형성된 플라즈마 에너지임을 특징으로 하는 반도체 디바이스의 제조방법.
  30. 반도체 디바이스의 제조방법에 있어서:
    게이트 영역 및 불순물 확산영역이 형성되어 있는 반도체 기판이 로딩되어 있는 챔버 내부에 TiCl4, Ar 및 H2 가스를 주입하는 단계와;
    상기 Ar 및 H2 가스에 대해 플라즈마를 형성하는 단계와;
    상기 Ar 및 H2 플라즈마 에너지를 이용하여 상기 TiCl4 가스를 분해시켜 상기 반도체 기판의 게이트 영역 및 불순물 확산영역 상부에 TiSi2를 형성하는 단계와;
    상기 TiSi2를 형성하는 과정에서 TiCl4 가스로부터 분리되어 반도체 기판 내에 존재하는 Cl를 제거하기 위하여 NH3 또는 N2/H2 플라즈마를 이용한 질화화 공정을 실시하는 단계와;
    상기 TiSi2를 형성하는 과정에서 발생되는 플라즈마로 인해 손상된 게이트 산화막의 디펙을 치유하여 게이트 산화막의 신뢰성을 향상시키기 위하여, 상기 TiSi2가 형성되어 있는 상기 반도체 기판 상부에 Ar/H2 또는 Ar/D2의 혼합가스로 이루어진 플라즈마 공정을 실시하여 상기 반도체 기판과 게이트 산화막의 인터페이스에 H2 또는 D2 패시베이션막을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조방법.
  31. 반도체 디바이스에 있어서:
    반도체 기판의 액티브 영역상에 형성되어 있는 게이트 영역 및 소오스/드레인으로서 기능하는 불순물 확산영역과;
    상기 게이트 영역 및 불순물 확산영역 상부에 형성되어 있는 실리사이드막으로 이루어진 베리어 메탈과;
    상기 베리어 메탈이 형성되어 있는 상태에서 형성되며, 상기 게이트 영역중 상기 반도체 기판과 직접 접촉하고 있는 게이트 산화막과 상기 반도체 기판의 경계면에 형성되어 있는 패시베이션막을 포함함을 특징으로 하는 반도체 디바이스.
  32. 제 31항에 있어서, 상기 실리사이드막은 티타늄(Ti), 몰리브덴(Mo), 텅스텐 (W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스.
  33. 제 31항에 있어서, 상기 패시베이션막은 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 플라즈마 공정을 실시하여 형성된 H2 또는 D2 패시베이션막임을 특징으로 하는 반도체 디바이스.
  34. 반도체 디바이스에 있어서:
    반도체 기판의 액티브 영역상에 형성되어 있는 게이트 영역 및 소오스/드레인으로서 기능하는 불순물 확산영역과;
    상기 게이트 영역 및 불순물 확산영역 상부에 형성되어 있는 실리사이드막으로 이루어진 베리어 메탈과;
    상기 실리사이드막을 형성하는 과정에서 발생되어 반도체 기판 내부로 침투된 불순물을 제거하기 위한 질화화 공정을 완료한 후에 형성되며, 상기 게이트 영역중 상기 반도체 기판과 직접 접촉하고 있는 게이트 산화막과 상기 반도체 기판의 경계면에 형성되어 있는 패시베이션막을 포함함을 특징으로 하는 반도체 디바이스.
  35. 제 34항에 있어서, 상기 실리사이드막은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni)등으로 이루어진 실리사이드막임을 특징으로 하는 반도체 디바이스.
  36. 제 34항에 있어서, 상기 패시베이션막은 반도체 기판 상부에 Ar/H2 또는 Ar/D2로 이루어진 플라즈마 공정을 실시하여 형성된 H2 또는 D2 패시베이션막임을 특징으로 하는 반도체 디바이스.
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