CN101866850A - 自对准硅化物区域阻挡膜的结构及其制程方法 - Google Patents

自对准硅化物区域阻挡膜的结构及其制程方法 Download PDF

Info

Publication number
CN101866850A
CN101866850A CN200910082350A CN200910082350A CN101866850A CN 101866850 A CN101866850 A CN 101866850A CN 200910082350 A CN200910082350 A CN 200910082350A CN 200910082350 A CN200910082350 A CN 200910082350A CN 101866850 A CN101866850 A CN 101866850A
Authority
CN
China
Prior art keywords
film
dusts
sro
thickness
sro film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910082350A
Other languages
English (en)
Other versions
CN101866850B (zh
Inventor
李敏
吴永玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN200910082350.6A priority Critical patent/CN101866850B/zh
Publication of CN101866850A publication Critical patent/CN101866850A/zh
Application granted granted Critical
Publication of CN101866850B publication Critical patent/CN101866850B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种自对准硅化物区域阻挡膜的结构及其制程方法，该制程方法应用于覆盖非自对准金属硅化物器件的制程中，将富硅氧化物SRO膜沉积于有源区、多晶硅栅极以及隔离区之上，所述沉积厚度在50埃至150埃之间；在所述SRO膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；以图案化的光阻胶为掩膜，刻蚀所述SRO膜。该结构包括厚度在50埃至150埃之间的SRO膜。本发明还公开了一种自对准硅化物区域阻挡膜的结构及其制程方法。采用该结构及其制程方法能够有效解决刻蚀自对准硅化物区域阻挡膜时出现的STI loss、过刻蚀半导体衬底以及损伤侧壁层的问题。

Description

自对准硅化物区域阻挡膜的结构及其制程方法
技术领域
本发明涉及半导体制程技术领域，特别涉及一种自对准硅化物区域阻挡膜的结构及其制程方法。
背景技术
目前，随着半导体器件的发展，如金属氧化物半导体场效应晶体管(MOSFET)的发展，自对准金属硅化物如自对准镍化硅、钛化硅方法被引进来，用于产生硅化物，能够很好地与露出的源、漏以及多晶硅栅的硅(Si)对准。这是因为金属Ni或者Ti可以与硅反应，但是不会与硅氧化物如二氧化硅(SiO2)、硅氮化物如氮化硅(Si3N4)或者是硅氮氧化物(SiON)反应。因此Ni或者Ti仅仅会寻找到硅的部分进行反应，而对于由硅氧化物如二氧化硅(SiO2)、硅氮化物如氮化硅(Si3N4)或者是硅氮氧化物(SiON)所覆盖的部分，不会进行反应，就好比Ni或者Ti会自行对准硅的部分。
自对准金属硅化物方法(salicide)如自对准镍化硅方法是一种相当简单方便的接触金属化程序，但是在半导体器件的制作过程中，有一些器件需要salicide过程，而有些器件需要非自对准金属硅化物(non-salicide)过程，对于需要non-salicide过程的器件，就要利用上述salicide的特性，用不会与金属如Ni反应的材料把需要non-salicide的器件覆盖起来。这种用于覆盖non-salicide器件的材料就称为自对准硅化物区域阻挡膜(Silicide Area Block，SAB)。
在现有的技术中，SAB膜采用的材料是富硅氧化物(silicon rich oxide，SRO)或者包括SiO2、SiON和SiO2层的ONO结构等等。其中，SRO膜的硅含量比常规氧化硅膜大，SRO的制备与常规氧化硅大致相同，都可以通过等离子体化学气相沉积方法，采用单硅烷(SiH4)、氧气(O2)和稀有气体如氩(Ar)的气体混合物作为制备气体。其中，SiH4和O2的比率设置成高于形成常规氧化硅的所用比率。另外，可以使用另一种硅烷气体如二硅烷(Si2H6)气体和四乙氧基硅烷(TEOS)气体取代单硅烷气体。也可以使用含氧气体如一氧化二氮(N2O)气体或者臭氧(O3)取代氧气。
结合图1a至图1e所示的现有技术中设有SAB膜的半导体器件的剖面示意图，详细说明现有技术中设有SAB膜的半导体器件的制作方法。该方法包括以下步骤：
步骤11、如图1a所示，提供一半导体衬底10，在该半导体衬底上形成半导体器件的有源区和隔离区。通过在半导体衬底10中注入杂质离子形成阱结构11，例如P-阱或者N-阱，来定义有源区。然后在有源区即P-阱和N-阱11之间制作浅沟槽隔离区12(STI)。浅沟槽隔离区12的上表面高度要高于半导体衬底10。在一个实施方案中，半导体衬底10可以为注入P型或N型杂质离子的硅衬底。
步骤12、如图1b所示，在有源区，即具有P-阱或者N-阱11的半导体衬底10上，顺序形成栅氧化层13和多晶硅栅极14。并且使用多晶硅栅极14作为掩膜在阱结构11中注入低浓度杂质离子，从而形成浅掺杂区(LDD)15。
步骤13、如图1c所示，在多晶硅栅极14的两侧形成侧壁层(spacer)16。在具体实施方案中，spacer可包含例如由氮化物材料制成的氮化硅膜或者氧化硅膜。
步骤14、如图1d所示，以多晶硅栅极14和侧壁层16为掩膜，在半导体衬底10中形成源漏区17。
步骤15、在上述所得结构上利用化学气相沉积的方法(CVD)形成一层SAB膜(未显示)，该SAB膜覆盖有源区、多晶硅栅极14以及隔离区。然后进行高温退火处理。
步骤16、根据器件性能需要在有源区的不同位置形成SAB图案。
该图案的形成可以通过在SAB膜上涂布光阻胶(未显示)，然后曝光显影上述光阻胶，形成所需要的光阻胶图案，以该光阻胶图案为掩膜来实施刻蚀沉积的SAB膜的工艺，最终形成所需要的SAB膜图案18。本实施例中，SAB膜图案18覆盖多晶硅栅极14上表面的一部分和半导体衬底10上表面的一部分，如图1e所示。
由于通常SAB膜的厚度比较厚，一般在350埃，需要先用干法等离子体刻蚀，去除大部分厚度的SAB膜，然后用氢氟酸(HF)彻底去除剩余SAB膜，以及SAB膜下面的栅氧化层13(厚度一般在10埃至20埃)。
步骤17、实施硅化物工艺(silicide process)，由于在spacer和SAB膜阻挡的地方，沉积的金属如Ni不会与之发生反应，所以只会在露出的多晶硅栅极14的表面、掺杂的半导体衬底10表面，Si与金属如Ni反应形成硅化物层，在具体实施例中，为镍化硅(NiSi)。
此外，可以在所得结构上形成层间介质层(ILD)，还可以在ILD上形成接触孔(CT)，以及实施后续工艺，从而制作形成半导体器件。
上述步骤中，步骤15和步骤16是SAB膜的具体制作过程。值得注意的是，在步骤15利用CVD方法形成SAB膜的过程中，由于CVD方法自身的缺陷，会在晶片的单线(Iso)和密线(Dense)处，沉积不同厚度的SAB膜，例如要沉积350埃厚度的SAB膜，则Iso处沉积的SAB膜厚度为350埃，但是Dense处的SAB膜厚度只有150埃。从单线处到密线处，栅极与栅极之间的间距是逐渐减小的。那么在步骤16形成SAB图案时，需要干法刻蚀大部分SAB膜，然后再用HF进行湿法刻蚀，由于干法刻蚀的厚度在晶片的Iso和Dense处都是相同的，而且HF在晶片的Iso和Dense处在相同浓度的情况下，所用的剂量是相同的，所以会导致如果恰好完全刻蚀去除Iso处的SAB膜时，则Dense处的SAB膜在刻蚀终止之前就已被刻蚀完全，然后继续刻蚀半导体衬底10以及STI区域的氧化硅，导致Dense处的半导体衬底10出现过刻蚀，并且HF酸刻蚀氧化硅的速度比半导体衬底要快，进一步导致了STI的高度也被严重削减(STI loss)，即STI的上表面高度会低于半导体衬底10。这样在后续的步骤17中实施silicide process时，NiSi会在衬底高于STI的边缘区形成，也就是通常可以观察到的U型NiSi。
另一方面，在步骤15利用CVD方法形成SAB膜的过程中，SAB膜在多晶硅栅极14的上表面、侧壁及半导体衬底10上表面生长的厚度都有一定的差别，这个差别即台阶覆盖(Step coverage)，一般来说多晶硅栅极14的上表面沉积的SAB膜会比较厚，多晶硅栅极14的侧壁沉积的SAB膜最薄，如果要形成如图1e所示的结构，即将多晶硅栅极14上表面的一部分、多晶硅栅极14的侧壁和半导体衬底10上表面的一部分露出来，则多晶硅栅极14的侧壁一般都会overetch，从而损伤到spacer16，这也是一个好的器件所不希望看到的，而且这种缺陷在dense处会更加严重。
综上所述，由于晶片的Iso和Dense处在CVD方法沉积SAB膜时就形成了厚度不均的缺陷，则最终导致在晶片的Dense处出现严重的STI loss和U型NiSi，以及CVD方法在沉积时形成的台阶覆盖，都会严重影响器件的性能。
发明内容
有鉴于此，本发明的主要目的在于提供一种自对准硅化物区域阻挡膜的结构及其制程方法，该方法能够有效解决刻蚀自对准硅化物区域阻挡膜时出现的STI loss、过刻蚀半导体衬底以及损伤侧壁层的问题。
为达到上述目的，本发明的技术方案具体是这样实现的：
本发明公开了一种自对准硅化物区域阻挡膜SAB的制程方法，应用于覆盖非自对准金属硅化物器件的制程中，该方法包括：
将富硅氧化物SRO膜沉积于有源区、多晶硅栅极以及隔离区之上，所述沉积厚度在50埃至150埃之间；
在所述SRO膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
以图案化的光阻胶为掩膜，刻蚀所述SRO膜。
所述SRO膜的厚度为50埃、75埃、100埃、125埃。
采用氢氟酸湿法刻蚀所述SRO膜。
本发明公开了一种自对准硅化物区域阻挡膜结构，所述结构包括厚度在50埃至150埃之间的SRO膜。
所述SRO膜的厚度为50埃、75埃、100埃、125埃。
本发明还公开了一种自对准硅化物区域阻挡膜的制程方法，应用于覆盖非自对准金属硅化物器件的制程中，该方法包括：
将SRO膜沉积于有源区、多晶硅栅极以及隔离区之上；
在所述SRO膜上沉积Al2O3膜；
在所述Al2O3膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
以图案化的光阻胶为掩膜，依次刻蚀所述Al2O3膜和SRO膜。
在刻蚀Al2O3膜之后、刻蚀SRO膜之前进一步包括去除图案化的光阻胶的步骤。
采用盐酸湿法刻蚀Al2O3膜。
采用原子层沉积方法形成所述Al2O3膜。
本发明还公开了一种自对准硅化物区域阻挡膜结构，所述结构包括SRO膜和沉积于所述SRO膜上的Al2O3膜。
所述SRO膜的厚度在50埃至150埃之间。
所述SRO膜的厚度为50埃、75埃、100埃、125埃。
所述Al2O3膜的厚度小于等于50埃。
所述Al2O3膜的厚度为10埃、20、30埃、40埃、50埃。
由上述的技术方案可见，本发明采用较薄的SRO膜在沉积时就可以减少Iso和Dense处的厚度不均，在刻蚀时防止出现严重的STI loss和过刻蚀半导体衬底。而且较薄的SRO膜也可以减少在多晶硅栅极的上表面、侧壁及半导体衬底上表面生长的厚度差别，防止在刻蚀SRO膜时，由于多晶硅栅极的侧壁SRO膜沉积厚度最薄，导致刻蚀损伤到侧壁层。
附图说明
图1a至图1e为现有技术设有SAB膜的半导体器件的剖面示意图。
图2a至图2e为本发明设有SAB膜的半导体器件的剖面示意图。
图3为本发明SAB膜的具体制程的流程示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明采用较薄的SRO膜来制作SAB膜，或者采用较薄的SRO膜和沉积其上的Al2O3相结合来制作SAB膜，并由湿法刻蚀去除SAB膜。
较薄的SRO膜在沉积时就可以减少Iso和Dense处的厚度不均，在刻蚀时防止出现严重的STI loss和过刻蚀半导体衬底。而且较薄的SRO膜也可以减少在多晶硅栅极的上表面、侧壁及半导体衬底上表面生长的厚度差别，防止在刻蚀SRO膜时，由于多晶硅栅极的侧壁SRO膜沉积厚度最薄，导致刻蚀损伤到侧壁层。进一步地，在CVD方法形成SAB膜之后要进行高温退火处理，由于SRO膜较薄，会导致有源区中注入的杂质离子扩散出来，影响器件的迁移率，最终影响器件性能，所以进一步采用Al2O3，沉积于SRO膜上的Al2O3，能够很好地保护有源区中的杂质离子。在刻蚀SAB膜形成图案时，先用盐酸(HCl)去除Al2O3，然后再用HF去除SRO膜。
本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
结合图2a至图2e所示的本发明中设有SAB膜的半导体器件的剖面示意图，详细说明本发明设有SAB膜的半导体器件的制作方法。该方法包括以下步骤：
步骤21、如图2a所示，提供一半导体衬底10，在该半导体衬底上形成半导体器件的有源区和隔离区。通过在半导体衬底10中注入杂质离子形成阱结构11，来定义有源区。然后在阱结构11之间制作STI 12。STI 12的上表面高度要高于半导体衬底10。
步骤22、如图2b所示，在半导体衬底10上，顺序形成栅氧化层13和多晶硅栅极14。并且使用多晶硅栅极14作为掩膜在阱结构11中形成浅掺杂区(LDD)15。
步骤23、如图2c所示，在多晶硅栅极14的两侧形成spacer16。
步骤24、如图2d所示，以多晶硅栅极14和spacer16为掩膜，在半导体衬底10中形成源漏区17。
步骤25、在上述所得结构上形成SAB膜(未显示)，该SAB膜覆盖有源区、多晶硅栅极14以及隔离区。然后进行高温退火处理。
步骤26、根据器件性能需要在有源区的不同位置形成SAB图案。
该图案的形成可以通过在SAB膜上涂布光阻胶(未显示)，然后曝光显影上述光阻胶，形成所需要的光阻胶图案，以该光阻胶图案为掩膜来实施刻蚀沉积的SAB膜的工艺，最终形成所需要的SAB膜图案18’。本实施例中，SAB膜图案18’覆盖多晶硅栅极14上表面的一部分和半导体衬底10上表面的一部分，如图2e所示。
本发明中SAB膜包括SRO膜21和沉积于SRO膜上的Al2O3膜22。由于本发明中沉积的SAB膜的厚度比较薄，所以在形成SAB膜图案18’时不需要用干法刻蚀，用湿法刻蚀就可以彻底去除没有光阻胶覆盖的SAB膜，以及SAB膜下面薄的栅氧化层13。
步骤27、实施硅化物工艺，由于在spacer和SAB膜阻挡的地方，沉积的金属Ni不会与之发生反应，所以只会在露出的多晶硅栅极14的表面和掺杂的半导体衬底10表面，Si与金属Ni反应形成硅化物层NiSi。
此外，也可以如现有技术一样在所得结构上形成层间介质层(ILD)，还可以在ILD上形成接触孔(CT)，以及实施后续工艺，从而制作形成半导体器件。
下面对本发明的步骤25和步骤26进行详细说明。本发明SAB膜的具体制程的流程示意图如图3所示。
步骤301、沉积SAB膜，并进行高温退火处理。
该SAB膜为叠层结构，包括SRO膜21及沉积于SRO膜上的Al2O3膜22。本发明中，SRO膜21采用CVD方法沉积而成，厚度的取值范围在50埃至150埃之间是较佳的，优选为50埃、75埃、100埃、125埃，在具体实施例中所采用的SRO膜的厚度为50埃。Al2O3膜22沉积也采用CVD方法，优选为原子层沉积方法(Atomic Layer Deposition，ALD)，厚度的取值范围在0埃至50埃之间是较佳的，优选为10埃、20、30埃、40埃、50埃，在具体实施例中所采用的Al2O3膜的厚度为20埃。采用ALD方法形成的Al2O3膜22，有较好的台阶覆盖，也就是说在晶片的Iso和Dense处沉积的Al2O3膜22厚度大致是相同的。本发明中例如具有50埃厚度的SRO膜21是比较薄的，如果为了达到本发明有效减少STI loss、U型NiSi和刻蚀损伤侧壁层出现的缺陷，只采用SRO膜21作为SAB膜也是可行的，但是在沉积SAB膜之后要进行高温退火处理，如果只有一层较薄的SRO膜21，则无法阻挡半导体衬底10中的杂质离子扩散出来，所以为了保证器件的迁移率，使器件性能更优，则本发明作为SAB膜的优选实施例为SRO膜21及沉积于SRO膜上的Al2O3膜22。
步骤302、在SAB膜上涂布光阻胶，并对光阻胶进行曝光显影处理，形成所需要的光阻胶图案。
步骤303、以光阻胶图案为掩膜，湿法刻蚀SAB膜，形成所需要的SAB图案。
如果SAB膜结构只包括SRO膜，步骤302中，光阻胶涂布在SRO膜上，则HF将需要形成Silicide区域的SRO膜清洗掉，再去除图案化的光阻胶。
如果SAB膜结构包括SRO膜和沉积于其上的Al2O3膜，步骤302中，光阻胶涂布在Al2O3膜上，首先，利用HCl将没有光阻胶作掩膜的Al2O3膜清除掉，然后去除图案化的光阻胶，最后用HF将需要形成Silicide区域的SRO膜清洗掉。那么在后续的silicide process工艺中，就会在没有SAB膜阻挡的有源区及多晶硅栅极14的表面形成金属硅化物如NiSi。在上述过程中，如果先用HF将需要形成Silicide区域的SRO膜清洗掉，再去除光阻胶的话，由于此时有源区已经露出来，去除光阻胶的过程就会损伤有源区，所以本发明的优选实施例就是HF清洗SRO膜的步骤在去除光阻胶之后执行。
在步骤301中，如果沉积的SRO膜21厚度只有50埃，则比现有技术中的SRO膜厚度少了200埃，这是由于如果沉积SRO膜厚度为50埃，CVD方法仍然存在缺陷，则使晶片Iso处沉积的SRO膜厚度就为50埃，Dense处的SRO膜厚度大约为25埃，那么在湿法去除SRO膜时，HF在晶片的Iso和Dense处在相同浓度的情况下，所用的剂量是相同的，如果恰好完全刻蚀去除Iso处的SRO膜时，则Dense处刻蚀半导体衬底10的厚度为25埃，而且Dense处的STI loss也只有25埃。而现有技术中的SRO膜厚度比较大，为350埃，这样虽然Iso处沉积的SRO膜厚度为350埃，但是Dense处的SRO膜厚度只有150埃。那么干法刻蚀和湿法刻蚀相结合去刻蚀SRO膜都会在晶片的Iso和Dense处造成严重的不均匀，这是因为如果恰好完全刻蚀去除Iso处的SRO膜时，则Dense处刻蚀半导体衬底10的厚度已经达到200埃，而且Dense处的STI loss也达到了200埃。从上述比较明显可以看出，本发明采用较薄的SRO膜来降低CVD缺陷的有效性。
从另一个角度观察，如果沉积的SRO膜21厚度只有50埃，则SRO膜在多晶硅栅极14的上表面、侧壁及半导体衬底10上表面生长的厚度差别就会变得很小，这样刻蚀SRO膜的时候，形成如图2e所示的结构时，就不会损伤到spacer，影响器件的性能。
综上所述，本发明有两种SAB结构，一种为只包括SRO膜，另一种为包括SRO膜和沉积于其上的Al2O3膜。
如果采用第一种结构，则具体制程方法为：
步骤401、沉积厚度在50埃至150埃之间的SRO膜；
步骤402、在所述SRO膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
步骤403、以图案化的光阻胶为掩膜，刻蚀所述SRO膜。
如果采用第二种结构，则具体制程方法为：
步骤501、沉积SRO膜；
步骤502、在所述SRO膜上沉积Al2O3膜；
步骤503、在所述Al2O3膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
步骤504、以图案化的光阻胶为掩膜，依次刻蚀所述Al2O3膜和SRO膜。
以上所述，仅是本发明的较佳实施例而已，并不能用以限定本发明。而且以本发明具体数值延伸的更宽范围的厚度等，都落在本发明的保护范围内，本领域的技术人员显然可以在不脱离本发明的精神或范围内进行适当的修改和变化。

Claims (14)

1.一种自对准硅化物区域阻挡膜SAB的制程方法，应用于覆盖非自对准金属硅化物器件的制程中，该方法包括：
将富硅氧化物SRO膜沉积于有源区、多晶硅栅极以及隔离区之上，所述沉积厚度在50埃至150埃之间；
在所述SRO膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
以图案化的光阻胶为掩膜，刻蚀所述SRO膜。
2.如权利要求1所述的方法，其特征在于，所述SRO膜的厚度为50埃、75埃、100埃、125埃。
3.如权利要求1或2所述的方法，其特征在于，采用氢氟酸湿法刻蚀所述SRO膜。
4.一种自对准硅化物区域阻挡膜结构，所述结构包括厚度在50埃至150埃之间的SRO膜。
5.如权利要求4所述的结构，其特征在于，所述SRO膜的厚度为50埃、75埃、100埃、125埃。
6.一种自对准硅化物区域阻挡膜的制程方法，应用于覆盖非自对准金属硅化物器件的制程中，该方法包括：
将SRO膜沉积于有源区、多晶硅栅极以及隔离区之上；
在所述SRO膜上沉积Al2O3膜；
在所述Al2O3膜上涂布光阻胶，对所述光阻胶进行曝光显影，形成图案化的光阻胶；
以图案化的光阻胶为掩膜，依次刻蚀所述Al2O3膜和SRO膜。
7.如权利要求6所述的方法，其特征在于，在刻蚀Al2O3膜之后、刻蚀SRO膜之前进一步包括去除图案化的光阻胶的步骤。
8.如权利要求6或7所述的方法，其特征在于，采用盐酸湿法刻蚀Al2O3膜。
9.如权利要求6或7所述的方法，其特征在于，采用原子层沉积方法形成所述Al2O3膜。
10.一种自对准硅化物区域阻挡膜结构，所述结构包括SRO膜和沉积于所述SRO膜上的Al2O3膜。
11.如权利要求10所述的结构，其特征在于，所述SRO膜的厚度在50埃至150埃之间。
12.如权利要求10所述的结构，其特征在于，所述SRO膜的厚度为50埃、75埃、100埃、125埃。
13.如权利要求10所述的结构，其特征在于，所述Al2O3膜的厚度小于等于50埃。
14.如权利要求10所述的结构，其特征在于，所述Al2O3膜的厚度为10埃、20、30埃、40埃、50埃。
CN200910082350.6A 2009-04-14 2009-04-14 自对准硅化物区域阻挡膜的结构及其制程方法 Expired - Fee Related CN101866850B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910082350.6A CN101866850B (zh) 2009-04-14 2009-04-14 自对准硅化物区域阻挡膜的结构及其制程方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910082350.6A CN101866850B (zh) 2009-04-14 2009-04-14 自对准硅化物区域阻挡膜的结构及其制程方法

Publications (2)

Publication Number Publication Date
CN101866850A true CN101866850A (zh) 2010-10-20
CN101866850B CN101866850B (zh) 2014-10-22

Family

ID=42958500

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910082350.6A Expired - Fee Related CN101866850B (zh) 2009-04-14 2009-04-14 自对准硅化物区域阻挡膜的结构及其制程方法

Country Status (1)

Country Link
CN (1) CN101866850B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332401A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 Mos器件形成方法
CN102394219A (zh) * 2011-11-17 2012-03-28 上海华力微电子有限公司 一种自对准硅化物区域阻挡膜sab的处理方法
CN104538286A (zh) * 2015-01-05 2015-04-22 武汉新芯集成电路制造有限公司 降低以及调节薄膜表面能的方法
CN107403754A (zh) * 2016-05-18 2017-11-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050142779A1 (en) * 2003-12-30 2005-06-30 Samsung Electronics Co., Ltd Semiconductor device having MOS varactor and methods for fabricating the same
US20050215055A1 (en) * 2004-03-24 2005-09-29 Texas Instruments, Incorporated Semiconductor device having a fully silicided gate electrode and method of manufacture therefor
CN101373716A (zh) * 2007-08-21 2009-02-25 中芯国际集成电路制造(上海)有限公司 自对准硅化物膜制程及结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
CN100442459C (zh) * 2005-11-24 2008-12-10 上海华虹Nec电子有限公司 自对准硅化物阻挡层的制作工艺方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050142779A1 (en) * 2003-12-30 2005-06-30 Samsung Electronics Co., Ltd Semiconductor device having MOS varactor and methods for fabricating the same
US20050215055A1 (en) * 2004-03-24 2005-09-29 Texas Instruments, Incorporated Semiconductor device having a fully silicided gate electrode and method of manufacture therefor
CN101373716A (zh) * 2007-08-21 2009-02-25 中芯国际集成电路制造(上海)有限公司 自对准硅化物膜制程及结构

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332401A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 Mos器件形成方法
CN102332401B (zh) * 2011-07-28 2016-04-06 上海华虹宏力半导体制造有限公司 Mos器件形成方法
CN102394219A (zh) * 2011-11-17 2012-03-28 上海华力微电子有限公司 一种自对准硅化物区域阻挡膜sab的处理方法
CN104538286A (zh) * 2015-01-05 2015-04-22 武汉新芯集成电路制造有限公司 降低以及调节薄膜表面能的方法
CN104538286B (zh) * 2015-01-05 2018-06-22 武汉新芯集成电路制造有限公司 降低以及调节薄膜表面能的方法
CN107403754A (zh) * 2016-05-18 2017-11-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN107403754B (zh) * 2016-05-18 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Also Published As

Publication number Publication date
CN101866850B (zh) 2014-10-22

Similar Documents

Publication Publication Date Title
US6277683B1 (en) Method of forming a sidewall spacer and a salicide blocking shape, using only one silicon nitride layer
JP2004128505A (ja) 不揮発性メモリ装置及びその製造方法
US5972761A (en) Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
CN101866850B (zh) 自对准硅化物区域阻挡膜的结构及其制程方法
US7259105B2 (en) Methods of fabricating gate spacers for semiconductor devices
US20070155079A1 (en) Gate structure of semiconductor device and method of manufacturing the same
US6524938B1 (en) Method for gate formation with improved spacer profile control
US6632745B1 (en) Method of forming almost L-shaped spacer for improved ILD gap fill
KR100658088B1 (ko) 저 누설량을 갖는 ｍｏｓ 트랜지스터
JP2004128314A (ja) 半導体装置の製造方法
US20090261429A1 (en) Transistor and method for manufacturing thereof
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
US7244642B2 (en) Method to obtain fully silicided gate electrodes
KR100607798B1 (ko) 반도체 소자의 실리사이드 형성방법
JP2000196016A (ja) 半導体装置及びその製造方法
US20080283932A1 (en) Semiconductor Device Manufactured Using a Gate Silicidation Involving a Disposable Chemical/Mechanical Polishing Stop Layer
CN102110644A (zh) Pmos器件自对准硅化物阻挡膜制程方法
US20050227447A1 (en) Method for fabricating semiconductor device
KR101062835B1 (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
JP2004031394A (ja) 半導体装置の製造方法
KR20040007949A (ko) 반도체 소자의 제조 방법
US20050048750A1 (en) Method for fabricating a semiconductor device having salicide
US7126189B2 (en) Method for fabricating semiconductor device
KR100765618B1 (ko) 반도체 소자의 살리사이드 형성 방법
KR100853459B1 (ko) 반도체소자의 콘택저항 감소 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141022

Termination date: 20200414