KR20140021118A - 표시 장치 및 이의 제조 방법 - Google Patents

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박준용
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Abstract

표시 장치 및 이의 제조 방법에서, 베이스 기판을 커버하는 버퍼층 상에는 소오스 전극, 드레인 전극 및 채널부를 포함하는 산화물 반도체층이 형성된다. 산화물 반도체층의 채널부는 게이트 절연막에 의해서 커버되고, 게이트 절연막 상에는 게이트 전극이 구비된다. 게이트 전극 및 버퍼층 상에는 보호막이 형성되고, 보호막에는 소오스 전극 및 드레인 전극을 노출시키는 제1 및 제2 콘택홀이 형성된다. 제1 및 제2 콘택홀을 통해 소오스 및 드레인 전극과 전기적으로 연결된 투명 전극이 형성된다. 투명 전극은 투명한 금속 물질로 이루어진 제1 전극층 및 제1 전극층 상에 구비되고 투명 전도성 산화물로 이루어진 제2 전극층을 포함하는 이중막 구조를 갖는다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 산화물 반도체 트랜지스터를 채용하는 표시 장치 및 이의 제조 방법에 관한 것이다.
액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭 소자로 사용하여 화소부의 액정을 구동하는 방식이다.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
본 발명의 목적은 산화물 반도체 트랜지스터를 채용하는 구조에서 채널 안정성을 향상시키면서, 화소 전극과 트랜지스터의 전극 사이의 콘택 저항을 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 표시 장치를 제조하는데 적용되는 방법을 제공하는 것이다.
본 발명의 일 측면에 따른 표시 장치는 베이스 기판; 상기 베이스 기판을 커버하는 버퍼층; 상기 버퍼층 상에 구비되고, 소오스 전극, 드레인 전극 및 채널부를 포함하는 산화물 반도체층; 상기 산화물 반도체층의 상기 채널부를 커버하는 게이트 절연막; 상기 게이트 절연막 상에 구비된 게이트 전극; 상기 게이트 전극 및 상기 버퍼층 상에 구비되고, 상기 산화물 반도체층의 상기 소오스 전극 및 상기 드레인 전극을 노출시키는 제1 및 제2 콘택홀이 형성된 보호막; 및 상기 보호막의 일부 영역 상에 구비되고, 상기 제1 및 제2 콘택홀을 통해 상기 소오스 및 드레인 전극과 전기적으로 연결된 투명 전극을 포함한다.
상기 투명 전극은 투명한 금속 물질로 이루어진 제1 전극층 및 상기 제1 전극층 상에 구비되고 투명 전도성 산화물로 이루어진 제2 전극층을 포함하는 이중막 구조를 갖는다.
본 발명의 다른 측면에 따른 표시 장치의 제조 방법은 베이스 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 소오스 전극, 드레인 전극 및 채널부를 포함하는 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층의 상기 채널부 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 및 상기 버퍼층 상에 상기 산화물 반도체층의 상기 소오스 전극 및 상기 드레인 전극을 노출시키는 제1 및 제2 콘택홀이 형성된 보호막을 형성하는 단계; 및 상기 보호막의 일부 영역 및 상기 제1 및 제2 콘택홀을 통해 상기 소오스 및 드레인 전극과 전기적으로 연결된 투명 전극을 형성하는 단계를 포함한다.
상기 투명 전극은 투명한 금속 물질로 이루어진 제1 전극층 및 상기 제1 전극층 상에 구비되고 투명 전도성 산화물로 이루어진 제2 전극층을 포함하는 이중막 구조를 갖는다.
이와 같은 표시 장치 및 이의 제조 방법에 따르면, 상기 투명 전극이 투명한 금속 물질로 이루어진 제1 전극층을 포함하여, 상기 투명 전극과 상기 소오스/드레인 전극 사이의 콘택 저항이 감소될 수 있다. 따라서, 화소를 구동하기 위한 구동 전압이 증가하는 것을 방지할 수 있다.
또한, 상기 투명 전극이 제1 및 제2 전극층으로 이루어진 이중막 구조를 갖는 경우, 수소 원소가 채널부 측으로 확산되는 것을 방지할 수 있다. 이로써, 박막 트랜지스터의 채널 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소의 평면도이다.
도 3은 도 2의 절단선 I-I'을 따라 절단한 단면도이다.
도 4a 내지 도 4i는 도 3에 도시된 화소의 제조 과정을 나타낸 단면도들이다.
도 5는 산화 티타늄의 두께에 따른 투과율을 나타낸 그래프이다.
도 6은 산소 플라즈마 처리 공정 시간에 따른 저항의 크기를 나타낸 그래프이다.
도 7a는 제1 실시예에 따른 수소 확산 상황을 나타낸 단면도이다.
도 7b는 제2 실시예에 따른 수소 확산 상황을 나타낸 단면도이다.
도 8은 도 7b에 도시된 구조를 TOF-SIMS 스퍼터 장비를 이용하여 스퍼터링하여 수소 확산 상황을 측정한 그래프이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 산화물 절연막 형성 방법을 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 산화물 절연막 형성 방법을 나타낸 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 게이트 드라이버(120) 데이터 드라이버(130), 및 타이밍 컨트롤러(140)를 포함한다.
상기 타이밍 컨트롤러(140)는 상기 표시 장치(100)의 외부로부터 영상신호(RGB) 및 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(140)는 상기 데이터 드라이버(130)와의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 상기 데이터 드라이버(130)로 제공한다. 또한, 상기 타이밍 컨트롤러(140)는 데이터 제어신호(DCS), 예를 들어, 출력개시신호, 수평개시신호, 및 극성반전신호 등을 상기 데이터 드라이버(130)로 제공한다.
상기 타이밍 컨트롤러(140)는 게이트 제어신호(GCS), 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호 등을 상기 게이트 드라이버(120)로 제공한다.
상기 게이트 드라이버(120)는 상기 타이밍 컨트롤러(140)로부터 제공되는 상기 게이트 제어신호(GCS)에 응답해서 게이트 신호들(G1~Gn)을 순차적으로 출력한다.
상기 데이터 드라이버(130)는 상기 타이밍 컨트롤러(140)로부터 제공되는 상기 데이터 제어신호(DCS)에 응답해서 상기 영상신호들(R'G'B')을 데이터 전압들(D1~Dm)로 변환하여 출력한다. 상기 출력된 데이터 전압들(D1~Dm)은 상기 표시패널(110)로 인가된다.
상기 표시 패널(110)은 다수의 게이트 라인(GL1~GLn), 상기 게이트 라인들(GL1~GLn)과 교차하는 다수의 데이터 라인(DL1~DLm), 및 화소들(PX)을 포함한다.
상기 화소들(PX)은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 1에는 하나의 화소를 예로서 도시하였다.
각 화소(PX)는 박막 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 발명의 일 예로, 상기 액정 커패시터(Clc)는 화소 전극 및 상기 화소 전극과 액정층을 사이에 두고 마주하는 공통 전극에 의해서 형성되고, 상기 스토리지 커패시터(Cst)는 상기 화소 전극 및 상기 화소 전극과 절연층을 사이에 두고 마주하는 스토리지 전극에 의해서 형성된다.
상기 박막 트랜지스터(TR)는 상기 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된 소오스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함한다.
상기 게이트 라인들(GL1~GLn)은 상기 게이트 드라이버(120)에 연결되어, 상기 게이트 신호들(G1~Gn)을 수신한다. 상기 데이터 라인들(DL1~DLm)은 상기 데이터 드라이버(130)에 연결되어, 상기 데이터 드라이버(130)로부터 제공되는 상기 데이터 전압들(D1~Dm)을 수신한다.
각 화소(PX)의 상기 박막 트랜지스터(TR)는 대응하는 게이트 라인으로 공급되는 게이트 신호에 응답하여 턴-온되고, 대응하는 데이터 라인으로 공급된 데이터 전압은 턴-온된 박막 트랜지스터(TR)를 통해 상기 화소 전극에 인가된다. 한편, 상기 공통 전극에는 공통전압이 인가된다.
본 발명의 일 예로, 도 1에서는 상기 각 화소(PX)가 상기 액정 커패시터(Clc)를 포함하는 액정 표시 패널을 상기 표시 패널(110)의 일 예로써 도시하였으나, 여기에 한정되지 않는다. 즉, 상기 표시 패널(110)은 유기 발광 소자를 포함하는 표시 패널, 전기 습윤 소자를 포함하는 표시 패널, 전기 영동 소자를 포함하는 표시 패널 중 어느 하나로 이루어질 수 있다.
도 1에 도시되지 않았지만, 상기 표시 장치(100)는 상기 표시 패널(110)에 인접하게 배치되어 상기 표시 패널(110)로 광을 공급하는 백라이트 유닛을 더 포함할 수 있다. 상기 백라이트 유닛은 복수의 광원을 구비하고, 상기 광원들은 발광 다이오드(LED), 냉음극 형광 램프(Cold Cathode Fluorecent Lamp) 등을 포함할 수 있다.
도 2는 도 1에 도시된 화소의 평면도이고, 도 3은 도 2의 절단선 I-I'을 따라 절단한 단면도이다. 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 2 및 도 3에서는 하나의 화소를 예로서 도시하였다.
도면에 도시하지는 않았으나, 상기 표시 패널(110)은 서로 마주하여 구비된 두 개의 베이스 기판을 포함할 수 있다. 그러나, 도 2 및 도 3에서는 두 개의 베이스 기판 중 박막 트랜지스터가 형성되는 베이스 기판만을 도시하였다.
도 2를 참조하면, 상기 베이스 기판(111) 상에는 제1 방향(D1)으로 연장된 제1 게이트 라인(GL1) 및 제2 방향(D2)으로 연장된 제1 데이터 라인(DL1)이 구비된다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 직교하는 방향일 수 있다. 상기 제1 데이터 라인(DL1)은 상기 제1 게이트 라인(GL1)과 교차하며, 전기적으로 절연된다.
상기 베이스 기판(111) 상에는 상기 제1 게이트 라인(GL1) 및 상기 제1 데이터 라인(DL1)에 연결된 박막 트랜지스터(TR), 상기 박막 트랜지스터(TR)에 전기적으로 연결된 화소 전극(PE) 및 상기 박막 트랜지스터(TR)와 상기 제1 데이터 라인(DL1)을 전기적으로 연결시키는 브릿지 전극(BE)이 더 구비된다.
구체적으로, 상기 박막 트랜지스터(TR)는 게이트 전극(GE), 소오스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 게이트 전극(GE)은 상기 제1 게이트 라인(GL1)에 연결되며, 상기 소오스 전극(SE)은 상기 브릿지 전극(BE)을 통해 상기 제1 데이터 라인(DL1)에 연결되고, 상기 드레인 전극(DE)은 상기 화소 전극(PE)에 연결된다. 따라서, 상기 박막 트랜지스터(TR)는 상기 화소(PX)를 구동시키기 위한 소자로써 이용되고, 턴-온 동작에 의해서 상기 화소 전극(PE)에 데이터 전압을 인가할 수 있다. 본 발명의 일 예로, 상기 박막 트랜지스터(TR)는 산화물 반도체 트랜지스터로 이루어진다.
이하, 도 3을 참조하여 상기 박막 트랜지스터(TR)의 구조에 대해서 구체적으로 설명한다.
도 3에 도시된 바와 같이, 상기 베이스 기판(111)은 투명한 절연 물질, 예를 들어 투명 유리 기판 또는 투명 플라스틱 기판 등으로 이루어질 수 있다. 상기 베이스 기판(111) 상에는 상기 제1 데이터 라인(DL1)이 형성된다. 상기 제1 데이터 라인(DL1)은 티타늄(Ti)과 구리(Cu)로 이루어진 이중막 구조를 가질 수 있다. 즉, 상기 제1 데이터 라인(DL1)의 제1 금속막(LM1)은 티타늄(Ti)으로 이루어지고, 상기 제1 금속막(ML1) 상에 위치하는 제2 금속막(ML2)은 구리(Cu)로 이루어질 수 있다. 본 발명의 다른 실시예로, 상기 제1 데이터 라인(DL1)은 단일막 구조를 가질 수도 있다.
상기 베이스 기판(111) 상에는 상기 제1 데이터 라인(DL1)을 커버하도록 버퍼층(112)이 형성된다. 상기 버퍼층(112)은 상기 베이스 기판(111) 내에 존재하는 나트륨 등의 불순물이 공정 중에 상부층(즉, 상기 버퍼층(112) 상에 형성되는 층)으로 침투하는 것을 차단하거나, 수소 원소가 상기 상부층으로 침투하는 것을 차단하는 역할을 수행한다.
본 발명의 일 예로, 상기 버퍼층(112)은 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)으로 이루어진 이중막 구조를 가질 수 있다. 이 경우, 상기 버퍼층(112)의 제1 막(112a)은 상기 실리콘 질화막(SiNx)으로 이루어지고, 상기 제1 막(112a) 상에 위치하는 제2 막(112b)은 상기 실리콘 산화막(SiOx)으로 이루어질 수 있다. 상기 버퍼층(112)의 상기 제1 막(112a)은 상기 제1 데이터 라인(DL1)의 구리 원소가 상기 실리콘 산화막(SiOx)의 산소 원소와 반응하여 상기 제1 데이터 라인(DL1)의 제2 금속막에 홀 디펙(hole defect)이 형성되는 것을 방지할 수 있다. 또한, 상기 버퍼층(112)의 상기 제2 막(112a)은 수소 원소가 상기 상부층(예를 들어, 산화물 반도체층)으로 침투하는 것을 차단하는 역할을 수행한다.
상기 버퍼층(112) 상에는 소오스 전극(SE), 드레인 전극(DE) 및 채널부(CH)를 포함하는 산화물 반도체층(113)이 제공된다.
상기 채널부(CH)를 기준으로 일측에는 상기 소오스 전극(SE)이 위치하고, 상기 일측의 반대측에는 상기 드레인 전극(DE)이 위치한다. 상기 채널부(CH)는 산화물 반도체로 구성되고, 본 명세서에서 사용되는 "산화물 반도체"는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 등의 일종 이상의 원소와, 산소를 포함하는 화합물을 가리킨다. 산화물 반도체는 비정질의 산화물 반도체 또는 결정성의 산화물 반도체일 수 있다. 상기 비정질의 산화물 반도체는 인듐 갈륨 아연 산화물(IGZO)일 수 있고, 상기 결정성의 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 인듐 갈륨 산화물(IGO), 인듐 주석 산화물(ITO) 및 인듐 산화물(InO) 중 어느 하나일 수 있다.
상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 각각은 상면으로부터 깊이 방향으로 연장하는 일부 영역에서 저저항 영역을 포함한다. 저저항 영역은 채널부(CH)보다 산소 농도가 낮은 것에 의해 저-저항화된 영역일 수 있다. 이에 의해, 상기 박막 트랜지스터(TR)는 셀프 얼라인(self-align) 구조를 가질 수 있다. 상기 저저항 영역의 산소 농도가 30%를 초과하면, 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)의 저항이 높아지기 때문에, 상기 저저항 영역의 산소 농도는 30% 이하일 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각의 상기 저저항 영역 이외의 영역은 상기 채널부(CH)와 마찬가지로 산화물 반도체로 이루어질 수 있다.
상기 채널부(CH) 상에는 게이트 절연막(114) 및 게이트 전극(GE)이 순서대로 적층되고, 동일 형상으로 제공된다. 본 발명의 일 예로, 상기 게이트 절연막(114)은 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)으로 이루어진 이중막 구조를 가질 수 있다. 이 경우, 상기 게이트 절연막(114)의 제1 막(114a)은 상기 실리콘 질화막(SiNx)으로 이루어지고, 상기 제1 막(114a) 상에 위치하는 제2 막(114b)은 상기 실리콘 산화막(SiOx)으로 이루어질 수 있다.
상기 게이트 절연막(114), 특히 상기 제2 막(114b) 상에는 상기 게이트 전극(GE)이 구비된다. 상기 게이트 전극(GE)은 티타늄(Ti)과 구리(Cu)로 이루어진 이중막 구조를 가질 수 있다. 즉, 상기 게이트 전극(GE)의 제1 금속막(ML1)은 티타늄(Ti)으로 이루어지고, 상기 제1 금속막(ML1) 상에 위치하는 제2 금속막(ML2)은 구리(Cu)로 이루어질 수 있다. 본 발명의 다른 실시예로, 상기 게이트 전극(GE)은 단일막 구조를 가질 수도 있다.
상기 게이트 전극(GE), 상기 소오스 전극(SE), 드레인 전극(DE) 및 상기 버퍼층(112) 상에는 보호막(115)이 형성된다. 상기 보호막(115)은 실리콘 질화막(SiNx)으로 형성될 수 있다. 상기 보호막(115)에는 제1 내지 제3 콘택홀(C1, C2, C3)이 형성된다. 구체적으로, 상기 제1 콘택홀(C1)은 상기 드레인 전극(DE)의 일부분을 노출시키고, 상기 제2 콘택홀(C2)은 상기 소오스 전극(SE)의 일부분을 노출시킨다. 상기 제3 콘택홀(C3)은 상기 보호막(115) 및 상기 버퍼층(112)을 제거하여 형성된 것으로, 상기 제1 데이터 라인(DL1)의 일부분을 노출시킨다.
상기 보호막(115)의 일부 영역 및 상기 제1 내지 제3 콘택홀(C1, C2, C3)에 의해서 노출된 부분들 상에는 투명 전극이 제공된다. 본 발명의 일 예로, 상기 투명 전극은 상기 보호막(115)의 일부 영역 상에 구비되어 상기 제1 콘택홀(C1)을 통해 상기 드레인 전극(DE)에 접촉되는 화소 전극(PE)을 포함한다. 또한, 상기 투명 전극은 상기 제2 및 제3 콘택홀(C2, C3)을 통해 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)에 각각 접촉되어 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)을 서로 전기적으로 연결시키는 브릿지 전극(BE)을 포함한다.
상기 화소 전극(PE) 및 상기 브릿지 전극(BE) 각각은 투명한 금속 물질로 이루어진 제1 전극층(116a), 및 상기 제1 전극층(116a) 상에 구비되고 투명 전도성 산화물(transparent conductive oxide, TCO)로 이루어진 제2 전극층(116b)을 포함한다. 본 발명의 일 예로, 상기 제1 전극층(116a)은 20Å 내지 300Å의 두께를 갖는 티타늄(Ti)으로 이루어지고, 상기 제2 전극층(116b)은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)로 이루어진다. 상기 티타늄(Ti)은 20Å 내지 300Å의 두께 범위 내에서 투명 전도성 산화물(TCO)보다 높거나 같은 광 투과율을 나타낸다.
상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 형성되지 않은 상기 보호막(115) 상에는 산화물 절연막(117)이 형성된다. 본 발명의 일 예로, 상기 산화물 절연막(117)은 산화 티타늄(titanium dioxide: TiOx)으로 이루어질 수 있고, 상기 산화물 절연막(117)은 상기 제1 전극층(116a)과 동일하게 20Å 내지 300Å의 두께를 가질 수 있다.
상기 산화물 절연막(117)은 상기 보호막(115)이 수행하는 패시베이션(passivation) 기능을 강화시킬 수 있다.
도 4a 내지 도 4i는 도 3에 도시된 화소의 제조 과정을 나타낸 단면도들이다.
도 4a를 참조하면, 상기 베이스 기판(110) 상에는 티타늄(Ti)으로 이루어진 제1 금속막(ML1)과 구리(Cu)로 이루어진 제2 금속막(ML2)이 증착 공정을 통해서 순차적으로 적층된다. 다음, 포토 공정과 습식 식각 공정을 통해 상기 제1 및 제2 금속막(ML1, ML2)을 패터닝하여 제1 데이터 라인(DL1)을 형성한다. 상기 제1 및 제2 금속막(ML1, ML2)은 상기에서 언급된 금속 물질 이외에도 알루미늄(Al), 크롬(Cr) 등으로 이루어질 수 있다.
도 4b에 도시된 바와 같이, 상기 베이스 기판(111) 상에는 상기 제1 데이터 라인(DL1)을 커버하는 버퍼층(112)이 형성된다. 본 발명의 일 예로, 상기 버퍼층(112)은 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)으로 이루어진 이중막 구조를 가질 수 있다. 이 경우, 상기 버퍼층(112)의 제1 막(112a)은 상기 실리콘 질화막(SiNx)으로 이루어지고, 상기 제1 막(112a) 상에 위치하는 제2 막(112b)은 상기 실리콘 산화막(SiOx)으로 이루어질 수 있다. 본 발명의 일 예로, 상기 제1 막(112a)과 상기 제2 막(112b) 각각은 1000Å의 두께로 형성될 수 있다.
도 4c를 참조하면, 상기 버퍼층(112) 상에는 산화물 반도체층(113)이 제공된다. 상기 산화물 반도체층(113)은 상기 박막 트랜지스터(TR, 도 2에 도시됨)가 형성될 영역 내에 위치할 수 있다. 본 발명의 일 예로, 상기 산화물 반도체층(113)은 비정질 아연 산화물계 반도체 물질로 이루어질 수 있다. 상기 비정질 아연 산화물계 반도체 물질을 적용한 산화물 반도체 트랜지스터는 높은 이동도를 가지면서, 저온에서 제작이 가능한 장점이 있다.
특히, 상기 아연 산화물(ZnO)에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 비정질 인듐 갈륨 아연 산화물(a-IGZO) 반도체로 제작된 산화물 반도체 트랜지스터는 가시광선을 통과시킬 수 있다. 또한 상기 a-IGZO 반도체로 제작된 산화물 반도체 트랜지스터는 1~100cm/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 갖는다.
도 4d를 참조하면, 상기 산화물 반도체층(113)이 형성된 상기 버퍼층(112) 상에는 게이트 절연 물질 및 게이트 전극 물질이 순차적으로 형성된다. 구체적으로, 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)이 플라즈마 화학기상증착(PE-CVD) 공정을 통해서 순차적으로 적층되고, 상기 실리콘 산화막(SiOx) 위로는 티타늄(Ti)으로 이루어진 제1 금속막(ML1)과 구리(Cu)로 이루어진 제2 금속막(ML2)이 스퍼터링 공정을 통해 순차적으로 적층된다.
이후, 포토 공정과 습식 식각 공정을 통해서 상기 제1 및 제2 금속막(ML1, ML2)을 패터닝하여 상기 산화물 반도체층(113)의 일부 영역(즉, 채널부(CH, 도 3에 도시됨)) 상에 게이트 전극(GE)을 형성한다. 다음, 건식 식각 공정을 통해서 상기 게이트 절연 물질을 패터닝하여 순차적으로 적층된 제1 막(114a) 및 제2 막(114b)으로 이루어진 게이트 절연막(114)을 형성한다. 상기 게이트 절연막(114)은 상기 게이트 전극(GE)과 상기 산화물 반도체층(113)의 상기 채널부(CH) 사이에 개재된다.
도 4e를 참조하면, PE-CVD 장치(도시 생략) 내에서 수소(H2), 아르곤(Ar), 암모니아(NH3) 가스 등의 플라즈마를 발생시켜, 상기 게이트 절연막(114) 및 상기 게이트 전극(GE)에 의해서 커버되지 않은 상기 산화물 반도체층(113)의 양측 단부를 상기 플라즈마에 노출시킨다.
노출된 상기 양측 단부의 상면부터 깊이 방향으로 수소가 유입되어 산소 농도가 낮은 저저항 영역이 형성된다. 상기 저저항 영역은 상기 채널부(CH)보다 낮은 산소 농도를 가지므로, 상기 채널부(CH)보다 낮은 저항을 갖는다. 따라서, 상기 저저항 영역이 형성된 상기 산화물 반도체층(113)의 양측 단부는 각각 금속성을 갖도록 변화되어 상기 소오스 전극(SE) 및 드레인 전극(DE)이 형성된다.
한편, 상기 저저항 영역은 PE-CVD법을 이용한 수소 가스를 포함하는 플라즈마 처리 외에도 이온 도핑 또는 이온 주입 등에 의해서 형성할 수도 있다.
도 4f를 참조하면, 상기 게이트 전극(GE), 상기 소오스 전극(SE), 드레인 전극(DE) 및 상기 버퍼층(112) 상에는 보호막(115)이 PE-CVD 공정을 통해서 증착된다. 본 발명의 일 예로, 상기 보호막(115)은 1000Å의 두께를 갖는 실리콘 질화막(SiNx)으로 형성될 수 있다. 이후, 포토 공정 및 건식 식각 공정을 통해서 상기 보호막(115)에 제1 내지 제3 콘택홀(C1, C2, C3)을 형성한다. 구체적으로, 상기 제1 콘택홀(C1)은 상기 드레인 전극(DE)의 일부분을 노출시키고, 상기 제2 콘택홀(C2)은 상기 소오스 전극(SE)의 일부분을 노출시킨다. 상기 제3 콘택홀(C3)은 상기 보호막(115) 및 상기 버퍼층(112)을 제거하여 형성된 것으로, 상기 제1 데이터 라인(DL1)의 일부분(즉, 상기 제1 데이터 라인(DL1)의 제2 금속막(ML2)의 상면의 일부분)을 노출시킨다.
도 4g를 참조하면, 상기 보호막(115) 및 상기 제1 내지 제3 콘택홀(C1, C2, C3)에 의해서 노출된 부분들 상에는 투명한 금속 물질로 이루어진 제1 투명 전극층(118)이 스퍼터링 공정을 통해서 증착된다. 상기 제1 투명 전극층(118)은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Molybdenum) 중 어느 하나로 이루어질 수 있다. 본 발명의 일 예로, 상기 제1 투명 전극층(118)은 20Å 내지 300Å의 두께를 가질 수 있다. 즉, 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Molybdenum)과 같은 금속 물질은 상기의 두께 범위에서 투명 전도성 산화물(TCO)과 유사한 광 투과율을 갖는다. 따라서, 상기 제1 투명 전극층(118)은 상기한 두께 범위로 형성될 수 있다.
도 4h를 참조하면, 상기 제1 투명 전극층(118) 상에는 제2 투명 전극층이 형성된다. 상기 제2 투명 전극층은 투명 전도성 산화물(TCO), 예를 들어, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등으로 이루어질 수 있다. 이후, 포토 공정 및 습식 식각 공정을 통해서 상기 제2 투명 전극층을 패터닝하여 제2 전극층(116b)을 형성한다.
이후, 도 4i에 도시된 바와 같이, 상기 제2 전극층(116b)을 마스크로하여 상기 제2 전극층(116b)에 의해서 노출된 상기 제1 투명 전극층(118)의 일부분에 대해서 산소 플라즈마 처리 공정을 실시한다. 따라서, 상기 제2 전극층(116b)에 의해서 노출된 상기 제1 투명 전극층(118)의 일부분이 산화되면서 저항이 상승하여 산화물 절연막(117)으로 변화된다.
본 발명의 일 예로, 상기 제1 투명 전극층(118)이 티타늄으로 이루어진 경우, 상기 산화물 절연막(117)은 산화 티타늄(titanium dioxide: TiOx)으로 형성될 수 있다.
상기 산화물 절연막(117)은 상기 보호막(115)의 패시베이션 기능을 강화시키는 버퍼 역할을 수행할 수 있다. 특히, 상기 보호막(115)이 실리콘 질화막(SiNx)과 같은 단일막으로 이루어진 경우, 상기 산화물 절연막(117)이 상기 보호막(115) 상에 형성되면, 상기 보호막(115)의 하부층으로 불순물 등이 침투하는 것을 효율적으로 막을 수 있다.
여기서, 상기 산화물 절연막(117)이 원하는 특성을 갖도록 하기 위해서 상기 산소 플라즈마 처리 공정 조건을 조절할 수 있다.
도 5는 산화 티타늄의 두께에 따른 투과율을 나타낸 그래프이고, 도 6은 산소 플라즈마 처리 공정 시간에 따른 저항의 크기를 나타낸 그래프이다.
도 5를 참조하면, 산화 티타늄의 두께가 300Å 이하인 경우에 투과율이 대략 80(%) 이상으로 나타났다. 노멀 투명 전도성 산화물(TCO) 역시 대략 80(%) 이상의 광 투과율을 가지므로, 상기 산화 티타늄의 두께를 대략 300Å 이하로 설정할 수 있다. 그러나, 상기 산화 티타늄의 두께가 너무 얇으면, 패시베이션 기능이 약화되므로, 본 발명의 일 예로, 상기 산화 티타늄는 20Å 이상 300Å 이하의 두께를 가질 수 있다.
도 6을 참조하면, 산소 플라즈마 처리 공정 시간이 증가하면, 저항의 크기가 증가하는 것으로 나타났다. 특히, 상기 공정 시간이 300초 이상으로 증가하면, 저항이 1MΩ 이상으로 증가하여 상기 산화 티타늄은 절연막 특성을 갖게 된다.
따라서, 본 발명의 일 예로, 상기 산소 플라즈마 처리 공정은 상기 산화 티타늄이 적어도 1MΩ 이상의 저항값을 가질 때까지 실시될 수 있다.
다시 도 4i를 참조하면, 상기 제2 전극층(116b)에 의해서 커버된 상기 제1 투명 전극층(118)의 나머지 부분은 상기 산소 플라즈마 처리 공정 상에 노출되지 않기 때문에 산화되지 않는다. 따라서, 상기 제2 전극층(116b) 하부에 위치하는 상기 제1 투명 전극층(118)은 전기 전도성을 유지한다. 여기서, 상기 제2 전극층(116b) 하부에 위치하는 상기 제1 투명 전극층(118)을 제1 전극층(116a)이라 한다.
도 4i에 도시된 바와 같이, 상기 제1 전극층(116a)과 상기 산화물 절연막(117)은 동일층(즉, 제1 투명 전극층(118))으로부터 형성된다.
본 발명의 일 예로, 상기 제1 콘택홀(C1)을 통해 상기 드레인 전극(DE)에 접촉되는 화소 전극(PE)은 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다. 또한, 상기 제2 및 제3 콘택홀(C2, C3)을 통해 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)에 각각 접촉되어 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)을 전기적으로 연결시키는 브릿지 전극(BE) 역시 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다.
상기 화소 전극(PE)이 투명한 금속 물질로 이루어진 제1 전극층을 포함하는 경우, 상기 제1 콘택홀(C1)에서 상기 화소 전극(PE)과 상기 드레인 전극(DE) 사이의 콘택 저항이 감소된다. 즉, 상기 투명한 금속 물질은 상대적으로 상기 투명 전도성 산화물에 비하여 막 저항이 낮다. 따라서, 상기 화소 전극(PE)이 상기 투명 전도성 산화물로 이루어진 경우에 비하여 상기 화소 전극(PE)이 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조로 이루어진 경우 상기 제1 콘택홀(C1)에서의 콘택 저항이 감소될 수 있다.
이와 마찬가지로, 상기 브릿지 전극(BE)이 상기 제1 전극층(116a)을 채용하는 경우, 상기 제2 및 제3 콘택홀(C2, C3)에서의 콘택 저항이 감소될 수 있다. 즉, 상기 브릿지 전극(BE)과 상기 소오스 전극(SE) 사이의 콘택 저항 및 상기 브릿지 전극(BE)과 상기 제1 데이터 라인(DL1) 사이의 콘택 저항이 감소될 수 있다.
이처럼, 전극들 사이의 콘택 저항이 감소하면, 상기 화소(PX)를 구동하기 위한 구동 전압이 증가하는 것을 방지할 수 있다.
도 7a는 제1 실시예에 따른 수소 확산 상황을 나타낸 단면도이고, 도 7b는 제2 실시예에 따른 수소 확산 상황을 나타낸 단면도이다. 도 7a는 화소 전극(PE) 및 브릿지 전극(BE)이 투명 전도성 산화물로 이루어진 단일막 구조를 갖는 실시예를 나타내고, 도 7b는 화소 전극(PE) 및 브릿지 전극(BE)이 투명한 금속 물질로 이루어진 제1 전극층(116a) 및 투명 전도성 산화물로 이루어진 제2 전극층(116b)으로 이루어진 이중막 구조를 갖는 실시예를 나타낸다.
도 7a를 참조하면, 상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 투명 전도성 산화물(TCO)로 이루어진 단일막 구조를 갖는 경우, 외부로부터 유입된 수소 원소가 상기 투명 전도성 산화물(TCO)에 포함된 산소 원소와 반응하여 수소 확산이 일어난다. 이 경우, 상기 수소 원소는 상기 소오스 및 드레인 전극(SE, DE)을 경유하여 상기 채널부(CH) 측까지 확산되어 상기 채널부(CH)를 부식시키는 문제를 일으킬 수 있다.
그러나, 도 7b를 참조하면, 상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 상기 투명한 금속 물질, 예를 들어 티타늄(Ti)으로 이루어진 상기 제1 전극층(116a)을 상기 제2 전극층(116b)의 하부에 추가로 구비하는 경우, 상기 제2 전극층(116b)까지 유입된 수소 원소는 상기 제1 전극층(116a)를 통과하지 못하고 대부분 차단된다. 따라서, 상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 상기 제1 전극층(116a)을 포함하는 이중막 구조를 갖는 경우, 상기 수소 원소가 상기 채널부(CH) 측까지 확산되는 것을 방지할 수 있다. 이로써, 상기 박막 트랜지스터(TR)의 채널 안정성을 향상시킬 수 있다.
도 8은 도 7b에 도시된 구조를 TOF-SIMS 스퍼터 장비를 이용하여 스퍼터링하여 수소 확산 상황을 측정한 그래프이다.
도 8을 참조하면, 장비명이 TOF-SIMS(Time-of-Flight Secondary Ion Mass Spectroscopy)인 스퍼터 장비를 이용하여 도 7b에 도시된 상기 제1 내지 제3 콘택홀(C1, C2, C3) 부근을 스퍼터링 했을 경우, 수소 원소의 수치가 스퍼터링 시간이 경과함에 따라서 약 1.00E+04(ea/sec)에서 약 1.00E+02(ea/sec)까지 감소하는 것으로 나타났다.
특히, 스퍼터링 시작 초기에 상기 수소 원소가 상기 제1 전극층(116a)에 의해서 대부분 차단되어 상기 수소 원소의 수치는 급격하게 감소한다. 그 이후에도, 상기 수소 원소의 수치는 서서히 감소하는 것으로 나타났다.
이처럼, 상기 채널부(CH)로 유입되는 수소 원소의 수치가 급격하게 감소함에 따라서, 상기 박막 트랜지스터(TR)의 채널 안정성을 향상시킬 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 산화물 절연막 형성 과정을 나타낸 단면도들이다. 단, 본 발명의 다른 실시예를 설명하는데 있어서, 상기 제1 투명 전극층을 형성하는 단계까지는 도 4a 내지 도 4g에 도시된 과정과 동일하므로, 중복되는 설명은 생략한다.
도 9a를 참조하면, 상기 제1 투명 전극층(118) 상에는 제1 마스크(119)가 형성된다. 구체적으로, 상기 제1 마스크(119)에는 상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 형성될 영역에서 상기 제1 투명 전극층(118)을 커버하는 차단 패턴이 형성되고, 나머지 영역에서 상기 제1 투명 전극층(118)을 노출시키는 개구 패턴이 형성된다.
상기 제1 마스크(119)가 형성된 상태에서 상기 제1 투명 전극층(118)의 노출된 부분에 대해서 산소 플라즈마 처리 공정을 실시한다. 따라서, 상기 제1 투명 전극층(118)의 노출된 부분이 산화되면서 막 저항이 상승하여 도 9b에 도시된 바와 같이 상기 제1 투명 전극층(118)의 일 부분이 산화물 절연막(117)으로 변화된다.
본 발명의 일 예로, 상기 제1 투명 전극층(118)이 티타늄으로 이루어진 경우, 상기 산화물 절연막(117)은 산화 티타늄(titanium dioxide: TiOx)으로 형성될 수 있다.
다음, 상기 제1 마스크(119)가 스트립 공정을 통해서 제거된다. 상기 제1 마스크(119)에 의해서 커버되었던 상기 제1 투명 전극층(118)의 나머지 부분은 전기 전도성을 유지한다. 따라서, 상기 제1 투명 전극층(118)의 나머지 부분을 제1 전극층(116a)이라 한다.
도 9b에 도시된 바와 같이, 상기 제1 전극층(116a)과 상기 산화물 절연막(117)은 동일층(즉, 제1 투명 전극층(118))으로부터 형성된다.
도 9c를 참조하면, 상기 제1 전극층(116a) 및 상기 산화물 절연막(117) 상에는 제2 투명 전극층이 형성된다. 상기 제2 투명 전극층을 포토 공정 및 습식 식각 공정을 통해서 패터닝하여 상기 제1 전극층(116a) 상에 제2 전극층(116b)을 형성한다.
따라서, 상기 제1 콘택홀(C1)을 통해 상기 드레인 전극(DE)에 접촉되는 화소 전극(PE)은 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다. 또한, 상기 제2 및 제3 콘택홀(C2, C3)을 통해 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)에 각각 접촉되어 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)을 전기적으로 연결시키는 브릿지 전극(BE) 역시 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 산화물 절연막 형성 과정을 나타낸 단면도들이다. 단, 본 발명의 또 다른 실시예를 설명하는데 있어서, 상기 제1 투명 전극층을 형성하는 단계까지는 도 4a 내지 도 4g에 도시된 과정과 동일하므로, 중복되는 설명은 생략한다.
도 10a를 참조하면, 상기 제1 투명 전극층(118) 상에는 제2 투명 전극층(118b)이 형성된다. 상기 제2 투명 전극층(118b) 위로는 제2 마스크(119)가 형성된다. 구체적으로, 상기 제2 마스크(119)에는 상기 화소 전극(PE) 및 상기 브릿지 전극(BE)이 형성될 영역에서 상기 제2 투명 전극층(118)을 커버하는 차단 패턴이 형성되고, 나머지 영역에서 상기 제2 투명 전극층(118)을 노출시키는 개구 패턴이 형성된다.
상기 제2 마스크(119)가 형성된 상태에서 상기 제2 투명 전극층(118b)을 식각한다. 따라서, 도 10b에 도시된 바와 같이, 상기 제1 투명 전극층(118) 상에는 상기 제2 마스크(119)의 차단 패턴에 대응하여 제2 전극층(116b)이 형성된다.
이후, 상기 제2 마스크(119) 및 상기 제2 전극층(116b)에 의해서 노출된 상기 제1 투명 전극층(118)의 일부분에 대해서 산소 플라즈마 처리 공정을 실시한다. 따라서, 상기 제1 투명 전극층(118)의 노출된 부분이 산화되면서 막 저항이 상승하여 도 10c에 도시된 바와 같이 상기 제1 투명 전극층(118)의 일부분이 산화물 절연막(117)으로 변화된다.
본 발명의 일 예로, 상기 제1 투명 전극층(118)이 티타늄으로 이루어진 경우, 상기 산화물 절연막(117)은 산화 티타늄(titanium dioxide: TiOx)으로 형성될 수 있다.
다음, 상기 제2 마스크(119)가 스트립 공정을 통해서 제거된다. 상기 제2 마스크(119)에 의해서 커버되었던 상기 제1 투명 전극층(118)의 나머지 부분은 전기 전도성을 유지한다. 따라서, 상기 제1 투명 전극층(118)의 나머지 부분을 제1 전극층(116a)이라 한다.
도 10c에 도시된 바와 같이, 상기 제1 전극층(116a)과 상기 산화물 절연막(117)은 동일층(즉, 제1 투명 전극층(118))으로부터 형성된다.
이로써, 상기 제1 콘택홀(C1)을 통해 상기 드레인 전극(DE)에 접촉되는 화소 전극(PE)은 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다. 또한, 상기 제2 및 제3 콘택홀(C2, C3)을 통해 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)에 각각 접촉되어 상기 소오스 전극(SE) 및 상기 제1 데이터 라인(DL1)을 전기적으로 연결시키는 브릿지 전극(BE) 역시 상기 제1 및 제2 전극층(116a, 116b)에 의해서 이중막 구조를 갖는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 게이트 드라이버 130: 데이터 드라이버
140: 타이밍 컨트롤러 111: 베이스 기판
112: 버퍼층 113: 산화물 반도체층
114: 게이트 절연막 115: 보호막
116a: 제1 전극층 116b: 제2 전극층
PE: 화소 전극 BE : 브릿지 전극
TR: 박막 트랜지스터 GE : 게이트 전극
SE : 소오스 전극 DE : 드레인 전극
CH: 채널부

Claims (23)

  1. 베이스 기판;
    상기 베이스 기판을 커버하는 버퍼층;
    상기 버퍼층 상에 구비되고, 소오스 전극, 드레인 전극 및 채널부를 포함하는 산화물 반도체층;
    상기 산화물 반도체층의 상기 채널부를 커버하는 게이트 절연막;
    상기 게이트 절연막 상에 구비된 게이트 전극;
    상기 게이트 전극 및 상기 버퍼층 상에 구비되고, 상기 산화물 반도체층의 상기 소오스 전극 및 상기 드레인 전극을 노출시키는 제1 및 제2 콘택홀이 형성된 보호막; 및
    상기 보호막의 일부 영역 상에 구비되고, 상기 제1 및 제2 콘택홀을 통해 상기 소오스 및 드레인 전극과 전기적으로 연결된 투명 전극을 포함하고,
    상기 투명 전극은 투명한 금속 물질로 이루어진 제1 전극층 및 상기 제1 전극층 상에 구비되고 투명 전도성 산화물로 이루어진 제2 전극층을 포함하는 이중막 구조를 갖는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 투명 전극이 형성되지 않은 상기 보호막 상에 구비된 산화물 절연막을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 제1 전극층은 20Å 내지 300Å의 두께를 갖는 티타늄(titanium)으로 이루어진 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서, 상기 제2 전극층은 인듐 주석 산화물 또는 인듐 아연 산화물로 이루어진 것을 특징으로 하는 표시 장치.
  5. 제2항에 있어서, 상기 산화물 절연막은 산화 티타늄(TiOx)(titanium dioxide)로 이루어진 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 산화물 반도체층은 비정질 아연 산화물계 반도체로 이루어진 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 산화물 반도체층은 비정질 인듐 갈륨 아연 산화물(a-IGZO) 반도체로 이루어진 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 투명 전극은,
    상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및
    상기 제2 콘택홀을 통해 상기 소오스 전극과 전기적으로 연결되어 상기 소오스 전극을 데이터 배선에 전기적으로 연결시키는 브릿지 전극을 포함하는 것을 특징으로 하는 표시 장치.
  9. 베이스 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 소오스 전극, 드레인 전극 및 채널부를 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 상기 채널부 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 버퍼층 상에 상기 산화물 반도체층의 상기 소오스 전극 및 상기 드레인 전극을 노출시키는 제1 및 제2 콘택홀이 형성된 보호막을 형성하는 단계; 및
    상기 보호막의 일부 영역 및 상기 제1 및 제2 콘택홀을 통해 상기 소오스 및 드레인 전극과 전기적으로 연결되는 투명 전극을 형성하는 단계를 포함하고,
    상기 투명 전극은 투명한 금속 물질로 이루어진 제1 전극층 및 상기 제1 전극층 상에 구비되고 투명 전도성 산화물로 이루어진 제2 전극층을 포함하는 이중막 구조를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  10. 제9항에 있어서, 상기 투명 전극이 형성되지 않은 상기 보호막 상에 산화물 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제10항에 있어서, 상기 투명 전극을 형성하는 단계는,
    상기 보호막 상에 투명한 금속 물질로 이루어진 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 투명 전도성 산화물로 이루어진 제2 전극층을 형성하는 단계; 및
    상기 제2 전극층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 전극층은 300Å 이하의 두께를 갖는 티타늄(titanium)으로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제2 전극층은 인듐 주석 산화물 또는 인듐 아연 산화물로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제11항에 있어서, 상기 산화물 절연막을 형성하는 단계는,
    상기 패터닝된 제2 전극층을 마스크로 하여 상기 제1 전극층을 산소 플라즈마 처리하여 상기 산화물 절연막을 형성하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 산화물 절연막은 산화 티타늄(TiOx)(titanium dioxide)로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제10항에 있어서, 상기 투명 전극 및 상기 산화물 절연막을 형성하는 단계는,
    상기 보호막 상에 투명한 금속 물질로 이루어진 제1 투명 전극층을 형성하는 단계;
    상기 제1 투명 전극층의 제1 영역을 커버하는 제1 마스크를 이용하여 상기 제1 영역과 다른 상기 제1 투명 전극층의 제2 영역을 산소 플라즈마 처리하여 상기 산화물 절연막을 형성하는 단계;
    상기 제1 마스크를 제거하여 상기 제1 투명 전극층의 상기 제1 영역을 노출시켜 상기 제1 전극층을 형성하는 단계; 및
    상기 제1 전극층의 상기 제1 영역 상에 투명 전도성 산화물로 이루어진 제2 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제10항에 있어서, 상기 투명 전극 및 상기 산화물 절연막을 형성하는 단계는,
    상기 보호막 상에 투명한 금속 물질로 이루어진 제1 투명 전극층을 형성하는 단계;
    상기 제1 전극층 상에 투명 전도성 산화물로 이루어진 제2 투명 전극층을 형성하는 단계;
    상기 제2 투명 전극층의 제1 영역을 커버하는 제2 마스크를 이용하여 상기 제2 투명 전극층을 패터닝하여 상기 제2 전극층을 형성하는 단계;
    상기 제2 전극층 및 상기 제2 마스크를 이용하여 노출된 상기 제1 투명 전극층의 일부분을 산소 플라즈마 처리하여 상기 산화물 절연막을 형성하는 단계; 및
    상기 제1 마스크를 제거하여 상기 제1 투명 전극층의 나머지 부분을 노출시켜 상기 제1 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제9항에 있어서, 상기 산화물 반도체층은 비정질 아연 산화물계 반도체로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제18항에 있어서, 상기 산화물 반도체층은 비정질 인듐 갈륨 아연 산화물(a-IGZO) 반도체로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제9항에 있어서, 상기 버퍼층을 형성하기 이전에,
    상기 제1 베이스 기판 상에 데이터 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  21. 제20항에 있어서, 상기 버퍼층 및 상기 게이트 절연막은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나로 이루어진 것을 특징으로 하는 표시 장치의 제조 방법.
  22. 제20항에 있어서, 상기 게이트 전극 및 상기 데이터 배선은 서로 다른 금속 물질이 순차적으로 적층된 이중막 구조를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  23. 제20항에 있어서, 상기 투명 전극은,
    상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및
    상기 제2 콘택홀을 통해 상기 소오스 전극과 전기적으로 연결되어 상기 소오스 전극을 데이터 배선에 전기적으로 연결시키는 브릿지 전극을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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