KR20000057747A - 실리콘 집적 회로의 제조 방법 - Google Patents

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Abstract

본 발명은 핫 캐리어 주입 장소를 중수소가 막도록 배치하기 위해서, 제조 공정의 비교적 초기 단계에서 실리콘 웨이퍼를 어닐링 하는 실리콘 IC의 중수소 어닐링 방법에 관한 것이다. 중수소 어닐링은, 산화막 증착(oxide deposition)과 같은 전형적인 공정이 진행되는 동안 수행될 수 있다. 본 발명에 따르면 층 내부를 포함하는 구조체의 소정 요구되는 위치에서 중수소가 혼합될 수 있다. 중수소를 혼합하는 제조 공정은 모든 엄격한 열처리 공정이 수행된 후에 이루어지는 것이 바람직하지만, 상호 연결 층이 형성되기 전, 즉, 제 1 층간 유전체 층이 형성되기 전에 이루어진다.

Description

실리콘 집적 회로의 제조 방법{PASSIVATING TECHNIQUES FOR SILICON IC DEVICES}
본 발명은 실리콘 집적 회로의 제조 방법에 관한 것으로서, 특히, 소자의 수명 연장을 위한 실리콘 집적 회로의 보호 방법에 관한 것이다.
산업계에서는 오랜 동안 실리콘 집적 회로에 수소 보호막이 사용되었었다. 이것은 pn 접합 소자에서 핫 캐리어 영향을 감소시키기 위해서 수립된 기법이다. 전형적으로, 제조 공정의 마지막 정도에 수소로에서 IC 소자를 어닐링하여, 소자의 몸체에 상당량의 수소를 혼합한다. 여기에서 불필요한 핫 캐리어는 게터링(gattering) 한다. 일반적으로 사용되는 소자는 제조후 그 구조체 내에 잉여 수소가 남아 있는 것이 보다 효과적이다.
이러한 방식에서는 수소 가스의 확산이 빨라서 완성된 IC에서 유효한 수준을 유지하기 어려운 문제점이 있다. 최근, 수소와 마찬가지로 핫 일렉트론을 게터링하지만 수소 보다 천천히 확산되는 중수소를 수소 대신 사용하는 방법이 제안되었었다. 또한 수소보다 질량이 높은 수소의 동위 원소를 사용하는 방법이 제안되었었다. 그리고, 소자를 제조하는 동안 산화물과 다결정실리콘을 증착하기 위한 중수소화 전조 기체(deuterated precursor gases)를 사용해서 실리콘 IC 소자 구조체 내에 중수소를 혼합하는 방법이 제안되었었다. 예를 들면, 미국 특허 출원[Gregor et al Case 12-12]에 개시되어 있다. SiD4나 중수소화된 TEOS(Si(OC22D55)4와 같은 중수소화 전조 기체를 사용하면 효과는 있지만, 이들 재료는 비싸다.
소자의 면적 축소에 따라, 핫 캐리어에 관한 문제로 인해 소자의 성능 및 수명에 대한 역효과가 커지고 있다. 따라서, 핫 캐리어 영향을 줄이거나 없애기 위한 개선된 기법이 지속적으로 요구된다.
본 출원인은 소자 제조의 비교적 초기 단계에 중수소를 어닐링하는 중수소를 이용한 실리콘 IC 소자 보호 기법을 제안한다. 이 방법으로 핫 전자 주입이 이루어지는 소자 주변에서 중수소를 보다 효과적으로 배치할 수 있다. 이 방법은 원소 가스로서 중수소를 사용하고 중수소화 전조 재료를 이용하는 종래 기술보다 저렴하다. 또한, 산화 및 다결정 실리콘을 증착하는 공정동안 시간 및 첨가되는 중수소의 총량에 대해서 조절하기 때문에, 중수소가 혼합되는 정도를 조절할 수 있고, 중수소가 혼합될 수자 구조체의 위치에 중수소를 혼합할 수 있다.
도 1∼5는 제조의 초기 단계 동안의 실리콘 IC 웨이퍼의 개략도,
도 6은 본 발명의 일 실시예에 따른 실리콘 IC의 중수소(deuterium) 혼합을 도시한 농도-깊이 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 실리콘 웨이퍼 12 : 필드 산화막
13 : 소자 영역 15 : 게이트 산화 박막
17 : 다결정실리콘 게이트 18 : 소오스 영역
19 : 드레인 영역 21 : 층간 유전체
도 1을 참조하면, 웨이퍼의 소자 영역(13)이 노출된 상태로 남아있는 기판부 위에 필드 산화막(12)을 선택적으로 성장시킨 실리콘 웨이퍼(11)가 도시되어 있다. 본 제조 공정의 현 단계에서 중수소 어닐링하면, 나중에 가장 핫 실리콘 전자 주입 문제가 발생하기 쉬운 IC 소자 구조체 부분인 실리콘 기판 내로 중수소가 혼합될 수 있다. 산화물을 성장시키는 동안 중수소가 외부로 확산될 수 있기 때문에, 필드 산화막을 성장시키기 전의 웨이퍼에 어닐링 하는 것보다 본 발명의 현 단계(단계 1)에서 중수소 어닐링하는 것이 보다 바람직하다.
도 2에는 게이트 산화막이 성장된 디바이스가 도시되어 있다. 게이트 산화막은 참조번호 15로 표시되어 있다. 또한, 게이트 산화막을 성장시키는 데는 원래부터 열처리가 필요하므로 단계 1에서 어닐링하는 것보다 현 단계에서 중수소 어닐링하는 것이 좀 더 바람직하다. 또한, 현 단계에서는 웨이퍼가 게이트 산화막 성장용 반응로에 미리 배치되기 때문에 게이트 산화막을 성장 시키는 동안이나 성장 시킨 후에 반응로로 중수소를 유입시켜 간단히 어닐링을 수행할 수 있다.
본 명세서에 첨부된 도면은 공정 단계의 개략도로서, 본 발명에 따라서 사용될 수 있는 모든 가능한 처리 순서를 부득이하게 도시하지 못했음을 알 수 있을 것이다. 또한, 도면에서 비율 및 소자 면적, 층 두께 등을 표시하지 않은 것이 본 명세서에서 설명된 기법을 사용해서 제조될 수 있는 소자 구조체 상에서의 어떠한 한정을 뜻하기 위한 것은 아니다.
도 3에는 다결정실리콘 게이트(17)가 증착 및 패터닝된(단계 3) 소자가 도시되어 있다. 여기에서 소자 생산 기술에 따라 소오스 영역((18) 및 드레인 영역(19) 위에 게이트 산화막이 형성되어 있을 수도 있고, 그렇지 않을 수도 있다. 빠르게 확산하는 중수소가 소오스 및 드레인 영역에 쉽게 접근할 수 있기 때문에, 이 단계도 중수소 어닐링을 수행하기 적합하다. 이 단계에서 중수소 어닐링을 수행하기 적합한 시점은 다결정 실리콘을 증착하고 난 다음이다. 웨이퍼가 다결정실리콘을 증착하기 위한 LPCVD 반응로에 배치될 수 있지만, 다결정 실리콘을 증착하기 직전이나, 다결정 실리콘을 증착하는 동안에 어닐링된다.
도 4에는 소오스/드레인이 형성된 디바이스가 도시되어 있다. 이 단계(단계 4)는 일련의 제조 공정에서 대부분의 엄격한 열 처리가 제조 공정에서 완료되었지만 소자의 소오스 영역(18) 및 드레인 영역(19)이 여전히 손쉽게 중수소를 함유할 수 있기 때문에, 중수소 어닐링하는 데 적합하다. 이 단계는 웨이퍼가 이미 주입 및 어닐용 반응로에 배치되어 있기 때문에 중수소 어닐링을 수행하기 편리하다. 중수소는 주입하기 전, 도중, 또는 후에 노출될 수 있지만, 중수소의 외부 확산을 감소시키기 위해서 주입 도중이나, 주입 후에 수행하는 것이 바람직하다.
도 5에는 제 1 층간 유전체(21)가 증착된 장치가 도시되어 있다. 이 단계(단계 5)는 단계 4와 마찬가지로 대부분의 웨이퍼의 엄격한 열 공정이 완료된 상태에서 이루어지므로, 이 단계 역시 중수소 어닐링에 적합하다. 중수소는 층간 유전체를 통해서 확산될 것이고, 또는 공정이 완료된 다음 층간 유전체에 남아 있을 것이며, 나중에 기판으로 확산되어 핫 캐리어를 적극적으로 게터링하기 위해서 사용될 수도 있다. 또한 이 단계는 웨이퍼가 이미 증착용 반응로에 탑재되어 있으므로, 선택하기 편하다. 어닐링용 중수소는 산화물을 증착하기 전이나, 증착하는 도중, 또는 증착하고 나서 반응로에 유입될 것이다.
기본적으로 금속 층 형성, 층간 유전체 형성, 층간 플러그 형성 공정등으로 이루어지는 소자를 완성하기 까지의 일련의 웨이퍼 형성 단계는 그와 관련해서 중수소 어닐링 공정도 포함하지만 의도하는 영역, 즉, 실리콘 기판 근처에서 중수소를 배치하는 것은 덜 바람직하다.
단계 2∼5에 관련한 상술한 제안에 따르면, 중수소 어닐링 처리는 일련의 웨이퍼 제조 공정에서 통상적으로 사용되는 반응로에서 실행되는 것이 바람직하다. 이것은 별도의 어닐링 단계를 수행하거나 운용하지 않기 때문에 본 발명의 방법에 대해 간단히 다른 공정에 추가하여 비용을 감소시킬 수 있다. 중수소 어닐링 반응로로는, 다결정실리콘 증착용으로 사용되는 LPCVD 방응기 및 산화물 측장용으로 사용되는 CVD 반응기, 플라즈마 반응기 또는 플라즈마 강화 CVD(PE-CVD) 반응기를 사용하는 것이 바람직하다. 따라서, 단계 3∼5에 관련하여 중수소 어닐링을 수행하는 것이 바람직하다.
본 발명의 효과를 실현하기 위해서, 사이렌과 TEOS 전조 둘다 사용해서 산화물을 증착하는 동안 중수소를 노출시킨다. 사이렌 및 일산화질소(nitrous oxide) 전조를 사용하는 산화물 증착은 다음에 이어지는 플라즈마 반응기에서 이루어진다. 각 유량은 사이렌 50sccm, 일산화질소 1200sccm 및 D20∼200sccm 이다. 본 발명에 따르면 산화물 또는 다결정실리콘의 증착과 관련된 중수소 유입의 시간 조절만으로 요구되는 임의 소자 위치에서 중수소를 배치할 수 있는 효과가 있다. 상술한 파라메터를 사용하는 산화물의 증착율은 대략 75Å/sec이다. 200sccm을 흘려서 증착된 막에서의 중수소 수준은 SIMS로 측정한 결과 3×1020이었는데, 이것은 수소 농도와 거의 같다. 증착용 RF 파워는 250W이다.
도 6에는 상술한 실연 결과가 도시되어 있다. atoms/㎤에서의 중수소 농도가 ㎚로 증착된 층에서의 깊이에 대해 도시되어 있다. 이 도면을 참조하면, 산화막을 증착하는 동안 중수소를 노출함으로써 증착된 산화막에 중수소를 효과적으로 배치할 수 있다는 것을 알 수 있다. 중수소를 0에서 출발해서 200 sccm까지 변화시키고 다시 0으로 흘렸을 때의 결과가 도시되어 있다. 증착되는 동안 중수소를 노출하면 필요한 곳 어디에서 든지 고농도의 중수소를 배치할 수 있는 효과가 있다. 또한, 산화층의 내부에 배치된 중수소는 중수소가 사용되는 공정동안 구조체 내에 보다 많이 남아 있을 수 있것이다. 또한, 본 발명에 따른 공정은, 동일한 효과를 얻기 위해서 종래보다 적은양의 중수소가 사용될 것이다.
또한 중수소 어닐링은 TEOS를 사용한 산화막 성장과 관련해서 수행된다. 이들은 표준 TEOS 공정 조건을 사용해서 0∼120sccm 중에서 추가되는 중수소로 이루어진다. 증착된 막에서 중수소 농도 10×1019범위의 중후반 이었다. 본 발명의 목표를 달성하기 위해서는 증착된 막의 소정 위치에서 중수소 농도가 적어도 1×1019이어야 하고,1×1019보다 큰 것이 바람직하다. 반응기 내의 중수소 농도는 거의 사용되는 공정에 달려있지만 일반적으로 반응로의 대기 용량의 적어도 5%가 바람직하다. 본 발명의 제조 공정을 사용해서 주어진 게터링 능률에 대해서 요구되는 농도는, 종래 기술의 다음 금속 어닐링보다 충분히 낮아야 한다.
증착된 산화막에서의 중수소 확산율은, 사이렌에 기초한 증착에서의 확산율이 TEOS를 사용해서 증착된 막에서의 확산율보다 훨씬 낮다는 것을 매우 명확하게 알 수 있다. 따라서, 본 발명의 바람직한 실시예에 있어서, TEOS가 증착되는 동안 중수소를 혼합하는 것이 바람직하고, 이어지는 사이렌에 기반 증착은 캡층(capping layer)으로 작용하여 산화막으로부터의 중수소 외부 확산을 감소한다.
이들 실연에 사용되는 반응로는 AMI-5000 플라즈마 증착 장비이다. 대개, 웨이퍼는 가열된 상태여서 웨이퍼 내에 중수소가 쉽게 혼합되므로, 상술한 증착 공정의 소정 단계와 관련하여 중수소 분위기에서 웨이퍼를 가열하는 것이 효과적일 것이다. 본 발명의 중수소 처리를 플라즈마로 수행하는 데 따른 장점은, 처리 온도가 비교적 낮다(즉, 300∼500℃)는 점이다. 따라서, 제 1 유전체 층 형성 단계(단계 5)에서 프라즈마로 중수소 어닐링을 수행하면 웨이퍼에 대한 열 노출을 최소화하고, 제조 공정 중의 외부 확산으로 인한 중수소의 손실을 최소화한다. 중수소 어닐링은 적어도 대략 400℃의 온도에서 적어도 한 시간 동안 수행하는 것이 바람직하다.
당업자라면 전형적으로 상술한 설명보다 복잡한 공정을 수반하는 실리콘 IC이 제조방법을 이해할 수 있을 것이다. 예를 들면, 통상적으로 다결정실리콘 게이트를 형성한 후, 산화층을 증착하고 나서 측벽 스페이서를 형성하도록 그 층을 식각한 다음 LDD 구조체르 형성하도록 두 단계로 소오스 및 드레인을 주입한다. 이들 및 다른 단계는 본 발명에 다른 기법을 사용하는 전체 제조 공정에 포함될 것이다. 중수소 혼합은 효과적으로 산화막 증착과 연관될 것이나, 중수소 노출은 소오스 및 드레인 형성과 활성화 어닐링에 따르는 것이 바람직하다.
또한, 중수소 노출을 위한 일련의 공정 중에서 바람직한 단계는 소오스 및 드레인의 형성과 활성화 어닐링한 다음이지만, 급속 열 어닐링(rapid thermal anneal) 공정을 사용하면 중수소가 외부 확산되는 시간을 최소화 할 수 있고 그 단계에서 중수소를 보다 효과적으로 노출시킬 수 있음을 알 수 있을 것이다.
상술한 설명에서 중수소는 바람직한 게터링 작용제로 언급되었지만, 수소의 다른 동위체가 사용될 수도 있고, 본 명세서 및 첨부된 특허청구범위에서 정의된 중수소에 대한 등가물로서 간주되어야만 할 것이다.
대개의 실리콘 IC 제조 기법은 전통적이기 때문에 본 발명을 실천하기 위해서 본 명세서에서 상세히 설명할 필요는 없다. 예를 들면, 다결정실리콘을 증착하는 방법, 리쏘그래피 기법으로 다결정실리콘을 패턴닝해서 게이트 구조체를 형성하는 방법, 다결정실리콘 및 층간 유전체를 식각하는 방법, 금속 상호 연결층을 증착 및 패터닝 하는 방법 등은 본 발명에 포함되진 않지만 본 발명의 각 단계에 대해서 주어진 전후관계에 대한 일반적인 운용으로서 명백해질 것이다.
당업자라면 본 발명의 다양한 추가 변형할 수 있을 것이다. 근본적으로 본 이론 및 개선되어 있는 당업계를 통해서 그와 상응하는 이론에 의거한 본 명세서의 명확한 설명으로부터 유래된 모든 변형은 본 발명의 사상 범주내에서 설명 및 특허청구범위로서 고려되는 것이 바람직할 것이다.
본 발명에 따르면, 핫 캐리어 영향을 줄일 수 있는 효과가 있다.

Claims (10)

  1. (가) 실리콘 웨이퍼에 노출된 부분이 남도록 상기 실리콘 웨이퍼의 일부분에 필드 산화막을 형성하는 단계와,
    (나) 상기 웨이퍼의 상기 노출된 부분 위에 게이트 유전체를 형성하는 단계와,
    (다) 상기 게이트 유전체의 상부에 다결정실리콘 층을 형성하는 단계와,
    (라) 상기 다결정실리콘 층으로부터 실리콘 게이트 전극을 형성하는 단계와,
    (마) 상기 웨이퍼에 소오스 및 드레인을 형성하기 위한 불순물을 주입하는 단계와,
    (바) 상기 소오스 및 드레인을 형성하기 위해서 주입한 불순물을 어닐링하는 단계와,
    (사) 상기 실리콘 게이트 전극 위에 층간 유전체를 형성하는 단계와,
    (아) 상기 층간 유전체의 상부에 금속 상호 연결 층을 형성하고나서 패터닝하는 단계를 포함하는 실리콘 집적 회로의 제조 방법에 있어서,
    상기 (다), (바) 및 (사) 단계중 어느 한 단계와 함께 상기 웨이퍼가 중수소(deuterium)로 가열되는 실리콘 집적 회로의 제조 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는,
    상기 (사) 단계와 함께 중수소로 가열되는 실리콘 집적 회로의 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 웨이퍼는,
    상기 다결정실리콘 층을 형성하는 동안 중수소 분위기에서 가열되는 실리콘 집적 회로의 제조 방법.
  4. 제 1 항에 있어서,
    상기 웨이퍼는,
    상기 층간 유전체 층을 형성하는 동안 중수소 분위기에서 가열되는 실리콘 집적 회로의 제조 방법.
  5. 제 4 항에 있어서,
    상기 층간 유전체 층은,
    전조 재료(precursor material)로서 TEOS를 사용해서 형성되는 실리콘 집적 회로의 제조 방법.
  6. 제 4 항에 있어서,
    상기 층간 유전체 층은,
    전조 재료로서 사이렌(silane)을 사용해서 형성되는 실리콘 집적 회로의 제조 방법.
  7. 제 5 항에 있어서,
    상기 실리콘 집적 회로의 제조 방법은,
    상기 층간 유전체 층의 상부에 전조 재료로서 사이렌을 사용해서 유전체 층을 형성하는 단계를 더 포함하는 실리콘 집적 회로의 제조 방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼는가 상기 (다), (바) 및 (사) 단계중 어느 한 단계와 함께 상기 웨이퍼가 중수소(deuterium)로 가열되는 공정은,
    동일한 반응로에서 이루어 지는 실리콘 집적 회로의 제조 방법.
  9. 제 8 항에 있어서,
    상기 층간 유전체는,
    플라즈마 공정을 사용해서 형성되는 실리콘 집적 회로의 제조 방법.
  10. 제 1 항에 있어서,
    상기 웨이퍼는,
    적어도 400℃의 온도에서 적어도 한 시간동안 중수소로 가열되는 실리콘 집적 회로의 제조 방법.
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