JP2000208526A - シリコン集積回路の製造方法 - Google Patents
シリコン集積回路の製造方法Info
- Publication number
- JP2000208526A JP2000208526A JP2000004786A JP2000004786A JP2000208526A JP 2000208526 A JP2000208526 A JP 2000208526A JP 2000004786 A JP2000004786 A JP 2000004786A JP 2000004786 A JP2000004786 A JP 2000004786A JP 2000208526 A JP2000208526 A JP 2000208526A
- Authority
- JP
- Japan
- Prior art keywords
- deuterium
- wafer
- dielectric layer
- layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 27
- 239000010703 silicon Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims abstract description 78
- 229910052805 deuterium Inorganic materials 0.000 claims abstract description 78
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 239000012298 atmosphere Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract 4
- 238000000034 method Methods 0.000 claims description 34
- 238000000151 deposition Methods 0.000 claims description 30
- 239000002243 precursor Substances 0.000 claims description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 6
- 229910000077 silane Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 abstract description 13
- 229920001296 polysiloxane Polymers 0.000 abstract 1
- 230000008021 deposition Effects 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 13
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 239000001257 hydrogen Substances 0.000 description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 12
- 238000012545 processing Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005247 gettering Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- -1 SiD 4 Chemical compound 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ホットキャリア注入の部位に近接して重水素
を導入するために、 シリコンＩＣの製造ステップの比
較的初期段階で、シリコンウエハーを重水素アニール処
理を行う方法を提供する。 【解決手段】 本発明の重水素アニールは、酸化物堆積
のような通常の処理プロセスの間に実行することができ
る。本発明を用いることにより重水素は所望の層の中を
含め構造体内いずれの場所にも導入することができる。
重水素を導入するための製造プロセスの好ましい段階
は、あらゆる過酷な熱処理の後であるが、相互接続層が
形成する前におこなう。すなわち第１レベル間誘電体層
を形成する前におこなうのがよい。
を導入するために、 シリコンＩＣの製造ステップの比
較的初期段階で、シリコンウエハーを重水素アニール処
理を行う方法を提供する。 【解決手段】 本発明の重水素アニールは、酸化物堆積
のような通常の処理プロセスの間に実行することができ
る。本発明を用いることにより重水素は所望の層の中を
含め構造体内いずれの場所にも導入することができる。
重水素を導入するための製造プロセスの好ましい段階
は、あらゆる過酷な熱処理の後であるが、相互接続層が
形成する前におこなう。すなわち第１レベル間誘電体層
を形成する前におこなうのがよい。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン集積回路
の製造方法に関し、特にデバイスの寿命を延ばしたシリ
コン集積回路を不動態化処理する方法に関する。
の製造方法に関し、特にデバイスの寿命を延ばしたシリ
コン集積回路を不動態化処理する方法に関する。
【０００２】
【従来の技術】シリコン集積回路を水素でパッシベーシ
ョンする（不動態化する）ことは、長年産業界で用いら
れている。ｐ−ｎ接合部を具備する素子のホットキャリ
アの影響を逓減する技術が確立されている。通常ＩＣデ
バイスは、製造サイクルの終了近傍において、水素炉で
アニールして素子に水素を多量に含有させ、望ましくな
いホットキャリアのゲッタリング機能を実行している。
素子が使用中に有効に動作するために、水素は製造が完
了した後も素子の構造体内に残留しなければならない。
ョンする（不動態化する）ことは、長年産業界で用いら
れている。ｐ−ｎ接合部を具備する素子のホットキャリ
アの影響を逓減する技術が確立されている。通常ＩＣデ
バイスは、製造サイクルの終了近傍において、水素炉で
アニールして素子に水素を多量に含有させ、望ましくな
いホットキャリアのゲッタリング機能を実行している。
素子が使用中に有効に動作するために、水素は製造が完
了した後も素子の構造体内に残留しなければならない。
【０００３】このようにして水素を用いる際の問題点
は、高速ガスの拡散であり、最終製品のＩＣにおいてガ
スを有効なレベルに維持することは困難な点である。近
年、水素の代わりに重水素で置換することが提案されて
いる。その理由は、重水素は、ホットエレクトロンをゲ
ッタリング(gettering)する機能と同一であるが、水素
より重いためによりゆっくりとしか拡散しないからであ
る。水素の高次の同位元素を用いることもまた提案され
ている。
は、高速ガスの拡散であり、最終製品のＩＣにおいてガ
スを有効なレベルに維持することは困難な点である。近
年、水素の代わりに重水素で置換することが提案されて
いる。その理由は、重水素は、ホットエレクトロンをゲ
ッタリング(gettering)する機能と同一であるが、水素
より重いためによりゆっくりとしか拡散しないからであ
る。水素の高次の同位元素を用いることもまた提案され
ている。
【０００４】シリコン製ＩＣデバイスの構造内に水素を
含有させるために、デバイスの製造中に、酸化物とポリ
シリコンの堆積の際に、重水素を含有したプリカーサガ
スを用いることが提案されている。これに関しては、米
国特許出願（Gregor et al１２〜１２）参照のこと。重
水素を含有したプリカーサガス、例えばＳｉＤ4、また
は重水素含有ＴＥＯＳ（Ｓｉ（ＯＣ2Ｄ5）4）は効果的
であるが、これらの材料は高価である。
含有させるために、デバイスの製造中に、酸化物とポリ
シリコンの堆積の際に、重水素を含有したプリカーサガ
スを用いることが提案されている。これに関しては、米
国特許出願（Gregor et al１２〜１２）参照のこと。重
水素を含有したプリカーサガス、例えばＳｉＤ4、また
は重水素含有ＴＥＯＳ（Ｓｉ（ＯＣ2Ｄ5）4）は効果的
であるが、これらの材料は高価である。
【０００５】
【発明が解決しようとする課題】デバイスの寸法が小さ
くなるにつれて、ホットキャリアが関連する問題は、デ
バイスの性能及びデバイスの寿命に対し大きな悪影響を
及ぼしている。かくして、ホットキャリアの影響を逓減
あるいは削除するような改善された技術を依然として必
要とされている。
くなるにつれて、ホットキャリアが関連する問題は、デ
バイスの性能及びデバイスの寿命に対し大きな悪影響を
及ぼしている。かくして、ホットキャリアの影響を逓減
あるいは削除するような改善された技術を依然として必
要とされている。
【０００６】
【課題を解決するための手段】従って本発明は、重水素
アニールをデバイスの製造段階の比較的初期の段階で行
い、シリコン製ＩＣデバイスをパッシベーションする技
術を提供する。このようにして重水素は、ホットエレク
トロン注入が発生するようなデバイスの近傍により有効
に注入される。本発明は、重水素を元素ガスとして用
い、従来の重水素を含有したプリカーサ材料を用いる手
法よりも高価ではない。
アニールをデバイスの製造段階の比較的初期の段階で行
い、シリコン製ＩＣデバイスをパッシベーションする技
術を提供する。このようにして重水素は、ホットエレク
トロン注入が発生するようなデバイスの近傍により有効
に注入される。本発明は、重水素を元素ガスとして用
い、従来の重水素を含有したプリカーサ材料を用いる手
法よりも高価ではない。
【０００７】さらにまた、本発明のアプローチでは、注
入される重水素のレベルをより精密に制御でき、かつ水
素を組み込むことが必要な場所内に配置できる。その理
由は、製造プロセスの間、重水素が注入される時間及び
その量に関する制御は酸化物とポリシリコンの堆積プロ
セスとは独立して行うことができるからである。
入される重水素のレベルをより精密に制御でき、かつ水
素を組み込むことが必要な場所内に配置できる。その理
由は、製造プロセスの間、重水素が注入される時間及び
その量に関する制御は酸化物とポリシリコンの堆積プロ
セスとは独立して行うことができるからである。
【０００８】
【発明の実施の形態】図１を参照すると、シリコンウェ
ハーは基板１１の一部の上に選択的に成長したフィール
ド酸化物領域１２を有し、そしてウェハーのデバイス酸
化物の部分が露出している。プロセスのこの時点におけ
る重水素アニールにより、シリコン製基板１１内に重水
素を導入することができ、その部分はＩＣデバイス構造
の後でのホットエレクトロン注入の問題に対し最も敏感
な部分である。このステップ（ステップ１と称する）の
重水素アニールは、フィールド酸化物１２成長の前に裸
のウェハーをアニールよりも好ましい。その理由は、フ
ィールド酸化物１２成長ステップの間に重水素の外部拡
散（outdiffusion) が発生するからである。
ハーは基板１１の一部の上に選択的に成長したフィール
ド酸化物領域１２を有し、そしてウェハーのデバイス酸
化物の部分が露出している。プロセスのこの時点におけ
る重水素アニールにより、シリコン製基板１１内に重水
素を導入することができ、その部分はＩＣデバイス構造
の後でのホットエレクトロン注入の問題に対し最も敏感
な部分である。このステップ（ステップ１と称する）の
重水素アニールは、フィールド酸化物１２成長の前に裸
のウェハーをアニールよりも好ましい。その理由は、フ
ィールド酸化物１２成長ステップの間に重水素の外部拡
散（outdiffusion) が発生するからである。
【０００９】図２は、ゲート酸化物層１５が成長した後
の状態を示す。このステップ（ステップ２）で水素アニ
ールを行うのが好ましく、さらにステップ１におけるよ
りも若好ましい。その理由は、ゲート酸化物層１５の成
長ステップに固有の熱処理が行われるからである。この
ステップにおけるアニールは、すでにゲート酸化物層１
５を成長させる炉内に配置されているため便利である。
そしてゲート酸化物層１５の成長の間あるいはその後の
いずれかで、炉内に重水素を導入することは簡単だから
である。
の状態を示す。このステップ（ステップ２）で水素アニ
ールを行うのが好ましく、さらにステップ１におけるよ
りも若好ましい。その理由は、ゲート酸化物層１５の成
長ステップに固有の熱処理が行われるからである。この
ステップにおけるアニールは、すでにゲート酸化物層１
５を成長させる炉内に配置されているため便利である。
そしてゲート酸化物層１５の成長の間あるいはその後の
いずれかで、炉内に重水素を導入することは簡単だから
である。
【００１０】本明細書に添付したのは必用な処理段階を
示すものであり、必ずしも本発明で使用されるすべての
処理を示すものではない。また、図面はデバイスの寸法
通り及び層の厚さ通りには描いていない。
示すものであり、必ずしも本発明で使用されるすべての
処理を示すものではない。また、図面はデバイスの寸法
通り及び層の厚さ通りには描いていない。
【００１１】図の３は、ポリシリコン製ゲート１７の堆
積及びパターンニング（ステップ３）の後の素子の状態
を示し、ソース領域１８とドレイン領域１９の上のゲー
ト酸化物層１５は、デバイスの使用される技術によって
は在っても無くてもよい。このステップは重水素アニー
ルを行うのに適したものである。その理由は、ソース領
域１８とドレイン領域１９は、重水素の高速拡散をおこ
しやすいからである。この場合、ポリシリコン堆積前に
行うのが好ましい。ウェハーは、ポリシリコン堆積用の
ＬＰＣＶＤリアクター内に配置されるが、ただしポリシ
リコン堆積の寸前あるいはその間で重水素アニールが行
われる。
積及びパターンニング（ステップ３）の後の素子の状態
を示し、ソース領域１８とドレイン領域１９の上のゲー
ト酸化物層１５は、デバイスの使用される技術によって
は在っても無くてもよい。このステップは重水素アニー
ルを行うのに適したものである。その理由は、ソース領
域１８とドレイン領域１９は、重水素の高速拡散をおこ
しやすいからである。この場合、ポリシリコン堆積前に
行うのが好ましい。ウェハーは、ポリシリコン堆積用の
ＬＰＣＶＤリアクター内に配置されるが、ただしポリシ
リコン堆積の寸前あるいはその間で重水素アニールが行
われる。
【００１２】図４は、ソース／ドレイン注入と拡散後の
素子の状態を示す。このステップ（ステップ４）は、重
水素アニールを行うのに適したものである。その理由
は、製造シーケンスで、多くの過酷な熱処理がすでに完
了されているからである。素子のソース領域１８とドレ
イン領域１９は、依然として重水素を簡単に導入し易
い。その理由として、ウェハーは注入拡散とアニールの
為に、炉内にすでに配置されているからである。重水素
に晒すことは、注入拡散の前、間、あるいは後で行うこ
ともできるが、重水素の外部拡散を防ぐために注入拡散
の間あるいは後に行うのが望ましい。
素子の状態を示す。このステップ（ステップ４）は、重
水素アニールを行うのに適したものである。その理由
は、製造シーケンスで、多くの過酷な熱処理がすでに完
了されているからである。素子のソース領域１８とドレ
イン領域１９は、依然として重水素を簡単に導入し易
い。その理由として、ウェハーは注入拡散とアニールの
為に、炉内にすでに配置されているからである。重水素
に晒すことは、注入拡散の前、間、あるいは後で行うこ
ともできるが、重水素の外部拡散を防ぐために注入拡散
の間あるいは後に行うのが望ましい。
【００１３】図５は、第１レベル間誘電体層２１の堆積
後の素子を示す。このステップ（ステップ５）は、重水
素アニールを行うのに適している。その理由は、ウェハ
ーの過酷な熱処理の大部分が行われた第４ステップの品
質と同じだからである。重水素は、レベル間誘電体層２
１を通して拡散するが、処理が完了するまでレベル間誘
電体層２１内に残留し、ホットキャリアをゲッタリング
するために基板１１内に後に拡散できるからである。こ
のステップは、選択的事項である。その理由は、ウェハ
ーはすでに堆積用の炉内に配置されているからである。
アニール用の重水素は、酸化物成長ステップの前、間、
あるいは後のいずれにも炉内に導入することができる。
後の素子を示す。このステップ（ステップ５）は、重水
素アニールを行うのに適している。その理由は、ウェハ
ーの過酷な熱処理の大部分が行われた第４ステップの品
質と同じだからである。重水素は、レベル間誘電体層２
１を通して拡散するが、処理が完了するまでレベル間誘
電体層２１内に残留し、ホットキャリアをゲッタリング
するために基板１１内に後に拡散できるからである。こ
のステップは、選択的事項である。その理由は、ウェハ
ーはすでに堆積用の炉内に配置されているからである。
アニール用の重水素は、酸化物成長ステップの前、間、
あるいは後のいずれにも炉内に導入することができる。
【００１４】ウェハーの製造後の段階は、素子の製造の
完了に向けてのもので、基本的には金属化レベル、レベ
ル間誘電体層、レベル間プラグ等の形成からなる。ま
た、そこで重水素アニール処理をしてもよいが、重水素
をそれが機能するよう意図した領域すなわちシリコン製
基板に近接して置く観点からすると、あまり好ましいも
のではない。
完了に向けてのもので、基本的には金属化レベル、レベ
ル間誘電体層、レベル間プラグ等の形成からなる。ま
た、そこで重水素アニール処理をしてもよいが、重水素
をそれが機能するよう意図した領域すなわちシリコン製
基板に近接して置く観点からすると、あまり好ましいも
のではない。
【００１５】上記したように、ステップ２〜５に際し重
水素アニールプロセスは、ウェハーの製造シーケンスで
通常用いられる炉内に導入するのは好ましい。これによ
り本発明の方法が簡単になりかつコストがやすくなる。
その理由は、別のアニールステップ及びそれを処理する
必要が無くなるからである。重水素アニール用の炉の選
択は、ポリシリコン堆積用に使用されるＬＰＣＶＤリア
クター及び酸化物堆積用のＣＶＤ、プラズマ、またはプ
ラズマ強化ＣＶＤ（ＰＥ−ＣＶＤ）リアクターである。
かくして重水素アニールは、ステップ３〜５で行うこと
ができる。
水素アニールプロセスは、ウェハーの製造シーケンスで
通常用いられる炉内に導入するのは好ましい。これによ
り本発明の方法が簡単になりかつコストがやすくなる。
その理由は、別のアニールステップ及びそれを処理する
必要が無くなるからである。重水素アニール用の炉の選
択は、ポリシリコン堆積用に使用されるＬＰＣＶＤリア
クター及び酸化物堆積用のＣＶＤ、プラズマ、またはプ
ラズマ強化ＣＶＤ（ＰＥ−ＣＶＤ）リアクターである。
かくして重水素アニールは、ステップ３〜５で行うこと
ができる。
【００１６】本発明の有効性を示すために、重水素への
露出をシランプリカーサとＴＥＯＳプリカーサの両方を
用いた酸化物堆積の間に行った。シランプリカーサと窒
素酸化物プリカーサを用いた酸化物堆積は、以下のガス
流を用いたプラズマリアクター内で行われた。すなわ
ち、シラン−５０ｓｃｃｍ、窒素酸化物−１２００ｓｃ
ｃｍ、Ｄ２−２００ｓｃｃｍである。
露出をシランプリカーサとＴＥＯＳプリカーサの両方を
用いた酸化物堆積の間に行った。シランプリカーサと窒
素酸化物プリカーサを用いた酸化物堆積は、以下のガス
流を用いたプラズマリアクター内で行われた。すなわ
ち、シラン−５０ｓｃｃｍ、窒素酸化物−１２００ｓｃ
ｃｍ、Ｄ２−２００ｓｃｃｍである。
【００１７】本発明のプロセスの利点は、重水素を酸化
物の堆積あるいはポリシリコンの堆積の際、重水素を導
入するタイミングにより必要とされる素子構造のどの時
点でも導入することができる点である。前述のパラメー
ターを用いた酸化物の堆積レートは、約７５A/secであ
る。２００ｓｃｃｍフローでの堆積したフィルム内のＳ
ＩＭＳにより測定した重水素レベルは、３Ｅ２０（３ｘ
１０20）原子／ｃｃである。これは水素の濃度にほぼ等
しい。堆積用のＲＦパワーは、２５０ワットであった。
物の堆積あるいはポリシリコンの堆積の際、重水素を導
入するタイミングにより必要とされる素子構造のどの時
点でも導入することができる点である。前述のパラメー
ターを用いた酸化物の堆積レートは、約７５A/secであ
る。２００ｓｃｃｍフローでの堆積したフィルム内のＳ
ＩＭＳにより測定した重水素レベルは、３Ｅ２０（３ｘ
１０20）原子／ｃｃである。これは水素の濃度にほぼ等
しい。堆積用のＲＦパワーは、２５０ワットであった。
【００１８】上記に示した結果を図６に示す。重水素濃
度（単位：原子／ｃｍ3）と堆積した酸化物内の重水素
の深さ（単位：ｎｍ)で示してある。この図は、重水素
が酸化物堆積中に重水素に露出することにより堆積した
酸化物中に有効に存在することを示している。リアクタ
ー内の重水素流は、０からスタートし２００ｓｃｃｍで
また０に戻ったもので、その結果を示す。
度（単位：原子／ｃｍ3）と堆積した酸化物内の重水素
の深さ（単位：ｎｍ)で示してある。この図は、重水素
が酸化物堆積中に重水素に露出することにより堆積した
酸化物中に有効に存在することを示している。リアクタ
ー内の重水素流は、０からスタートし２００ｓｃｃｍで
また０に戻ったもので、その結果を示す。
【００１９】堆積中に重水素に晒す利点は、より高濃度
の重水素をどこにでも必要な場所に配置することができ
る点である。酸化物層内の内部に重水素を入れることに
より、使用される重水素の量に比較して処理プロセスの
間、素子内により多くの重水素が残留することができ
る。本発明のプロセスは従来技術と比較して同じ効果を
得るためには、より少量の重水素でよい点である。
の重水素をどこにでも必要な場所に配置することができ
る点である。酸化物層内の内部に重水素を入れることに
より、使用される重水素の量に比較して処理プロセスの
間、素子内により多くの重水素が残留することができ
る。本発明のプロセスは従来技術と比較して同じ効果を
得るためには、より少量の重水素でよい点である。
【００２０】重水素アニールは、ＴＥＯＳを用いた酸化
物成長と共に行うこともできる。これは、重水素が０か
ら１２０ｓｃｃｍで添加された標準のＴＥＯＳ堆積条件
を用いて行われた。堆積フィルム中の重水素濃度は、１
０E１９（１ｘ１０19）の後半である。本発明の目的
は、堆積フィルム中のある場所における重水素濃度を１
E＋１８以上好ましくは１E＋１９にすることである。
物成長と共に行うこともできる。これは、重水素が０か
ら１２０ｓｃｃｍで添加された標準のＴＥＯＳ堆積条件
を用いて行われた。堆積フィルム中の重水素濃度は、１
０E１９（１ｘ１０19）の後半である。本発明の目的
は、堆積フィルム中のある場所における重水素濃度を１
E＋１８以上好ましくは１E＋１９にすることである。
【００２１】これらのレベルを達成するのに必要なリア
クター内の重水素濃度は、用いられるプロセスにより大
幅に変わるが、一般的にはリアクターの周囲の５％以上
が推奨される。本発明のプロセスを用いたあるゲッタリ
ング効率に必要とされる濃度は従来技術のポスト金属ア
ニールよりも大幅に低い。
クター内の重水素濃度は、用いられるプロセスにより大
幅に変わるが、一般的にはリアクターの周囲の５％以上
が推奨される。本発明のプロセスを用いたあるゲッタリ
ング効率に必要とされる濃度は従来技術のポスト金属ア
ニールよりも大幅に低い。
【００２２】堆積酸化物フィルム中の重水素の拡散速度
は大幅に変わり、シランベースの堆積内での拡散速度
は、ＴＥＯＳを用いたフィルム堆積内の拡散速度におけ
るよりもはるかに低い。そのため本発明の一実施例に示
したように、重水素の含有ステップは、ＴＥＯＳ堆積の
間重水素の含有ステップを実行した後に、シランベース
の堆積を行い、キャップ層として機能させて酸化物から
重水素の外部拡散を回避するのがよい。
は大幅に変わり、シランベースの堆積内での拡散速度
は、ＴＥＯＳを用いたフィルム堆積内の拡散速度におけ
るよりもはるかに低い。そのため本発明の一実施例に示
したように、重水素の含有ステップは、ＴＥＯＳ堆積の
間重水素の含有ステップを実行した後に、シランベース
の堆積を行い、キャップ層として機能させて酸化物から
重水素の外部拡散を回避するのがよい。
【００２３】これらの実施例に示した炉は、ＡＭＹ−５
０００プラズマ堆積システムである。上記の堆積ステッ
プと共に、重水素雰囲気内でウェハーを加熱することが
効果的である。その理由は、ウェハーのこの温度は、ウ
ェハー内に重水素を含有するのに容易だからである。
０００プラズマ堆積システムである。上記の堆積ステッ
プと共に、重水素雰囲気内でウェハーを加熱することが
効果的である。その理由は、ウェハーのこの温度は、ウ
ェハー内に重水素を含有するのに容易だからである。
【００２４】プラズマプロセス内で本発明の重水素含有
プロセスを行う利点は、プロセスの温度が比較的低いす
なわち３００℃から５００Ｏ℃だからである。プラズマ
炉内における第１レベル間誘電体層の堆積（ステップ
５）における重水素アニールを行うことにより、ウェハ
ーの熱に対する露出を最小にする。また、処理間の外部
拡散に起因する重水素の損失も最小にする。重水素アニ
ールの好ましい条件は、４００Ｏ℃以上の温度で１時間
以上の間にわたる加熱である。
プロセスを行う利点は、プロセスの温度が比較的低いす
なわち３００℃から５００Ｏ℃だからである。プラズマ
炉内における第１レベル間誘電体層の堆積（ステップ
５）における重水素アニールを行うことにより、ウェハ
ーの熱に対する露出を最小にする。また、処理間の外部
拡散に起因する重水素の損失も最小にする。重水素アニ
ールの好ましい条件は、４００Ｏ℃以上の温度で１時間
以上の間にわたる加熱である。
【００２５】シリコンＩＣデバイスを製造することは、
上記したよりもより複雑な処理を必要とする。例えはポ
リシリコンゲートを形成した後は、酸化物層を堆積し、
その層をエッチングして側壁スペーサーを形成する。さ
らにその後、二段階でソースとドレインを注入してＬＤ
Ｄ構造を形成するのが一般的である。
上記したよりもより複雑な処理を必要とする。例えはポ
リシリコンゲートを形成した後は、酸化物層を堆積し、
その層をエッチングして側壁スペーサーを形成する。さ
らにその後、二段階でソースとドレインを注入してＬＤ
Ｄ構造を形成するのが一般的である。
【００２６】この他のステップは、本発明を用いる製造
プロセスに含めることができる。重水素含有は、側壁ス
ペーサーを形成するための酸化物堆積と共に行うのが効
率的であるが、ただし重水素への露出は、ソースとドレ
インの拡散および活性化アニールの後に行うのが好まし
い。
プロセスに含めることができる。重水素含有は、側壁ス
ペーサーを形成するための酸化物堆積と共に行うのが効
率的であるが、ただし重水素への露出は、ソースとドレ
インの拡散および活性化アニールの後に行うのが好まし
い。
【００２７】重水素に露出するための製造シーケンスの
好ましい段階は、ソースドレインの拡散と活性化アニー
ルの後で行うのが好ましい。しかし、高速熱アニールプ
ロセスを用いることにより重水素の外部拡散時間を最小
にし、このプロセスのこの段階における重水素への露出
をより有効なものにすることができる。
好ましい段階は、ソースドレインの拡散と活性化アニー
ルの後で行うのが好ましい。しかし、高速熱アニールプ
ロセスを用いることにより重水素の外部拡散時間を最小
にし、このプロセスのこの段階における重水素への露出
をより有効なものにすることができる。
【００２８】以上の説明においては、重水素は好ましい
ゲッタリング剤として説明したが、水素の他の同位元素
を用いることもできる。また、本明細書および特許請求
の範囲に記載した重水素も等価物として見なすこともで
きる。
ゲッタリング剤として説明したが、水素の他の同位元素
を用いることもできる。また、本明細書および特許請求
の範囲に記載した重水素も等価物として見なすこともで
きる。
【００２９】シリコンＩＣを処理する一般的な技術は、
従来公知のものであり本発明を実行するために詳細に説
明する必要はない。例えば、ゲート構造体を形成するた
めにポリシリコンを堆積する方法、このポリシリコンを
光リソグラフでパターンニングする方法、ポリシリコン
とレベル間誘電体層をエッチングする方法、相互接続用
の金属レベルを堆積しパターンニングする方法等は、上
記した本発明に必須ではない。しかし、本発明のステッ
プを行うための一般的な製造プロセスとして観ることも
ことができる。
従来公知のものであり本発明を実行するために詳細に説
明する必要はない。例えば、ゲート構造体を形成するた
めにポリシリコンを堆積する方法、このポリシリコンを
光リソグラフでパターンニングする方法、ポリシリコン
とレベル間誘電体層をエッチングする方法、相互接続用
の金属レベルを堆積しパターンニングする方法等は、上
記した本発明に必須ではない。しかし、本発明のステッ
プを行うための一般的な製造プロセスとして観ることも
ことができる。
【図１】シリコン製ＩＣウェハーの製造段階の第１ステ
ップにおける断面図
ップにおける断面図
【図２】シリコン製ＩＣウェハーの製造段階の第２ステ
ップにおける断面図
ップにおける断面図
【図３】シリコン製ＩＣウェハーの製造段階の第３ステ
ップにおける断面図
ップにおける断面図
【図４】シリコン製ＩＣウェハーの製造段階の第４ステ
ップにおける断面図
ップにおける断面図
【図５】シリコン製ＩＣウェハーの製造段階の第５ステ
ップにおける断面図
ップにおける断面図
【図６】本発明の１実施例よるシリコンＩＣに含入され
た重水素の濃度対深さの関係を表すグラフ
た重水素の濃度対深さの関係を表すグラフ
１１ シリコンウェハー １２ フィールド酸化物領域 １３ デバイス領域 １５ ゲート酸化物層 １７ ポリシリコン製ゲート １８ ソース領域 １９ ドレイン領域 ２１ 第１レベル間誘電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｎ (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジョーズ ロール バエッツ アメリカ合衆国、32824 フロリダ、オー ランド、ジョセップ ウッズ コート 13000 (72)発明者 シャオジュン デン アメリカ合衆国、32837 フロリダ、オー ランド、シェインウッド コート 4443 (72)発明者 イジック シー．キチルヤリ アメリカ合衆国、07041 ニュージャージ ー、ミルバーン、ファービュー ロード 25 (72)発明者 バーバラ ディー コッチアス アメリカ合衆国、32837 フロリダ、オー ランド、ローン イーグル ドライブ 14703 (72)発明者 ゲーリー ロベルト ウェーバー アメリカ合衆国、08889 ニュージャージ ー、ホワイトハウス ステーション、スプ リングタウン ロード 26 (72)発明者 シャンホン ツァオ アメリカ合衆国、32837 フロリダ、オー ランド、シェインウッド コート 4443
Claims (10)
- 【請求項１】 （ａ）シリコンウェハー（１１）の一部
を露出しながらフィールド酸化物層（１２）をその上に
成長させるステップと、 （ｂ）前記露出部分（１３）の上にゲート誘電体層（１
５）を成長させるステップと、 （ｃ）前記ゲート誘電体層（１５）の上にポリシリコン
層を堆積するステップと、 （ｄ）前記ポリシリコン層からシリコン製ゲート電極
（１７）を形成するステップと、 （ｅ）前記ウェハー内にソースとドレイン用の不純物
（１８、１９）を注入するステップと、 （ｆ）前記ソースとドレイン用の不純物（１８、１９）
をアニールするステップと、 （ｇ）前記シリコン製ゲート電極（１７）の上にレベル
間誘電体層（２１）を堆積するステップと、 （ｈ）前記レベル間誘電体層（２１）の上に金属製相互
接続層を堆積し、パターン化するステップと、を有し、
前記ウェハーは、ステップ（ｃ）（ｆ）（ｇ）からなる
グループから選択された１つのステップで重水素雰囲気
中で加熱されることを特徴とするシリコン集積回路の製
造方法。 - 【請求項２】 前記ウェハーは、前記ステップ（ｇ）で
重水素中で加熱されることを特徴とする請求項１記載の
シリコン集積回路の製造方法。 - 【請求項３】 前記ウェハーは、前記ステップ（ｃ）で
重水素雰囲気中で加熱されることを特徴とする請求項１
記載のシリコン集積回路の製造方法。 - 【請求項４】 前記ウェハーは、前記ステップ（ｇ）で
重水素雰囲気中で加熱されることを特徴とする請求項１
記載のシリコン集積回路の製造方法。 - 【請求項５】 前記レベル間誘電体層は、ＴＥＯＳをプ
リカーサ材料として用いて堆積されることを特徴とする
請求項４記載のシリコン集積回路の製造方法。 - 【請求項６】 前記レベル間誘電体層（２１）は、シラ
ンをプリカーサ材料として用いて堆積されることを特徴
とする請求項４記載のシリコン集積回路の製造方法。 - 【請求項７】 （ｉ） 前記レベル間誘電体層（２１）
の上にシランをプリカーサ材料として用いて、誘電体層
を堆積するステップ をさらに有することを特徴とする
請求項５記載のシリコン集積回路の製造方法。 - 【請求項８】 前記ウェハーは、ステップ（ｃ）、
（ｆ）、（ｇ）からなるグループから選択された１つの
ステップを用いて、前記１つのステップで用いられた同
一の炉内で重水素中で加熱されることを特徴とする請求
項１記載のシリコン集積回路の製造方法。 - 【請求項９】 前記レベル間誘電体層（２１）は、プラ
ズマプロセスを用いて堆積されることを特徴とする請求
項８記載のシリコン集積回路の製造方法。 - 【請求項１０】 前記ウェハーは、４００℃以上の温
度で１時間以上重水素中で加熱されることを特徴とする
請求項１記載のシリコン集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23185799A | 1999-01-14 | 1999-01-14 | |
| US09/231857 | 1999-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208526A true JP2000208526A (ja) | 2000-07-28 |
Family
ID=22870895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004786A Pending JP2000208526A (ja) | 1999-01-14 | 2000-01-13 | シリコン集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000208526A (ja) |
| KR (1) | KR20000057747A (ja) |
| TW (1) | TW451263B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507111A (ja) * | 2003-09-23 | 2007-03-22 | マイクロン テクノロジー， インク． | 高密度プラズマ化学蒸着を用いた間隙充填方法及び材料蒸着方法 |
| JP2017076774A (ja) * | 2015-10-12 | 2017-04-20 | 上海新昇半導體科技有限公司 | エピタキシャル層を形成する方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474190B1 (ko) * | 2000-12-19 | 2005-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 열처리 방법 |
| KR100438674B1 (ko) * | 2002-10-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 선택 산화법을 이용한 금속 게이트전극 구조의 반도체소자 제조 방법 |
| KR101354661B1 (ko) | 2007-10-18 | 2014-01-24 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
2000
- 2000-01-12 KR KR1020000001319A patent/KR20000057747A/ko not_active Application Discontinuation
- 2000-01-13 JP JP2000004786A patent/JP2000208526A/ja active Pending
- 2000-04-11 TW TW089100453A patent/TW451263B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507111A (ja) * | 2003-09-23 | 2007-03-22 | マイクロン テクノロジー， インク． | 高密度プラズマ化学蒸着を用いた間隙充填方法及び材料蒸着方法 |
| JP2017076774A (ja) * | 2015-10-12 | 2017-04-20 | 上海新昇半導體科技有限公司 | エピタキシャル層を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000057747A (ko) | 2000-09-25 |
| TW451263B (en) | 2001-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4113515A (en) | Semiconductor manufacturing method using buried nitride formed by a nitridation treatment in the presence of active nitrogen | |
| JP2008028403A (ja) | 第１の酸化物層および第２の酸化物層を形成するための方法 | |
| JPH08167664A (ja) | 酸化膜を形成する方法、改良された酸化膜を形成する方法、高品質の酸化膜を形成する方法、ならびにトンネルおよびゲート酸化膜を形成する方法 | |
| US4833099A (en) | Tungsten-silicide reoxidation process including annealing in pure nitrogen and subsequent oxidation in oxygen | |
| US4883766A (en) | Method of producing thin film transistor | |
| US6060403A (en) | Method of manufacturing semiconductor device | |
| US6143632A (en) | Deuterium doping for hot carrier reliability improvement | |
| JP2000208526A (ja) | シリコン集積回路の製造方法 | |
| JPH0467630A (ja) | 高融点金属成長方法 | |
| JPH10223628A (ja) | 半導体装置の製造方法 | |
| JPH03246933A (ja) | 半導体装置の製造方法 | |
| US5830802A (en) | Process for reducing halogen concentration in a material layer during semiconductor device fabrication | |
| KR100440501B1 (ko) | 반도체 소자의 게이트 산화막 형성방법 | |
| JPH1197683A (ja) | 半導体装置及びその製造方法 | |
| JP2796049B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5877073A (en) | Modified poly-buffered locos forming technology avoiding the positive charge trapping at the beak of field oxide | |
| JP2897636B2 (ja) | シリコン基板の酸化方法 | |
| US5726091A (en) | Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer | |
| JP3033525B2 (ja) | 半導体装置の製造方法 | |
| KR100256246B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP2843037B2 (ja) | 半導体装置の製造方法 | |
| US20050227454A1 (en) | Method for manufacturing silicon-on-insulator wafer | |
| JPH0645320A (ja) | 半導体装置の製造方法および製造装置 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP3211232B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050829 |