JP3211232B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン膜を
有する半導体装置において、ゲート酸化膜やｐｎ接合部
中に存在する金属汚染物質をポリシリコン膜中へ容易に
除去することができるように改良された半導体装置の製
造方法に関する。
有する半導体装置において、ゲート酸化膜やｐｎ接合部
中に存在する金属汚染物質をポリシリコン膜中へ容易に
除去することができるように改良された半導体装置の製
造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造方法において、
ゲートポリシリコン膜へリンを拡散させる工程が含まれ
ることがある。またＤＲＡＭの製造方法においては、ス
タック部のポリシリコン膜成長より前にイオン注入及び
ドライエッチ工程が行われる場合がある。
ゲートポリシリコン膜へリンを拡散させる工程が含まれ
ることがある。またＤＲＡＭの製造方法においては、ス
タック部のポリシリコン膜成長より前にイオン注入及び
ドライエッチ工程が行われる場合がある。
【０００３】
【発明が解決しようとする課題】しかしながら、ゲート
酸化工程より前にイオン注入を行い、ドライエッチ工程
で金属汚染物質がゲート酸化膜中に取り込まれると、図
５に示すように、ほとんど除去できないままゲート酸化
膜中に残ってしまい、ゲート酸化膜耐圧、信頼性に悪影
響が及んでしまう。
酸化工程より前にイオン注入を行い、ドライエッチ工程
で金属汚染物質がゲート酸化膜中に取り込まれると、図
５に示すように、ほとんど除去できないままゲート酸化
膜中に残ってしまい、ゲート酸化膜耐圧、信頼性に悪影
響が及んでしまう。
【０００４】また、スタック部のポリシリコン膜成長よ
り前にイオン注入、ドライエッチ工程が行われる場合に
は、金属汚染物質がｐｎ接合部に取り込まれると、その
ものはほとんど除去できないままｐｎ接合部に残ってし
まい、リーク電流増加につながるという問題がある。
り前にイオン注入、ドライエッチ工程が行われる場合に
は、金属汚染物質がｐｎ接合部に取り込まれると、その
ものはほとんど除去できないままｐｎ接合部に残ってし
まい、リーク電流増加につながるという問題がある。
【０００５】
【課題を解決するための手段】本発明は、ゲート酸化膜
形成後、ゲート電極にポリシリコン膜を堆積する。その
後、ポリシリコン膜の抵抗を下げるため、リンの拡散を
目的とする熱処理を行う。この熱処理時に温度を８００
℃以下に下げてから半導体装置を出炉する。あるいは８
００℃以下に下げ、一定時間保持してから半導体装置を
出炉することを特徴とする。
形成後、ゲート電極にポリシリコン膜を堆積する。その
後、ポリシリコン膜の抵抗を下げるため、リンの拡散を
目的とする熱処理を行う。この熱処理時に温度を８００
℃以下に下げてから半導体装置を出炉する。あるいは８
００℃以下に下げ、一定時間保持してから半導体装置を
出炉することを特徴とする。
【０００６】ゲートポリシリコン膜へのリン拡散工程で
出炉温度を低くすることで、ゲート酸化膜中に取り込ま
れた金属汚染物質をスタック部のポリシリコン膜中に、
より多くゲッタリングできる。ゲッタリング効率は、ゲ
ートポリシリコン膜とゲート酸化膜との偏析係数で決ま
り、低温ほどゲートポリシリコン膜に偏析しやすくなる
ためである。
出炉温度を低くすることで、ゲート酸化膜中に取り込ま
れた金属汚染物質をスタック部のポリシリコン膜中に、
より多くゲッタリングできる。ゲッタリング効率は、ゲ
ートポリシリコン膜とゲート酸化膜との偏析係数で決ま
り、低温ほどゲートポリシリコン膜に偏析しやすくなる
ためである。
【０００７】また半導体がＤＲＡＭである場合、ＤＲＡ
Ｍにおける容量部でスタックキャパシタの場合、容量コ
ンタクト形成後ｐｎ接合形成のためリンを注入する。こ
の後キャパシタ形成のためポリシリコン膜、窒化膜を成
長し、窒化膜酸化を行う。この窒化膜酸化時に８００℃
以下に温度を下げてから半導体装置を出炉する。また、
８００℃以下に下げ、一定時間保持してから半導体装置
を出炉する。
Ｍにおける容量部でスタックキャパシタの場合、容量コ
ンタクト形成後ｐｎ接合形成のためリンを注入する。こ
の後キャパシタ形成のためポリシリコン膜、窒化膜を成
長し、窒化膜酸化を行う。この窒化膜酸化時に８００℃
以下に温度を下げてから半導体装置を出炉する。また、
８００℃以下に下げ、一定時間保持してから半導体装置
を出炉する。
【０００８】窒化膜酸化時以外でも、スタック部のポリ
シリコン膜成長後に行われるいずれの熱処理において低
温出炉を行ってもよい。
シリコン膜成長後に行われるいずれの熱処理において低
温出炉を行ってもよい。
【０００９】
【発明の実施の形態】本発明の実施の形態を図面に従っ
て説明する。
て説明する。
【００１０】図１は、本発明において、低温出炉するこ
とにより、金属汚染物質３がゲート酸化膜１から、これ
に接しているゲートポリシリコン膜にゲッタリングされ
る過程を模式的に示している。すなわち、ゲートポリシ
リコン膜へのリン拡散工程で出炉温度を低くすること
で、ゲート酸化膜１中に取り込まれた金属汚染物質３を
スタックポリシリコン膜２中に、より多くゲッタリング
できる。ゲッタリング効率は、ゲートポリシリコン膜２
とゲート酸化膜１との偏析係数で決まり、低温ほどゲー
トポリシリコン膜２に偏析しやすくなる。
とにより、金属汚染物質３がゲート酸化膜１から、これ
に接しているゲートポリシリコン膜にゲッタリングされ
る過程を模式的に示している。すなわち、ゲートポリシ
リコン膜へのリン拡散工程で出炉温度を低くすること
で、ゲート酸化膜１中に取り込まれた金属汚染物質３を
スタックポリシリコン膜２中に、より多くゲッタリング
できる。ゲッタリング効率は、ゲートポリシリコン膜２
とゲート酸化膜１との偏析係数で決まり、低温ほどゲー
トポリシリコン膜２に偏析しやすくなる。
【００１１】図２に、ウェハー表面の初期汚染量に対す
る残存汚染量の比と温度との関係を示す。すなわちゲッ
タリング効率は、図２から明らかなように、低温になる
ほど良くなり、８００℃では約７０％まで汚染量を減少
させることができ、さらに６００℃まで下げた場合には
ウェハー表面の汚染をほぼすべてゲッタリングできる。
なお、これよりも低温化しても、ゲッタリング効率はほ
とんど向上しないことが実験により確認された。また８
００℃以下に下げてから一定時間保持すれば、汚染物質
が十分ゲートポリシリコン膜２中に拡散し、ゲート酸化
膜中の汚染物質をより多く除去できる。
る残存汚染量の比と温度との関係を示す。すなわちゲッ
タリング効率は、図２から明らかなように、低温になる
ほど良くなり、８００℃では約７０％まで汚染量を減少
させることができ、さらに６００℃まで下げた場合には
ウェハー表面の汚染をほぼすべてゲッタリングできる。
なお、これよりも低温化しても、ゲッタリング効率はほ
とんど向上しないことが実験により確認された。また８
００℃以下に下げてから一定時間保持すれば、汚染物質
が十分ゲートポリシリコン膜２中に拡散し、ゲート酸化
膜中の汚染物質をより多く除去できる。
【００１２】図３は、ゲートポリシリコンへのリン拡散
工程で出炉温度を６００℃に下げた場合におけるゲッタ
リング熱処理の効果を、ＰＢＳ基板０．１ｍｍ2におけ
るＱｂｄ［Ｃ／ｃｍ2］とWeibullとの関係で示すもの
で、「リン拡散」の曲線はゲッタリング熱処理を行った
場合、「通常」の曲線はゲッタリング熱処理を行わなか
った場合を示す。この結果、ゲッタリング熱処理によ
り、酸化膜信頼性が向上していることがわかる。
工程で出炉温度を６００℃に下げた場合におけるゲッタ
リング熱処理の効果を、ＰＢＳ基板０．１ｍｍ2におけ
るＱｂｄ［Ｃ／ｃｍ2］とWeibullとの関係で示すもの
で、「リン拡散」の曲線はゲッタリング熱処理を行った
場合、「通常」の曲線はゲッタリング熱処理を行わなか
った場合を示す。この結果、ゲッタリング熱処理によ
り、酸化膜信頼性が向上していることがわかる。
【００１３】本発明は、種々の条件で実施することがで
きるが、具体的な条件の一例を示すと、４ｎｍのゲート
酸化膜を形成し、その後ゲートポリシリコン膜を１５０
ｎｍ堆積する。その後、ゲートポリシリコン膜の抵抗を
下げるためにリンをポリシリコン膜中に拡散するための
熱処理を８５０℃、２０分行った。この熱処理後の出炉
時に６００℃まで３℃／ｍｉｎの降温レートで徐冷して
から出炉する。
きるが、具体的な条件の一例を示すと、４ｎｍのゲート
酸化膜を形成し、その後ゲートポリシリコン膜を１５０
ｎｍ堆積する。その後、ゲートポリシリコン膜の抵抗を
下げるためにリンをポリシリコン膜中に拡散するための
熱処理を８５０℃、２０分行った。この熱処理後の出炉
時に６００℃まで３℃／ｍｉｎの降温レートで徐冷して
から出炉する。
【００１４】また、上記の方法で出炉時に温度を６００
℃まで下げて、想定される金属汚染物質がウェハーの厚
さ分、拡散する時間行う。今回はＦｅ汚染を想定したの
で、６インチＳｉ基板の厚さ６２５μｍ拡散する時間で
ある７時間保持した後ウェハーを取り出す。
℃まで下げて、想定される金属汚染物質がウェハーの厚
さ分、拡散する時間行う。今回はＦｅ汚染を想定したの
で、６インチＳｉ基板の厚さ６２５μｍ拡散する時間で
ある７時間保持した後ウェハーを取り出す。
【００１５】本発明は、ＤＲＡＭの製造にも適用するこ
とができる。すなわちＤＲＡＭにおける容量部でスタッ
クキャパシタの場合、容量コンタクト形成後、ｐｎ接合
形成のためにリンを注入し、その後、キャパシタ形成の
ためにポリシリコン膜、窒化膜を成長し、窒化膜酸化を
行う。
とができる。すなわちＤＲＡＭにおける容量部でスタッ
クキャパシタの場合、容量コンタクト形成後、ｐｎ接合
形成のためにリンを注入し、その後、キャパシタ形成の
ためにポリシリコン膜、窒化膜を成長し、窒化膜酸化を
行う。
【００１６】本発明にしたがえば、この窒化膜酸化時
に、６００℃に温度を下げてから出炉する。また窒化膜
酸化時以外でも、スタックポリシリコン膜成長後のいず
れの熱処理において低温出炉を行ってもよい。
に、６００℃に温度を下げてから出炉する。また窒化膜
酸化時以外でも、スタックポリシリコン膜成長後のいず
れの熱処理において低温出炉を行ってもよい。
【００１７】
【発明の効果】以上に説明したように本発明によれば、
十分ゲッタリングするためにゲートポリシリコン膜への
リン拡散工程での熱処理を行った後、温度を８００℃以
下に下げてから半導体装置を出炉するようにしたので、
ゲッタリング熱処理後、８００℃以下に下げなかった場
合と比較して、酸化膜信頼性を向上させることができ
る。
十分ゲッタリングするためにゲートポリシリコン膜への
リン拡散工程での熱処理を行った後、温度を８００℃以
下に下げてから半導体装置を出炉するようにしたので、
ゲッタリング熱処理後、８００℃以下に下げなかった場
合と比較して、酸化膜信頼性を向上させることができ
る。
【図１】本発明の方法において、金属汚染物質がゲート
酸化膜からゲートポリシリコン膜にゲッタリングされる
過程を模式的に示す説明図。
酸化膜からゲートポリシリコン膜にゲッタリングされる
過程を模式的に示す説明図。
【図２】ウェハー表面の初期汚染量に対する残存汚染量
の比と温度との関係を示すグラフ。
の比と温度との関係を示すグラフ。
【図３】ＰＢＳ基板におけるゲッタリング熱処理の効果
を示すグラフ。
を示すグラフ。
【図４】従来の方法において、金属汚染物質がゲート酸
化膜に残存する状態を模式的に示す説明図。
化膜に残存する状態を模式的に示す説明図。
【図５】従来のゲッタリング処理工程を示す説明図。
１ ゲート酸化膜 ２ ゲートポリシリコン膜 ３ 金属汚染物質
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322
Claims (4)
- 【請求項１】 ゲート酸化膜中に取り込まれた金属汚染
物質をゲートポリシリコン膜中にゲッタリングすること
により除去し、良好なゲート酸化膜を得るようにした半
導体装置の製造方法において、十分ゲッタリングするた
めに前記ゲートポリシリコン膜へのリン拡散工程での熱
処理を行った後、温度を８００℃以下に下げてから前記
半導体装置を出炉することを特徴とする半導体装置の製
造方法。 - 【請求項２】 温度を８００℃以下に下げ、一定時間保
持した後、前記半導体装置を出炉する請求項１に記載の
方法。 - 【請求項３】 ＤＲＡＭにおける容量部で、ｐｎ接合部
に存在する金属汚染物質をスタック部のポリシリコン膜
中にゲッタリングすることにより、ｐｎ接合部の逆方向
リーク電流を低減するようにした半導体装置の製造方法
において、十分ゲッタリングするために、前記スタック
部のポリシリコン膜を成長した後の熱処理工程で、温度
を８００℃以下に下げてから前記半導体装置を出炉する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 容量コンタクト形成後、ｐｎ接合形成の
ためにリンを注入し、その後、キャパシタ形成のために
ポリシリコン膜、窒化膜を成長し、窒化膜酸化を行う工
程を備え、前記窒化膜酸化時に、６００℃に温度を下げ
てから前記半導体装置を出炉する請求項３に記載の方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26984998A JP3211232B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26984998A JP3211232B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100824A JP2000100824A (ja) | 2000-04-07 |
| JP3211232B2 true JP3211232B2 (ja) | 2001-09-25 |
Family
ID=17478061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26984998A Expired - Fee Related JP3211232B2 (ja) | 1998-09-24 | 1998-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211232B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067366A (ja) * | 2005-08-05 | 2007-03-15 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
| CN105185696B (zh) * | 2015-09-25 | 2018-04-06 | 上海华力微电子有限公司 | 通过多晶硅吸杂降低cmos图像传感器白像素的方法 |
-
1998
- 1998-09-24 JP JP26984998A patent/JP3211232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000100824A (ja) | 2000-04-07 |
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Free format text: PAYMENT UNTIL: 20070719 Year of fee payment: 6 |
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