KR101058882B1 - 초-저압에서 암모니아를 이용한 급속 열 어닐링을 통한 실리콘 옥시질화물의 질소 프로파일 테일러링 - Google Patents

초-저압에서 암모니아를 이용한 급속 열 어닐링을 통한 실리콘 옥시질화물의 질소 프로파일 테일러링 Download PDF

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Abstract

본 발명은 질소를 포함한 유전체 막을 형성하는 방법에 관한 것이다. 상기 방법은 질화 가스 및 급속 열 어닐링 처리를 이용하여 유전체 막에 질소를 통합하는 단계를 포함하며, 약 10 Torr 또는 그보다 작은 초-저압이 급속 열 어닐링 어닐링 처리를 위해 사용된다.

Description

초-저압에서 암모니아를 이용한 급속 열 어닐링을 통한 실리콘 옥시질화물의 질소 프로파일 테일러링{TAILORING NITROGEN PROFILE IN SILICON OXYNITRIDE USING RAPID THERMAL ANNEALING WITH AMMONIA UNDER ULTRA-LOW PRESSURE}
본 출원은 본 명세서에서 참조되는 2003년 2월 4일자로 출원된 미국 가출원 번호 60/445,281호에 관한 것으로 상기 문헌의 장점을 청구한다.
본 발명은 반도체 제조 분야에 관한 것이다. 특히, 본 발명은 실리콘 옥시질화물(SiON 또는 SiOxNy) 게이트 유전체를 형성하고 급속 열 처리(RTP)를 사용하여 게이트 스택에 이를 통합시키는 방법에 관한 것이다.
집적 회로는 트랜지스터, 수 백만개의 캐패시터 및 저항과 같은 액티브 및 패시브 소자로 이루어진다. 통상적으로 트랜지스터(100)는 소스(102), 드레인(104), 및 게이트 스택(106)을 포함한다. 게이트 스택(도 1)은 유전체(110)(통상적으로 실리콘 이산화물(SiO2)로 구성됨)가 성장되고 전극(112)(통상적으로 다결정성 실리콘과 같은 도전 물질로 구성됨)이 캡핑되는 상부 상의 기판(108)(통상적으로 실리콘으로 구성됨)으로 구성된다.
보다 많은 계산 능력을 제공하기 위해, 소자의 기하학적 구조가 축소됨에 따라 트랜지스터 규모가 감소되고 있는 추세이다. 무어의 스케일링 법칙은 트랜지스터의 속도를 증가시키기 위해 게이트 구동 전류가 증가될 것을 요구한다. 식(1)에 의해 제공되는 게이트 구동 전류는, 유전체 두께(d)를 감소시킴으로써 또는 현재 SiO2 유전체(k=3.9) 보다 높은 유전 상수(k)를 갖는 유전체를 사용함으로써 증가될 수 있는(식(2)에 도시됨) 게이트 캐패시턴스(Cox)를 증가시킴으로써 증가될 수 있다.
(1) ID ~μ/Lg * Cox(VDD-VTH)2 (2) Cox =kA/d
여기서, ID는 구동 전류이고; μ는 캐리어 이동도이고, Lg는 게이트 길이이고, Cox는 게이트 캐패시턴스이고, VDD는 개방 전압이고; VTH는 쓰레숄드 전압이고, k는 유전 상수가고, d는 유전체 두께이고, A는 소자 면적이다.
복잡한 집적화 및 재료 처리 문제를 방지하기 위해, 소자 제조자는 유전체 두께를 감소시킬 수 있을 정도로 소자 파라미터를 축소시키고자 한다. 그러나 SiO2 두께를 20Å 이하로 낮추는 것은 전류 터널링을 증가시키기 때문에 게이트 신뢰성을 악화시키며, 매우 얇은 산화물에 대해 열악한 공정 제어 및 기판속으로의 붕소 침투를 증가시킬 수 있다. 이론상 대안적으로 높은 k의 게이트 유전체 사용은 매우 바람직한 것으로 보일 수 있지만, 하부 Si 기판과 폴리실리콘 게이트 전극과의 재료 호환성은 SiO2가 제공되는 것과 매칭될 수 없다. 또한, SiO2 사용은 게이트 유전체로서 희토류(rare-earth) 산화물을 도입하는 경우 처리되어야 하는 다수의 재료 처리 오염물 문제를 소거한다.
0.1㎛ 기술 노드 및 그 이상으로 SiO2를 연장시키는데 있어 맞닥뜨리는 도전들로는, (1) 게이트 산화물 속으로 P+ 붕소(B)이 도핑된 게이트 전극을 갖는 PMOS 소자와 같은 트랜지스터의 붕소 침투가 포함된다. 그리고 (2) 게이트 산화물 두께 감소로 인한 게이트 누설 전류의 증가를 들 수 있다.
실리콘 옥시질화물(SiOxNy 또는 대안적으로 SiON)를 형성하기 위한 SiO2층의 질화는 0.1㎛ 소자 세대로 SiO2 유전체를 축소시키기 위한 유망한 방안으로 개발되었다. 유전체막 속에 질소 통합은 붕소를 차단할 뿐만 아니라 게이트 유전체의 유전 상수를 증가시킨다. 유전 상수의 증가는 두꺼운 유전체가 순수한 SiO2와 비교할 때 게이트 누설을 감소시키는데 사용될 수 있다는 것을 의미한다. 극도로 얇은(예를 들어, 12Å) 게이트 유전체에서 상기 개시된 문제점을 효과적으로 해결하는 질소(N) 도핑에 대해, 게이트 유전체의 상부 표면에서 질소 농도 프로파일의 피크를 갖는 유전체막 내의 질소의 전체 농도는 높은(≥5%) 것이 바람직하다.
통상적으로, 열 프로세스는 동시에 다수의(5-100) 웨이퍼를 프로세싱하는 퍼니스에서 수행된다. 퍼니스는 큰 체적을 가지며 이러한 큰 체적을 펌프시키는 것은 어렵다. 이는 열 프로세스의 대부분의 성장 비율이 프로세스 압력 감소에 따라 감소된다는 사실과 관련되며 대기압(760 Torr) 또는 약간 낮은 대기압(>500 Torr)에서 통상적으로 수행되는 열 프로세스에서 야기된다.
열적으로 성장된 실리콘 옥시질화물은 0.2㎛ 소자 세대로부터 0.13㎛의 소자 세대까지 수년 동안 게이트 유전체로서 사용되었다. 소자 기술이 0.2㎛에서 0.1㎛ 로 진보됨에 따라, 게이트 산화물은 >25Å로부터 <12Å로 얇아졌다. 따라서, 붕소를 차단하고 게이트 누설을 감소시키기 위해, 막 내의 질소의 양은 <3% 내지 5-10%로 증가된다. 산화 질소(NO) 및 아산화질소(N2O)가 옥시질화물 게이트 유전체를 성장시키는데 사용되는 경우, N은 옥시질화물이 성장함과 동시에 유전체막에 통합된다. NO 또는 N2O가 실리콘 옥시질화물을 형성하는데 사용되는 경우, 상승된 온도에서 제공되는 SiO2층을 어닐링함으로써, Si-기판/산화물 인터페이스에서 SiON을 성장시켜 질소가 통합된다. 따라서, 질소는 상기 인터페이스에 통합된다. 후자의 경우 질소의 양(<2%)은 전자의 경우보다 작다(4-5%).
N2O로 SiO2 막을 어닐링함으로써 형성된 또는 N2O로 직접 성장된 실리콘 옥시질화물은 보다 높은 기술 세대(0.2㎛) 소자에 대해 바람직한 방안이 되었다. 막 내의 <2% 질소는 >25Å의 두꺼운 게이트 유전체를 갖는 소자 성능을 강화시키기에 충분하다. 소자 기술이 0.13㎛로 진보됨에 따라, 막 내의 질소는 NO의 직접 성장 또는 NO 어닐링을 사용함으로써 <2% 내지 4-5%로 증가되어, 도핑되지 않은 SiO2에 비해 누설 전류가 감소되고 기판 속으로 보다 얇은 유전체를 관통하는 붕소의 확산이 방지될 수 있다. 이들 기술 중 하나에 의해 통합된 질소의 양은 불충분하며 질소 농도 프로파일은 앞서 개시된 0.1㎛ 소자 세대로 SiON을 연장시키기에는 부적절하다. 프로세스 압력을 낮추는 것은 막 속으로의 질소 통합의 비율만을 감소시켜, 질화는 상승된 압력에 지속적으로 수행된다.
보다 최근에, 플라즈마 질화는 게이트 산화물을 질화시키는데(질소를 통합시키는데) 사용된다. 이러한 기술은 폴리 게이트/산화물 인터페이스에서 높은 질소 농도를 야기시키며, 산화물 유전체 속으로 붕소 침투를 방지한다. 동시에, 산화물 유전체의 벌크는 플라즈마 질화 공정 동안 비연관된 질소로 저농도로 도핑되어, 개시 산화물 위에 전기 산화물 두께(EOT)를 감소시킨다. 플라즈마 질화 공정은 특히 금속 오염을 야기시킬 수 있는 플라즈마 하드웨어 및 소자에 손상을 주는 플라즈마를 요구하며 프론트 엔드 공정 동안 최적화된 통상적인 열적 프로세싱 하드웨어와 비교할 때 유지하기가 어렵다. 현재 직면한 플라즈마 질화의 문제점은 <11Å으로 전기 산화물 두께(EOT)의 소자 파라미터 감소, 이동도 쇠퇴 및 고성능 분야에 대한 극도로-얇은 유전체(개시 산화물 <10Å)를 이용한 구동 전류(Idsat)의 감소가 있다.
현재 채택되고 있는 또다른 방안은 5% 이상의 질소를 통합시키는 것을 증명된 열적 암모니아(NH3) 어닐링이 있으며 소정의 프로세스 조건 하에서 인터페이스 보다 유전체의 표면에서 높은 질소 함량을 산출할 수 있다. 그러나 이러한 화학작용은 몇 가지 이유로 인해 NO 또는 N2O 화학제로서 대중화되지 못했다. NH3 화학제는 열적 질화를 위한 퍼니스를 사용하는 경우 바람직하지만, ppm 레벨의 O2 또는 습기(H2O) 오염은 막 내의 질소 통합을 방해하거나 또는 불균일한 결과를 산출할 수 있다. 웨이퍼를 장착하는 동안 퍼니스 프로세싱의 경우, 큰 체적의 공기 및 습기가 퍼니스에 진입하여 이를 제거하는데는 상당량의 시간이 소요되어 퍼니스의 에지로부터 퍼니스의 중심으로 웨이퍼 막 내의 질소의 불균일한 통합이 야기된다. NO 및 N2O 화학제와는 달리, NH3 어닐링은 핫 전자(hot electron)들 및 소자 신뢰성 문제를 야기시키는 유전체 내 수소 통합을 야기시킨다. 실리콘 옥시질화물 막 내의 수소는 불활성(N2 또는 Ar) 또는 O2 분위기에서 단시간 동안 상승된 온도로 사후(post) 질화 어닐링에 의해 제거될 수 있는 것으로 나타났다.
급속 열 처리(RTP) 프로세스와 클러스터형 도구의 다른 처리 챔버와 상기 급속 열 처리(RTP) 프로세스의 통합의 출현으로 인하여, NH3 프로세스는 막이 O2 또는 H2O 오염 없는 제어 분위기에서 효율적으로 질화될 수 있을 뿐만 아니라 막의 수소가 RTP 어닐링에 의하여 제거될 수 있기 때문에 매우 효율적이다. 그러나, 계면 피크의 문제들은 여전히 남아 있다. 종래에, 기본 산화 SiO2 막(단일 웨이퍼 RTP 챔버 또는 퍼니스에서 성장함)은 상승된 온도(>850℃) 및 대기(760 Torr) 또는 서브 대기(>500 Torr) 압력에서 순수 NH3 또는 NH3와 불활성 가스(N2 또는 Ar)의 혼합물 중 하나를 포함하는 분위기에 영향을 받는다. 그러나, 이로 인하여 시작 SiO2 막 내의 질소의 바이모달(bimodal) 분포가 야기된다는 것을 발견하였으며, 하나의 질소 피크는 실리콘 옥시질화물 표면(또는 때때로 폴리실리콘 캡/실리콘 옥시질화물 인터페이스)에서 발생하며 제 2 질소 피크는 실리콘 옥시질화물/기판 인터페이스에서 발생한다. 이러한 바이모달 분포는 100 Torr만큼 낮은 반응 압력에서 균일하게 관찰된다. 제 1 피크는 붕소 블로킹과 같이 장치에 양호한 전기적 특성을 부가하고 유전 상수를 증가시켜서 유사한 전기 두께의 시작 산화물과 비교하여 장치에 누설 전류를 감소시키는 역할을 한다. 다른 한편으로, 제 2 피크는 게이트 스택에 불량한 계면 특성을 부가하여 결과적으로 트랜지스터의 전하 캐리어의 이동성을 저하시킬 뿐만 아니라 큰 임계 전압 편이를 유발한다.
NH3를 가진 게이트 산화물의 열적 질화에 대한 운동역학은 80-100Å 게이트 산화물에 대하여 연구되었다. 실리콘 옥시질화물에 대하여, 0.1μm 장치 기술 노드에서 그리고 두께 내에서 유용할 유전체 막은 저누설 트랜지스터 장치에서 <25Å이 되고 고성능 트랜지스터에서 <12Å이 된다. 실리콘 옥시질화물을 형성하기 위하여 현재 사용되는 고압 NH3 처리는 실리콘 옥시질화물/기판 인터페이스에서 고농도의 질소를 야기하며 이에 따라 장치 성능이 저하되어 0.1μm 기술 및 그 너머에서 상기 처리의 스케일링을 제한한다.
SiO2와 같은 유전체막에 질소를 통합하기 위한 기존의 방법은 NH3를 가진 초박막 실리콘 옥시질화물(SiON 또는 SiOxNy) 막을 형성하고 고성능 및 저누설 응용을 위하여 0.1μm 및 그 너머의 장치의 차세대 기술 노드에 사용하기에 유용한 스케일로 게이트 스택에 통합하는데 효과적이지 않다. 이하로부터 명백해지는 바와 같이, 본 발명의 실시예들은 상기와 같은 종래기술의 문제점을 해결한다.
본 발명의 양상에 따르면, 유전체막을 형성하기 위한 방법은 질화 가스 및 급속 열 어닐링 프로세스를 사용하여 유전체막에 질소를 통합하는 단계를 더 포함한다. 약 10 Torr와 동일하거나 또는 그 미만인 초-저압력이 급속 열 어닐링 동안 사용된다.
본 발명의 다른 양상에 따르면, 게이트 스택을 형성하기 위한 방법은 기판상에 실리콘 이산화물 막을 형성하는 단계를 포함한다. 그 다음에, 질소는 급속 열 어닐링 프로세스 및 질화 가스를 사용하여 실리콘 이산화물 막에 통합되며, 급속 열 어닐링 프로세스는 약 10 Torr 이하에서 이루어진다. 질소가 통합된 후에, 실리콘 이산화물 막은 실리콘 옥시질화물 막이 된다. 급속 열 어닐링 프로세스는 약 5% 이상의 질소 농도를 가진 실리콘 옥시질화물을 형성하기 위하여 실리콘 이산화물 막에 통합될 질소에 충분한 시간동안 질화 가스와 함께 계속된다. 캡층은 실리콘 옥시질화물상에 형성된다.
본 발명의 다른 양상에 따르면, 게이트 스택을 형성하기 위한 방법은 질화 가스 및 급속 열 어닐링 프로세스를 사용하여 실리콘 이산화물막에 질소를 통합하는 단계를 포함한다. 약 10 Torr 이하의 초-저압은 급속 열 어닐링 동안 사용된다. 유전체막에 질소를 통합하면 실리콘 옥시질화물 막이 형성된다. 실리콘 옥시질화물 막은 충분한 양의 질소가 실리콘 옥시질화물을 형성하기 위하여 실리콘 이산화물 막에 통합된 후에 사후-어닐링(post-annealing)된다.
본 발명의 실시예들은 동일부호가 동일부재를 나타내는 첨부도면을 참조로하여 이하에서 더 상세히 설명될 것이다.
테이블 1은 실리콘 이산화물 막에 질소를 통합하는 다양한 방식들을 비교하는 테이블.
도 1은 전형적인 트랜지스터를 도시한 도면.
도 2는 암모니아(NH3)가 존재하고 압력이 고압(예컨대, 약 100 Torr 이상)인 경우에 실리콘 질화물막이 급속 열 어닐링(RTA) 프로세스에 의하여 형성될 때 질소 농도 프로파일을 나타낸 도면.
도 3A-3E는 암모니아(NH3)의 존재 하에서 실리콘 옥시질화물 막이 급속 열 처리(RTA) 프로세스에 의하여 형성될 때 질소 농도 프로파일에서 압력을 감소시키는 효과를 도시한 도면.
도 4A-4C는 암모니아(NH3)가 존재하고 압력이 초-저압(예컨대 10 Torr 이하)인 경우에 실리콘 옥시질화물 막이 급속 열 어닐링(RTA) 프로세스에 의하여 형성될때 질소 농도 프로파일에서 온도 처리 효과를 도시한 도면.
도 5A-5C는 플라즈마 질화를 사용하고 NH3를 가진 RTA를 사용함으로서 사용된 실리콘 옥시질화물막의 질소 농도 프로파일을 도시한 도면.
도 6은 본 발명의 실시예들의 일부에서 사용될 수 있는 클러스터 도구를 도시한 도면.
본 발명의 실시예들은 암모니아가 존재하고 압력이 초-저압(예컨대, 약 10 Torr 이하)인 경우에 급속 열 어닐링 프로세스를 사용하여 SiON 또는 SiOxNy와 같이 질소를 포함하는 유전체막을 형성하는 신규한 방법을 포함한다. 이하의 상세한 설명에 있어서, 본 발명의 전반적인 이해를 제공하기 위하여 다수의 특정 세부사항들이 기술된다. 그러나, 본 발명이 이들 특정 세부사항 없이 실시될 수 있다는 것을 당업자는 이해해야 한다. 다른 예에서, 본 발명을 불명료하게 하지 않도록 하기 위하여 특정 장치 구조 및 방법을 기술하지 않았다. 이하의 상세한 설명 및 도면은 예시적인 것이며 본 발명을 제한하는 것으로 해석되지 않는다.
일 실시예에서는 RTA-NH3로서 이하에서 언급되는 NH3의 존재 하에서 급속 열 어닐링 프로세스를 사용하여 실리콘 옥시질화물 유전체막을 형성하기 위한 방법이 제공된다. 실리콘 옥시질화물막을 형성하기 위한 처리 압력은 초-저압력(약 10 Torr 이하)이다. 더욱이, 처리 압력을 변화시키면, 실리콘 옥시질화물막에서 질소량 및 질소 분포가 변경된다.
다른 실시예에서, 트랜지스터를 제조하기 위해 RTA-NH3 처리를 이용하여 형성된 실리콘 옥시질화물 막(SiON 막 또는 SiOxNy 막)을 게이트 스택 내에 집적시키는 방법이 존재한다.
다른 실시예에서, 실리콘 이산화물(SiO2) 막을 가진 기판은 급속 열 처리(RTA) 프로세스를 수행하도록 구성된 단일 웨이버 급속 열 어닐링(RTP) 챔버 내의 암모니아 가스에 영향을 받는다. 기판은 반도체 장치를 만들기 위하여 종래에 사용된 실리콘 웨이퍼 또는 단결정 실리콘 웨이퍼일 수 있다. SiO2막은 일 실시예에서 약 30Å 이하의 두께를 가질 수 있다. 일 실시예에서, 암모니아 가스는 약 100sccm 내지 5slm의 범위 내에서 RTP 챔버 내로 흐른다. 가스 흐름이 처리 챔버의 크기에 따라 변화할 수 있다는 것이 인식되어야 한다. 예컨대, 앞서 언급된 가스 흐름은 200mm 단일 웨이퍼 반응기 챔버에 관한 것이다. 가스 흐름은 반응기 체적의 증가로 인하여 300mm 단일 웨이퍼 반응기 챔버에 대하여 비례하여 증가될 수 있다. 일 실시예에서, 처리 온도는 900-1100℃ 범위에 이르고, 처리 압력은 약 10 Torr 이하이거나, 대안적으로 0.010 Torr 내지 약 10 Torr에 이른다. 처리는 순수한 암모니아 또는 아르곤이나 질소과 같은 불활성 가스에 희석된 암모니아를 사용한다. 그 결과, SiON 또는 SiOxNy가 형성된다.
일 실시예에서, 상업적으로 이용가능한 감소된 압력 RTP 챔버 하드웨어, 예를 들어, 어플라이드 머티리얼스에 의해 제조된 XE, XE Plus 또는 Radiance는 SiON 또는 SiOxNy 막을 형성하는 RTA-NH3 처리를 수행하기 위해 사용된다. 상기 감소된 압력 RTP 챔버는 RTA-NH3를 사용하여 SiON 또는 SiOxNy를 형성하기 위해 극히 낮은 처리 압력(예를 들어, 1 Torr 또는 10 Torr 이하)을 제공한다. 일 실시예에서, 터보 펌프는 RTP 챔버의 총 압력을 약 0.010 Torr(또는 10 mTorr)로 낮추는데 도움이 되도록 RTP 챔버에 연결 또는 부가될 수 있다.
SiON 또는 SiOxNy 막이 암모니아 존재 하에서 높은 압력(예를 들어,100 Torr)에서 RTA에 의해 형성될 때, 비행시간형 2차 이온 질량 분석(Time-of-Flight Secondary Ion Mass Spectrometry; TOF-SIMS)이라 불리는 방법에 의해 결정되는 것으로서 SiON 또는 SiOxNy 막의 질소 농도 프로파일은 도 2에 도시된 바와 같이 질소 농도 프로파일이 2개의 피크(202 및 204)를 갖는 것을 나타낸다. 제 1 피크(204)는 질소 농도가 산화물 표면에서 높다(약 4×1021 유닛)는 것을 나타내고, 제 2 피크(202)는 기판 인터페이스에서 또한 상당한 양의 질소 농도(약 4×1021 유닛)가 존재한다는 것을 나타낸다.
처리 압력, 온도 및 시간과 같은 처리 조건을 변화시키는 것이 상기 두 피크(204 및 202)의 강도 비율을 변화시킬 수 있음이 본 발명자에 의해 발견되었다. 도 3A-3E에 도시된 바와 같이, 처리 압력은 피크(202 및 204) 강도들의 비율에 대하여 강한 영향을 미친다. 도 3A-3E에 도시된 바와 같이, 압력이 고정된 온도 1000℃에서 100 Torr로부터 0.250 Torr로 감소될 때, 기판 인터페이스에서의 제 2 피크(202)는 완전히 사라진다. 도 3A로부터 알 수 있는 바와 같이, SiON 또는 SiOxNy 막이 약 100 Torr에서의 압력으로 RTA-NH3를 사용하여 형성될 때, 두 개의 피크(202 및 204)가 존재한다. 도 3B에서, SiON 또는 SiOxNy 막이 약 10 Torr에서의 압력으로 RTA-NH3를 사용하여 형성될 때, 피크(202)는 감소하고, 이것은 기판 인터페이스에서의 질소 농도가 감소하고 있음을 나타낸다. 유사하게, 도 3C-3E에서 도시된 바와 같이, 피크(202)는 약 0.25 Torr의 처리 압력에서 실질적으로 제거될 때까지 감소한다.
부가적으로, 초-저압력(예를 들어, 10 Torr 이하)에서 SiON 또는 SiOxNy 막을 형성하면서 온도를 증가시키는 것은 도 4A-4C에 도시된 바와 같이 표면에서의 질소 농도 피크(204)를 강화시킨다. 예를 들어, 도 3B에서, SiON 또는 SiOxNy 막을 형성하기 위해 사용되는 질화가 약 10 Torr 및 약 1000℃에서 RTA-NH3를 사용하여 수행될 때, 피크(204)는 약 3.2×1021 농도 단위이다. 도 4C에서, SiON 또는 SiOxNy 막을 형성하기 위해 사용되는 질화가 약 10 Torr 및 약 1100℃(100℃ 더 높음)에서 RTA-NH3를 사용하여 수행될 때, 피크(204)는 약 6×1021 농도 유닛이다.
그리하여, 초-저압력(약≤10 Torr) 및 높은 온도(≥1000-1100℃)에서 SiON 또는 SiOxNy 막을 형성하는 것이 최적이다. 제 1 피크(204)에서(SiON 또는 SiOxNy 막의 표면에서) 높은 질소 농도를 갖고 기판 인터페이스에서 낮은 또는 실질적으로 최소의 질소 농도를 갖는 것은 진보된 ≤ 0.1 um 기술 노드에 대해 극히 얇은 게이트 절연물에 대한 이상적 프로파일을 제공한다.
낮은 압력에서, SiON 또는 SiOxNy 막의 질소 농도량은 또한 온도를 변화시킴으로써 또는 대안적으로 처리 온도를 고정되게 유지하면서 처리 시간을 변화시킴으로써 조정될 수 있다. 예를 들어, 유사한 품질의 SiON 또는 SiOxNy 막은 10초 동안 약 1000℃, 10 Torr에서 또는 45초 동안 약 1000℃, 1 Torr에서 RTA-NH3 처리를 사용하여 6Å 실리콘 이산화물을 질화시킴으로써 형성된다. 그리하여, 일정한 온도에서 압력을 낮추는 것은 균등한 두께의 막에 동일한 질소 양을 달성하기 위해 시간을 증가시킬 것을 요구한다.
도 5는 플라즈마 질화 처리를 사용하여 제조된 SiON 또는 SiOxNy 막에 대한 질소 농도 프로파일을 RTA-NH3 처리와 비교한다. 일 실시예에서, 사용된 플라즈마 질화 처리는 당업계에서 공지된 디커플링된 플라즈마 질화(Decoupled Plasma Nitridation; DPN)이다. DPN은 질소 플라즈마를 생성하고 산화물 막상에 높은 수준의 질소를 통합시키기 위해 유도성 커플링을 사용하는 기술이다. DPN은 산화물/기판 인터페이스에서 더 적은 질소 및 산화물 표면에서 더 높은 질소 농도를 갖는 실리콘 옥시질화물 막의 형성을 허용한다. DPN에서, 표면, 예를 들어, SiO2 막은 질소 이온들로 피격(bombard)되고, 이것은 SiO2 막을 파괴하고 질소 이온을 SiO2 막에 결합시켜 SiON 또는 SiOxNy 막을 형성한다. 그리하여, SiO2 막은 디커플링된 질소 플라즈마에 노출된다. 일 실시예에서, DPN은 질소 가스의 존재 하에서, 약 100-200 sccm에 이르는 유속 및 약 300 Watt의 플라즈마 전력으로, 약 5-20 mTorr 또는 10 Torr 이하의 범위에 있는 압력을 가진 챔버 내에서 수행된다. DPN 처리 파라미터들은 당업계에서 공지된 바와 같이 챔버 크기 및 절연 막의 용적 두께(volume thickness)에 따라 변형될 수 있다. PDN은 기판 인터페이스에서 제 2 피크(202)를 갖지 않는 SiON 또는 SiOxNy 막을 산출한다. 부가하여, 양 처리에서, 즉, DPN 및 RTA-NH3 처리에서, SiON 또는 SiOxNy 막은 절연막의 최상부 표면에서 질소(Ny)의 최대 농도를 가짐으로써 특징지어지고, 여기서, "y"는 깊이에 따라 감소한다. 그러나, DPN 처리에 대한 질소 농도 프로파일의 꼬리부(tail)는 도 5B-5C에서 도시된 바와 같이 극히 낮은 처리 압력으로 수행되는 RTA-NH3 처리보다 Si 기판에 더 가까이 연장되는 것으로 보인다. 이것은 플라즈마 질화 처리를 사용하여 형성되는 SiON 또는 SiOxNy 막보다 RTA-NH3 처리를 사용하여 형성된 SiON 또는 SiOxNy 막을 통합하는 장치의 증가된 구동 전류에 반영될 것이다. 부가하여, RTA-NH3 처리를 사용하여 형성된 SiON 또는 SiOxNy 막에는 또한 비연관된 질소가 존재하지 않을 것이다. DPN 처리에 비해 RTA-NH3 처리의 이점은 전단부 어닐링(the front end anneals) 및 SiO2 성장을 위해 개발 또는 최적화된 동일한 RTP 반응기를 사용한다는 것이다. RTP 챔버는 극히 낮은 금속 오염을 위해 최적화되었고 장치 무결성 및 신뢰성에의 임의의 영향을 제거 또는 최소화시킬 이슈들을 위해 최적화되었다.
일 실시예에서, RTA-NH3 처리된 SiON 또는 SiOxNy 막을 함유하는 게이트 스택은 클러스터 툴, 예를 들어, 어플라이드 머티리얼스사에 의해 제조된 집적된 Gate Stack Centura에서 제조되고, 개선된 장치 성능을 위해 이전에 기술된 바와 같이 형성된 SiON 또는 SiOxNy 막을 갖는 게이트를 형성하기 위해 사용된다. 클러스터 툴의 예는 도 6에 도시된다.
도 6은 몇 개의 처리 챔버들, 예를 들어, 로드락 챔버들(602 및 604), RTP 챔버들(606, 608, 610), 증착 챔버(612)(예를 들어, 폴리실리콘 막을 증착하기 위해), 및 냉각 챔버(614)를 포함하는 클러스터 툴(600)을 예시한다. 클러스터 툴(600)은 또한 특정 처리 챔버 내로 그리고 외부로 기판(618)(예를 들어, 웨이퍼)을 전달하기 위해 사용되는 기판-처리 툴(wafer-handling tool)(616)을 포함한다. 기판 처리 툴(616)은 전형적으로 모든 처리 챔버들과 통신할 수 있는 전달 챔버에 배치된다. 로드락 챔버들(602 및 604)은 처리될 기판(예를 들어, 웨이퍼)을 하우징한다. 증착 챔버(612)는 당업계에 공지된 바와 같이 막 또는 층을 형성하기 위해 사용될 수 있는 종래의 화학 또는 물리적 기상 증착을 수행할 수 있다. 일 실시예에서, 증착 챔버(612)는 폴리실리콘 막 또는 다른 전극 막을 형성하기 위해 구성될 수 있는 증착 챔버이다. 챔버들(606, 608, 및 610)은 감소된 또는 초-저압력(예를 들어, 약 10 Torr 이하)에서 급속 열 어닐링(RTA) 처리를 수행하도록 구성될 수 있다. 챔버들(606, 608, 및 610) 중 어느 하나는 SiON 또는 SiOxNy 막을 형성하기 위해 이전에 기술된 RTA-NH3 처리를 수행하기 위해 사용될 수 있다.
일 실시예에서, 약 4-15 Å의 물리적 두께를 가진 SiO2 절연막은 클러스터 툴(600)의 RTP 챔버(606)와 같은 감소된 압력 RTP 챔버를 사용하여 성장된다(도 6). SiO2 절연막은 급속 열적 산화에 의해 형성될 수 있고, 급속 열적 산화는 챔버가 산소의 존재 하에서 산화된 층을 형성하기 위하여 기판 표면을 급속히 가열하고 건조시키기 위해 램프(들)을 사용하는 산화 처리이다. 실리콘 기판(또는 웨이퍼)의 급속 열적 산화는 O2, O2+N2, O2+Ar, N2O, 또는 N2O+N2 가스 혼합물의 존재 하에서 건식 처리 급속 열적 산화를 사용하여 수행될 수 있다. 가스 또는 가스 혼합물은 약 1-5 slm의 총 유속을 가질 수 있다. 대안적으로, 실리콘 기판의 급속 열 산화는 예를 들어 1-13%의 H2를 갖는 약 1-5 slm의 총 유속의 O2+H2, O2+H2+N2 또는 N2O+H2가 존재하는 인-시츄 스팀 생성(ISSG: In-Situ Steam Generation)과 같은 습식 공정을 이용하여 수행될 수 있다. 일 실시예에서, SiO2 유전체 막을 형성하기 위한 급속 열 산화 공정은 약 5-90초동안 약 800 내지 1000℃의 프로세스 온도 및 약 0.5 내지 50 Torr의 프로세스 압력으로 형성되어, 4-15Å 범위의 두께를 갖는 SiO2 유전체 막이 형성된다.
일 실시예에서, SiO2 유전체 막이 RTP 챔버(606)에서 형성된 이후에, 상기 기판은 다른 RTP 챔버로 이송되는데, 예를 들어 SiON 또는 SiOxNy 막을 형성하기 위해 질소를 SiO2 유전체 막에 통합하도록 약 10 Torr 이하의 이송 챔버 압력을 갖는 비활성(예를 들어, N2 또는 Ar) 환경 하에서 클러스터 툴(600)의 RTP 챔버(608)일 수 있다. 상기 RTP 챔버(608)는 Applied Material 반응기 XE, XE Plus, 또는 Radiance와 같은 감소된 압력 챔버 반응기일 수 있다. 상기 RTP 챔버(608)는 위에서 논의한 바와 같은 SiON 또는 SiOxNy 을 형성하기 위해 NH3, N2 또는 Ar 가스들이 배관되도록 구성된다. 일 실시예에서, SiO2 유전체 막을 갖는 기판은 순수 NH3 또는 NH3+비활성 가스(예를 들어, N2 또는 Ar)이 흐르는 약 900 내지 1100℃의 상승된 온도로 공정 챔버에서 가열되는데, 상기 챔버는 예를 들어 RTP 챔버(608)일 수 있다. 상기 챔버 내의 압력은 10 Torr 이하로 감소된다. 이러한 조건 하에서 형성된 SiON 또는 SiOxNy 은 도 3c 및 도 3d에 도시된 것과 유사한 프로파일을 가질 수 있다. SiON 또는 SiOxNy 는 5% 이상의 질소 농도를 갖는다. SiO2 막 내의 질소의 피크 농도는 SiO2 막의 상부 표면에서 발생한다.
일 실시예에서, SiON 또는 SiOxNy 막은 클러스터 툴(600)(도 6)의 RTP 챔버(610)과 같은 다른 RTP 챔버에서 사후 질화 어닐링(PNA: post nitridation annealing)과 관련된다. PNA 공정 화학물은 순수 N2 또는 O2+N2 가스의 혼합물일 수 있다. 순수 N2 화학물의 경우에, PNA는 SiON 또는 SiOxNy 막을 형성하는데 이용되는 RTA-NH3 공정으로써 동일한 RTP 챔버(예를 들어, RTP 챔버(600))에서 수행될 수 있다. 일 실시예에서, PNA는 약 5 Torr의 총 압력 이하에서 1000 내지 1100℃의 상승된 온도로 SiON 또는 SiOxNy 막을 갖는 기판을 가열시키는 단계를 포함한다. 일 실시예에서, 약 1 slm의 순수 N2가스는 약 60초 동안 RTP 챔버(예를 들어, RTP 챔버(608 또는 610))로 유입된다. 이후에 약 1 slm의 총 유속의 N2, O2 또는 O2+N2 가스 혼합물은 약 15초 동안 RTP 챔버로 유입된다. 언급한 유속들은 특정 반응기 또는 프로세스 챔버 크기(예를 들어, 200mm 반응기)에 대해서만 해당되는 예들임이 인식되어야 한다. 유속들은 부피 차이로 인해서, 다른 크기 반응기에 대해 비례하여 조정된다(증가 또는 감소).
일 실시예에서, PNA 공정 이후에, 질소 함유 게이트 유전체(SiON 또는 SiOxNy)막이 폴리실리콘 막과 같은 전도 층에 의해 커버된다. 폴리실리콘 막은 클러스터 툴(600)(도 6)의 증착 챔버(612)와 같은 증착 챔버에서 형성될 수 있다. 이는 게이트 스택의 형성을 완료시킨다. 그 후 기판은 쿨 다운 챔버(614)와 같은 쿨 다운 챔버로 이송될 수 있고, 이후에는 다음 프로세스, 테스트, 또는 공지된 다른 프로세스를 위해 로드락(614)과 같은 저장 영역으로 이송될 수 있다.
게이트 유전체 막과 폴리실리콘 캡 막을 포함하는 게이트 스택이 하나의 프로세스 챔버, 또는 이전에 설명된 클러스터 툴(600) 주변의 여러 개의 프로세스 챔버들에서 형성될 수 있다. 예를 들어, SiO2 유전체 막은 우선 하나의 챔버 내에서 형성될 수 있다. 그 후, 동일한 챔버는 SiON 또는 SiOxNy 막을 형성하기 위해 질화 공정을 수행하도록 초-저압에서 급속 열 어닐링을 위해 조정된다. 그 후, 동일한 챔버는 SiON 또는 SiOxNy 막에 대한 PNA를 수행하기 위해 조정될 수 있다. 그리고, 폴리실리콘 막은 동일한 챔버에서 SiON 또는 SiOxNy 막에 대해 형성된다.
본 명세서에서 설명된 바와 같은 게이트 스택으로 형성된 트랜지스터는 일 실시예에서, 클러스터 툴(600)의 사용으로 인해 연속적이고 균일한 프로세스 환경 또는 주변을 최적화해 왔다. 게이트 스택의 프로세스는 임의의 프로세스들 사이의 중단 없이 형성된다. 그러므로, 감소된 전기적 산화물 두께, 누설, 또는 구동 전류의 관점에서 더 양호한 스케일링은 다수의 프로세스들 사이에 중단들이 존재하는 프로세스들과 비교하여 획득될 수 있다.
테이블 1은 기존의 프로세스들 뿐만 아니라 본 발명의 예시적 실시예의 프로세스를 포함하여 질소를 SiO2 막에 통합시키는 다양한 프로세스들을 요약한다. 테이블 1에서는 본 발명의 예시적 실시예들을 이용하는 질소의 SiO2 막으로의 통합이 고급의 질소 농도 프로파일을 제공한다는 사실을 도시한다. 게다가, 위에서 언급한 바와 같이, 본 발명의 예시적 실시예들은 특정 응용예들에 대해 최적의 SiON 또는 SiOxNy 막을 달성하기 위해 질소 농도 프로파일을 조절하는 것을 허용한다.
테이블 1에서 도시된 바와 같이, 질화 프로세스가 SiON 또는 SiOxNy 막을 열적으로 성장시키기 위해 혼합물 성장 프로세스를 이용하여 NO 또는 NO+O2를 이용함으로써 수행된다. 질소 농도([N]) 프로파일은 기판 인터페이스에서 높은 질소 농도를 갖는 SiO2 전체에 걸쳐 통합된다. 질화 프로세스가 기존의 프로세스를 이용하여 N2O 어닐링에 의해 수행될 때, 질소는 Si 기판-SiO2 인터페이스에 가깝게 통합된다. 또한, 통합된 질소 농도는 붕소의 유전체 막 유입을 차단시키거나 0.1㎛ 장치들에서의 누설을 감소시키기에는 충분하지 않다. 질화 프로세스가 기존의 프로세스를 사용하면서 어닐링은 이용하지 않고 수행될 때, 질소는 N2O 어닐링 프로세스와 비교하여 약간 더 높은 질소 농도를 가지면서 Si 기판-SiO2 인터페이스에서 병합된다. 그러나, 붕소는 SiO2 막 내부로 트랩핑되어 불량한 인터페이스 특성과 전류 누설에 있어 충분히 않은 감소를 가져온다는 것이 관찰된다.
질화 프로세스가 현재 해당 분야에서 실행되는 것과 같이 100 Torr 이상의 고압에서 NH3 어닐링 프로세스를 이용하여 수행될 때, 질소는 바이모달(bimodal) 질소 농도 분포를 갖는 SiO2 인터페이스에 통합된다. 이전에 논의된 바와 같이, 질소 농도 프로파일은 막의 표면에서 질소 피크를 포함하고 기판-SiO2 인터페이스에서 질소 피크를 포함한다. 질소 농도는 NO 어닐링 프로세스에서보다 더 높은 압력의 NH3 어닐링 프로세스에서 더 높다. 막 표면에서의 질소는 붕소는 트랩핑하지만, 기판 SiO2 인터페이스에서의 질소는 불량한 인터페이스 특성을 가져오므로 큰 임계 전압 시프트 및 트랜지스터에서의 전하 캐리어들의 이동성 저하를 가져온다. 질소 프로세스가 플라즈마 질화를 이용하여 수행될 때, 조건에 맞는 질소 농도 프로파일이 생성된다. 높은 질소 농도가 SiO2 막의 표면에서 발생한다. 표면에서의 질소는 붕소를 차단시킬 수 있다. 플라즈마 질화는 초-박 유전체 막 형성(<10Å)을 허용하지만, 구동 전류가 그러한 초-박 막에서 저하되는 것을 볼 수 있다.
질화 프로세스가 본 발명의 예시적 실시예들의 초-저압(≤10 Torr)에서 RTA NH3를 이용하여 수행될 때, 질소 농도 프로파일은 SiO2 막의 표면에서 높은 질소 농도를 가지며 바이모달 분포가 없다. 또한, 초-저압에서의 RTA-NH3 프로세스는 11Å 이하의 전기적 산화물 두께 스케일링을 허용한다.
암모니아(NH3)가 다수의 예시적 실시예들에서 이용되었을지라도, 임의의 질화 또는 질화 가스가 이용되거나 암모니아를 대체할 수 있다는 것이 인식될 것이다. 예를 들어, NO 또는 N2O가 초-저압(예를 들어, 약 10 Torr 이하)에서 신속한 열 어닐링 프로세스를 이용하여 SiON 또는 SiOxNy을 형성하기 위해 이용될 수 있다. 그러므로 초-저압에서 RTA-NH3를 이용하는 실시예들의 특성들을 논의하는 것은 초-저압에서 RTA를 이용하는 다른 적합한 질화 또는 질화제(예를 들어, NO 및 N2O)를 이용하는 질화 프로세스에도 유사하게 적용 가능하다.
특정 예시적 실시예들이 첨부된 도면들을 참조하여 설명되고 도시되었을지라도, 그러한 실시예들은 단지 예시적인 것이지 본 발명을 제한하여는 것이 이해될 것이고, 본 발명은 도시되고 설명된 특정 구성 및 배열로만 제한되지 않고 다양한 변형이 당업자에게는 자명할 것이다.
일 실시예에서, 유전체층의 N 도핑에 대한 게이트 산화물 형성 및 게이트 전극 형성에 의한 전체 게이트 스택은 진공을 해제하지 않고 다중 챔버(예를 들어, 클러스터 툴)를 사용한 단일 툴 내에서 제조된다. 진보된 기술적 노드(≤0.1㎛)는 게이트 유전층으로서 몇몇 단일 층의 산화막을 가질 것이다. 진공 해제 없이 제어된 분위기로 단일 툴 내에서의 게이트 스택의 처리 및 조작자의 취급/간섭은 프로세싱 분위기로의 노출 및 여러 번의 웨이퍼 취급으로부터 오염 또는 손상의 결과로 인한 장치 보전에 대한 위험성을 제거할 것이다.
몇몇 실시예가 설명되었고 청구항이 첨부되었지만, 기술 분야의 당업자는 본원 발명을 변경시킬 수 있기 때문에, 실시예는 단순히 설명을 위한 예일 뿐이고, 본 발명이 이에 한정되지는 않는다.
Figure 112005043156200-pct00001

Claims (34)

  1. 유전체 막을 형성하는 방법으로서,
    질화 가스 및 급속 열 어닐링 프로세스를 이용하여 유전체 막에 질소를 통합하는 단계
    를 포함하며, 약 10 Torr 이하의 초-저압이 상기 급속 열 어닐링 프로세스에 대하여 사용되고, 상기 유전체 막에 통합되는 질소는 상기 유전체 막의 상부면에서 발생하는 질소 농도 피크를 형성하는, 유전체 막 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 유전체 막에 통합되는 질소는 5% 이상의 질소 농도를 갖는, 유전체 막 형성 방법.
  4. 제 1 항에 있어서,
    상기 유전체 막은 약 12 옹스트롬 이하인, 유전체 막 형성 방법.
  5. 제 1 항에 있어서,
    상기 질화 가스는 암모니아(NH3), 산화 질소(NO), 및 아산화질소(N2O) 중 임의의 하나를 포함하는, 유전체 막 형성 방법.
  6. 제 1 항에 있어서,
    상기 유전체 막은 실리콘 이산화물(SiO2)인, 유전체 막 형성 방법.
  7. 제 1 항에 있어서,
    상기 질소가 통합된 이후, 실리콘 옥시질화물이 형성되는, 유전체 막 형성 방법.
  8. 게이트 스택을 형성하는 방법으로서,
    기판상에 실리콘 이산화물 막을 형성하는 단계;
    급속 열 어닐링 프로세스 및 질화 가스를 이용하여 상기 실리콘 이산화물 막에 질소를 통합하는 단계 ― 상기 급속 열 어닐링 프로세스는 약 10 Torr 이하에서 발생하고, 상기 질소를 통합하는 단계는 상기 기판상에 실리콘 옥시질화물 막을 형성함 ― ;
    약 5% 이상의 질소 농도를 갖는 상기 실리콘 옥시질화물을 형성하기 위하여 질소가 상기 실리콘 이산화물 막에 통합되는데 필요한 시간 동안 상기 질화 가스를 이용한 상기 급속 열 어닐링 프로세스를 계속 유지시키는 단계 ― 상기 실리콘 이산화물 막에 통합되는 질소는 상기 실리콘 이산화물 막의 상부면에서 발생하는 질소 농도 피크를 형성함 ― ; 및
    상기 실리콘 옥시질화물상에 캡층을 형성하는 단계
    를 포함하는, 게이트 스택 형성 방법.
  9. 제 8 항에 있어서,
    상기 급속 열 어닐링 프로세스는 약 900-1100℃ 사이의 온도에서 발생하는, 게이트 스택 형성 방법.
  10. 제 8 항에 있어서,
    상기 실리콘 옥시질화물이 형성된 이후, 상기 실리콘 옥시질화물을 사후 어닐링 프로세스로 처리하는 단계를 더 포함하고,
    상기 사후 어닐링 프로세스는 약 1000-1100℃ 사이의 온도에서 발생하는, 게이트 스택 형성 방법.
  11. 제 10 항에 있어서,
    상기 사후 어닐링 처리는 약 5 Torr 이하의 압력에서 발생하는, 게이트 스택 형성 방법.
  12. 유전체 막을 형성하는 방법으로서,
    질화 가스 및 급속 열 어닐링 프로세스를 이용하여 실리콘 이산화물 막에 질소를 통합하는 단계 ― 약 10 Torr 이하의 초-저압이 상기 급속 열 어닐링 프로세스에 대하여 사용되고, 상기 유전체 막으로 질소를 통합하는 단계는 실리콘 옥시질화물 막을 형성함 ― ; 및
    약 5% 이상의 질소 농도를 갖는 상기 실리콘 옥시질화물을 형성하기 위하여 질소가 상기 실리콘 이산화물 막에 통합된 후에 상기 실리콘 옥시질화물 막을 사후-어닐링하는 단계
    를 포함하며, 상기 실리콘 이산화물 막에 통합되는 질소는 상기 실리콘 이산화물 막의 상부면에서 발생하는 질소 농도 피크를 형성하는, 유전체 막 형성 방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 실리콘 이산화물 막에 통합되는 질소는 5% 이상의 질소 농도를 갖는, 유전체 막 형성 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 실리콘 이산화물 막은 약 12 옹스트롬 이하인, 유전체 막 형성 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 질화 가스는 암모니아(NH3), 산화 질소(NO), 및 아산화질소(N2O) 중 임의의 하나를 포함하는, 유전체 막 형성 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 실리콘 이산화물 막을 형성하는 단계를 더 포함하는, 유전체 막 형성 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    게이트 스택을 형성하는 방법으로서,
    다수의 프로세싱 챔버들을 갖는 클러스터 툴의 제 1 프로세싱 챔버에 기판을 위치시키는 단계;
    상기 제 1 프로세싱 챔버의 실리콘 웨이퍼상에 실리콘 이산화물 막을 형성하는 단계;
    진공을 유지하면서, 상기 기판을 상기 제 1 프로세싱 챔버로부터 제 2 프로세싱 챔버로 이송하는 단계 ― 상기 제 2 프로세싱 챔버는 감소된 압력에서 급속 열 어닐링 프로세스를 실행할 수 있음 ― ;
    실리콘 옥시질화물 막을 형성하기 위해 상기 제 2 챔버의 압력을 약 10 Torr 이하로 유지시키면서 질화 가스를 상기 제 2 프로세싱 챔버에 유입시키는 단계; 및
    질소 농도가 약 5% 이상이 되도록 질소가 상기 실리콘 이산화물 막에 통합되는데 필요한 시간 동안 상기 질화 가스를 상기 제 2 프로세싱 챔버에 계속해서 유입시키는 단계
    를 포함하며, 상기 실리콘 이산화물 막에 통합되는 질소는 상기 실리콘 이산화물 막의 상부면에서 발생하는 질소 농도 피크를 형성하는, 게이트 스택 형성 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18 항에 있어서,
    상기 질화 가스가 유입되는 동안 약 900-1100℃ 사이의 온도를 유지시키는 단계를 포함하는, 게이트 스택 형성 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 18 항에 있어서,
    상기 실리콘 옥시질화물이 형성된 이후, 상기 기판을 약 1000-1100℃ 사이의 온도에서 발생하는 사후 어닐링 프로세스로 처리하는 단계를 포함하는, 게이트 스택 형성 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 사후 어닐링 프로세스는 제 3 프로세싱 챔버에서 발생하는, 게이트 스택 형성 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 사후 어닐링 처리는 약 5 Torr의 압력에서 발생하는, 게이트 스택 형성 방법.
  23. 실리콘 옥시질화물 막으로서,
    상기 실리콘 옥시질화물 막의 질소 농도는 상기 막의 상부면에서 최대가 되고 깊어질수록 감소하며, 상기 실리콘 옥시질화물 막은 상기 실리콘 옥시질화물 막에 통합되지 않은 질소가 없는(free), 실리콘 옥시질화물 막.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    유전체 막을 처리하는 방법으로서,
    약 10 Torr 이하의 압력에서 유전체 막을 질화 가스에 노출시키는 단계; 및
    실리콘 옥시질화물 막을 형성하기 위해 상기 유전체 막에 질소를 통합하도록 상기 질화 가스에 상기 유전체 막을 노출시키는 단계 동안, 상기 유전체 막을 급속 열 어닐링 프로세스로 처리하는 단계
    를 포함하며, 상기 실리콘 이산화물 막에 통합되는 질소는 상기 실리콘 이산화물 막의 상부면에서 발생하는 질소 농도 피크를 형성하는, 유전체 막 처리 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 질화 가스는 암모니아(NH3), 산화 질소(NO), 및 아산화질소(N2O) 중 임의의 하나를 포함하는, 유전체 막 처리 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 유전체 막은 실리콘 이산화물(SiO2)인, 유전체 막 처리 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 질소가 통합된 후에, 실리콘 옥시질화물이 형성되는, 유전체 막 처리 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 급속 열 어닐링 프로세스는 약 900-1100℃ 사이의 온도에서 발생하는, 유전체 막 처리 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 실리콘 옥시질화물이 형성된 이후, 상기 실리콘 옥시질화물을 약 1000-1100℃ 사이의 온도에서 발생하는 사후 어닐링 프로세스로 처리하는 단계를 더 포함하는, 유전체 막 처리 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 29 항에 있어서,
    상기 사후 어닐링 프로세스는 약 5 Torr 이하의 압력에서 발생하는, 유전체 막 처리 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 유전체 막을 급속 열 어닐링 프로세스로 처리하는 단계는 적어도 약 5%의 질소 농도가 상기 유전체 막에 통합될 때까지 계속되는, 유전체 막 처리 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 실리콘 옥시질화물 막을 사후-어닐링 프로세스로 처리하는 단계를 더 포함하고, 상기 실리콘 옥시질화물은 원하는 질소 농도가 상기 유전체 막에 통합된 이후에 비-질화(non-nitridation) 분위기에서 사후 어닐링되는, 유전체 막 처리 방법.
  33. 제 23 항에 있어서,
    상기 실리콘 옥시질화물 막 내의 총 질소 농도는 5% 이상인, 실리콘 옥시질화물 막.
  34. 제 23 항에 있어서,
    상기 실리콘 옥시질화물 막은 약 12 옹스트롬 이하의 두께를 갖는, 실리콘 옥시질화물 막.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100429753C (zh) * 2003-02-06 2008-10-29 东京毅力科创株式会社 等离子体处理方法、半导体基板以及等离子体处理装置
JP3866667B2 (ja) * 2003-02-26 2007-01-10 株式会社東芝 半導体装置の製造方法
US7429540B2 (en) * 2003-03-07 2008-09-30 Applied Materials, Inc. Silicon oxynitride gate dielectric formation using multiple annealing steps
JP2005101503A (ja) * 2003-03-26 2005-04-14 Fujitsu Ltd 半導体装置及びその製造方法
US7682988B2 (en) * 2004-08-31 2010-03-23 Texas Instruments Incorporated Thermal treatment of nitrided oxide to improve negative bias thermal instability
KR100838956B1 (ko) * 2004-11-05 2008-06-16 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법
US7927933B2 (en) * 2005-02-16 2011-04-19 Imec Method to enhance the initiation of film growth
US20070010103A1 (en) * 2005-07-11 2007-01-11 Applied Materials, Inc. Nitric oxide reoxidation for improved gate leakage reduction of sion gate dielectrics
US7737050B2 (en) * 2006-10-30 2010-06-15 International Business Machines Corporation Method of fabricating a nitrided silicon oxide gate dielectric layer
US7575986B2 (en) * 2007-08-08 2009-08-18 Applied Materials, Inc. Gate interface relaxation anneal method for wafer processing with post-implant dynamic surface annealing
KR20090036850A (ko) * 2007-10-10 2009-04-15 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
US8163660B2 (en) * 2008-05-15 2012-04-24 Cypress Semiconductor Corporation SONOS type stacks for nonvolatile change trap memory devices and methods to form the same
CN101621007A (zh) * 2008-07-03 2010-01-06 中芯国际集成电路制造(上海)有限公司 Sanos存储单元结构
US20110124408A1 (en) * 2008-07-30 2011-05-26 Wms Gaming Inc. Gaming System Having Time Period Based Progressives
US8173516B2 (en) * 2010-02-11 2012-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shallow trench isolation structure
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
JP2012069709A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
CN102437083A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种减小高深宽比工艺填充浅沟隔离槽关键尺寸损失的方法
CN102610551A (zh) * 2011-10-13 2012-07-25 上海华力微电子有限公司 一种减少浅沟槽隔离缺陷的方法
US9099461B2 (en) 2012-06-07 2015-08-04 International Business Machines Corporation Method of manufacturing scaled equivalent oxide thickness gate stacks in semiconductor devices and related design structure
US10224224B2 (en) 2017-03-10 2019-03-05 Micromaterials, LLC High pressure wafer processing systems and related methods
CN110612596B (zh) * 2017-04-13 2023-08-15 应用材料公司 用于沉积低介电常数膜的方法与设备
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10847360B2 (en) * 2017-05-25 2020-11-24 Applied Materials, Inc. High pressure treatment of silicon nitride film
JP7190450B2 (ja) 2017-06-02 2022-12-15 アプライド マテリアルズ インコーポレイテッド 炭化ホウ素ハードマスクのドライストリッピング
US10234630B2 (en) 2017-07-12 2019-03-19 Applied Materials, Inc. Method for creating a high refractive index wave guide
US10269571B2 (en) 2017-07-12 2019-04-23 Applied Materials, Inc. Methods for fabricating nanowire for semiconductor applications
US10179941B1 (en) 2017-07-14 2019-01-15 Applied Materials, Inc. Gas delivery system for high pressure processing chamber
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111095524B (zh) 2017-09-12 2023-10-03 应用材料公司 用于使用保护阻挡物层制造半导体结构的设备和方法
US10643867B2 (en) 2017-11-03 2020-05-05 Applied Materials, Inc. Annealing system and method
CN117936417A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
SG11202003438QA (en) 2017-11-16 2020-05-28 Applied Materials Inc High pressure steam anneal processing apparatus
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
CN111699549A (zh) 2018-01-24 2020-09-22 应用材料公司 使用高压退火的接缝弥合
WO2019173006A1 (en) 2018-03-09 2019-09-12 Applied Materials, Inc. High pressure annealing process for metal containing materials
US10714331B2 (en) 2018-04-04 2020-07-14 Applied Materials, Inc. Method to fabricate thermally stable low K-FinFET spacer
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10566188B2 (en) 2018-05-17 2020-02-18 Applied Materials, Inc. Method to improve film stability
US10704141B2 (en) 2018-06-01 2020-07-07 Applied Materials, Inc. In-situ CVD and ALD coating of chamber to control metal contamination
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US10675581B2 (en) 2018-08-06 2020-06-09 Applied Materials, Inc. Gas abatement apparatus
JP7179172B6 (ja) 2018-10-30 2022-12-16 アプライド マテリアルズ インコーポレイテッド 半導体用途の構造体をエッチングするための方法
KR20210077779A (ko) 2018-11-16 2021-06-25 어플라이드 머티어리얼스, 인코포레이티드 강화된 확산 프로세스를 사용한 막 증착
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
CN109627045B (zh) * 2018-12-11 2021-07-20 宁波伏尔肯科技股份有限公司 一种碳化硅陶瓷磨削后微裂纹的原位弥合方法
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135735A (ja) * 1999-11-08 2001-05-18 Nec Corp 不揮発性半導体装置の製造方法
JP2002502126A (ja) * 1998-02-02 2002-01-22 マイクロン・テクノロジー・インコーポレーテッド 半導体装置を形成する方法
JP2002543584A (ja) * 1999-04-22 2002-12-17 アプライド マテリアルズ インコーポレイテッド プラズマラジカルに基板を曝露する装置及び方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728039B2 (ja) * 1988-07-07 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
DE4333160A1 (de) 1993-09-29 1995-03-30 Siemens Ag Herstellverfahren für eine nitridierte Siliziumoxidschicht mit verringerter Temperaturbelastung
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
FR2775120B1 (fr) * 1998-02-18 2000-04-07 France Telecom Procede de nitruration de la couche d'oxyde de grille d'un dispositif semiconducteur et dispositif obtenu
JP2000049159A (ja) * 1998-05-29 2000-02-18 Toshiba Corp 半導体装置およびその製造方法
US6204142B1 (en) 1998-08-24 2001-03-20 Micron Technology, Inc. Methods to form electronic devices
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
US6323143B1 (en) 2000-03-24 2001-11-27 Taiwan Semiconductor Manufacturing Company Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors
US6552401B1 (en) * 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
US6548366B2 (en) * 2001-06-20 2003-04-15 Texas Instruments Incorporated Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
US6780720B2 (en) * 2002-07-01 2004-08-24 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002502126A (ja) * 1998-02-02 2002-01-22 マイクロン・テクノロジー・インコーポレーテッド 半導体装置を形成する方法
JP2002543584A (ja) * 1999-04-22 2002-12-17 アプライド マテリアルズ インコーポレイテッド プラズマラジカルに基板を曝露する装置及び方法
JP2001135735A (ja) * 1999-11-08 2001-05-18 Nec Corp 不揮発性半導体装置の製造方法
KR20010051370A (ko) * 1999-11-08 2001-06-25 가네꼬 히사시 비휘발성 메모리 장치의 제조 방법

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