JPH10256183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256183A JPH10256183A JP7078997A JP7078997A JPH10256183A JP H10256183 A JPH10256183 A JP H10256183A JP 7078997 A JP7078997 A JP 7078997A JP 7078997 A JP7078997 A JP 7078997A JP H10256183 A JPH10256183 A JP H10256183A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ポリサイド膜から成るゲート電極に所望の幅
の側壁スペーサを形成し且つ多結晶Ｓｉ膜からのシリサ
イド膜の剥離を防止する。 【解決手段】 少なくともＷＳｉx 膜１３の表面に窒化
膜１７を形成した後に、ＴＥＯＳを原料とする減圧ＣＶ
Ｄ法で側壁スペーサ用のＳｉＯ2 膜１５を堆積させる。
所望の幅の側壁スペーサを形成することができるにも拘
らず、ＳｉＯ2 膜１５の堆積時の高温に起因するＷＳｉ
x 膜１３中のＷとＴＥＯＳ中の酸素との急激な反応を窒
化膜１７で防止することができて、多結晶Ｓｉ膜１２と
ＷＳｉx 膜１３との界面等における酸化膜の成長を防止
することができる。
の側壁スペーサを形成し且つ多結晶Ｓｉ膜からのシリサ
イド膜の剥離を防止する。 【解決手段】 少なくともＷＳｉx 膜１３の表面に窒化
膜１７を形成した後に、ＴＥＯＳを原料とする減圧ＣＶ
Ｄ法で側壁スペーサ用のＳｉＯ2 膜１５を堆積させる。
所望の幅の側壁スペーサを形成することができるにも拘
らず、ＳｉＯ2 膜１５の堆積時の高温に起因するＷＳｉ
x 膜１３中のＷとＴＥＯＳ中の酸素との急激な反応を窒
化膜１７で防止することができて、多結晶Ｓｉ膜１２と
ＷＳｉx 膜１３との界面等における酸化膜の成長を防止
することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、ＴＥＯＳを原
料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜から成る
側壁スペーサをポリサイド膜から成るゲート電極に形成
する半導体装置の製造方法に関するものである。
料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜から成る
側壁スペーサをポリサイド膜から成るゲート電極に形成
する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】配線遅延を減少させて半導体装置の高速
動作を達成すると共に多結晶Ｓｉ膜から成るゲート電極
の高い信頼性を維持するために、ポリサイド膜から成る
ゲート電極が採用されている。また、ドレインにおける
電界の集中を緩和して短チャネル効果を抑制するために
ＬＤＤ構造が採用されており、このＬＤＤ構造を実現す
るためにゲート電極に側壁スペーサが形成されている。
動作を達成すると共に多結晶Ｓｉ膜から成るゲート電極
の高い信頼性を維持するために、ポリサイド膜から成る
ゲート電極が採用されている。また、ドレインにおける
電界の集中を緩和して短チャネル効果を抑制するために
ＬＤＤ構造が採用されており、このＬＤＤ構造を実現す
るためにゲート電極に側壁スペーサが形成されている。
【０００３】ところで、高密度化、高集積化された記憶
素子や論理演算素子等を製造するために半導体装置の微
細化が進められており、この微細化に伴ってゲート長も
短縮されている。一方、ゲート電極の側壁スペーサの幅
によってソース／ドレインの不純物分布ひいては閾値電
圧等の電気特性が変動するが、ゲート長の短縮に伴っ
て、側壁スペーサの幅の変動による電気特性の変動も相
対的に大きくなる。
素子や論理演算素子等を製造するために半導体装置の微
細化が進められており、この微細化に伴ってゲート長も
短縮されている。一方、ゲート電極の側壁スペーサの幅
によってソース／ドレインの不純物分布ひいては閾値電
圧等の電気特性が変動するが、ゲート長の短縮に伴っ
て、側壁スペーサの幅の変動による電気特性の変動も相
対的に大きくなる。
【０００４】ゲート電極の側壁スペーサは、以前は、常
圧ＣＶＤ法で堆積させたＳｉＯ2 膜で形成されていた。
しかし、このＳｉＯ2 膜では、ウェハの面内における厚
さの均一性が低く、下地パターンの疎密に対する厚さの
依存性が大きく、段差被覆性も良くない。このため、所
望の幅の側壁スペーサを形成することが困難で、所望の
電気特性を有する半導体装置を製造することが困難であ
った。
圧ＣＶＤ法で堆積させたＳｉＯ2 膜で形成されていた。
しかし、このＳｉＯ2 膜では、ウェハの面内における厚
さの均一性が低く、下地パターンの疎密に対する厚さの
依存性が大きく、段差被覆性も良くない。このため、所
望の幅の側壁スペーサを形成することが困難で、所望の
電気特性を有する半導体装置を製造することが困難であ
った。
【０００５】そこで、これらを改善するために、ＴＥＯ
Ｓ（tetraethyl orthosilicate）：Ｓｉ（ＯＣ2 Ｈ5 ）
4 を原料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜で
ゲート電極の側壁スペーサが形成されている。
Ｓ（tetraethyl orthosilicate）：Ｓｉ（ＯＣ2 Ｈ5 ）
4 を原料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜で
ゲート電極の側壁スペーサが形成されている。
【０００６】図３は、このＳｉＯ2 膜を用いる本願の発
明の一従来例を示している。この一従来例では、図３
（ａ）に示す様に、Ｓｉ基板（図示せず）の表面にゲー
ト酸化膜としてのＳｉＯ2 膜１１等を形成した後、多結
晶Ｓｉ膜１２とＷＳｉx 膜１３とを順次に堆積させてＷ
ポリサイド膜１４を形成する。
明の一従来例を示している。この一従来例では、図３
（ａ）に示す様に、Ｓｉ基板（図示せず）の表面にゲー
ト酸化膜としてのＳｉＯ2 膜１１等を形成した後、多結
晶Ｓｉ膜１２とＷＳｉx 膜１３とを順次に堆積させてＷ
ポリサイド膜１４を形成する。
【０００７】次に、図３（ｂ）に示す様に、リソグラフ
ィ及びエッチングによってＷポリサイド膜１４をゲート
電極のパターンに加工し、図３（ｃ）に示す様に、ＴＥ
ＯＳを原料とする減圧ＣＶＤ法でＳｉＯ2 膜１５を堆積
させる。そして、図３（ｄ）に示す様に、ＳｉＯ2 膜１
５の全面にＲＩＥを施して、このＳｉＯ2 膜１５から成
る側壁スペーサをＷポリサイド膜１４に形成する。
ィ及びエッチングによってＷポリサイド膜１４をゲート
電極のパターンに加工し、図３（ｃ）に示す様に、ＴＥ
ＯＳを原料とする減圧ＣＶＤ法でＳｉＯ2 膜１５を堆積
させる。そして、図３（ｄ）に示す様に、ＳｉＯ2 膜１
５の全面にＲＩＥを施して、このＳｉＯ2 膜１５から成
る側壁スペーサをＷポリサイド膜１４に形成する。
【０００８】
【発明が解決しようとする課題】ところが、ＴＥＯＳを
原料とする減圧ＣＶＤ法は６９０℃程度と常圧ＣＶＤ法
よりも２９０℃程度も高い温度で行われるので、この高
温のためにＷＳｉx 膜１３中のＷとＴＥＯＳ中の酸素と
が急激に反応する。
原料とする減圧ＣＶＤ法は６９０℃程度と常圧ＣＶＤ法
よりも２９０℃程度も高い温度で行われるので、この高
温のためにＷＳｉx 膜１３中のＷとＴＥＯＳ中の酸素と
が急激に反応する。
【０００９】この結果、図３（ｃ）に示した様に、多結
晶Ｓｉ膜１２とＷＳｉx 膜１３との界面等でＷＯx 膜１
６が成長して、多結晶Ｓｉ膜１２からＷＳｉx 膜１３が
剥離していた。従って、図３に示した一従来例では、高
速で且つ所望の電気特性を有する半導体装置を高い歩留
りで製造することが困難であった。
晶Ｓｉ膜１２とＷＳｉx 膜１３との界面等でＷＯx 膜１
６が成長して、多結晶Ｓｉ膜１２からＷＳｉx 膜１３が
剥離していた。従って、図３に示した一従来例では、高
速で且つ所望の電気特性を有する半導体装置を高い歩留
りで製造することが困難であった。
【００１０】
【課題を解決するための手段】本願の発明による半導体
装置の製造方法は、多結晶Ｓｉ膜上にシリサイド膜を積
層させたポリサイド膜から成るゲート電極に、ＴＥＯＳ
を原料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜から
成る側壁スペーサを形成する半導体装置の製造方法にお
いて、少なくとも前記シリサイド膜の表面に窒化膜を形
成する工程と、前記窒化膜を形成した後に前記ＳｉＯ2
膜を堆積させる工程とを具備することを特徴としてい
る。
装置の製造方法は、多結晶Ｓｉ膜上にシリサイド膜を積
層させたポリサイド膜から成るゲート電極に、ＴＥＯＳ
を原料とする減圧ＣＶＤ法で堆積させたＳｉＯ2 膜から
成る側壁スペーサを形成する半導体装置の製造方法にお
いて、少なくとも前記シリサイド膜の表面に窒化膜を形
成する工程と、前記窒化膜を形成した後に前記ＳｉＯ2
膜を堆積させる工程とを具備することを特徴としてい
る。
【００１１】本願の発明による半導体装置の製造方法
は、窒素を含む雰囲気中での熱処理で前記窒化膜を形成
することが好ましい。
は、窒素を含む雰囲気中での熱処理で前記窒化膜を形成
することが好ましい。
【００１２】本願の発明による半導体装置の製造方法
は、前記熱処理時の温度が８００℃以上であることが好
ましい。
は、前記熱処理時の温度が８００℃以上であることが好
ましい。
【００１３】本願の発明による半導体装置の製造方法
は、ＣＶＤ法による堆積によって前記窒化膜を形成して
もよい。
は、ＣＶＤ法による堆積によって前記窒化膜を形成して
もよい。
【００１４】本願の発明による半導体装置の製造方法で
は、ＴＥＯＳを原料とする減圧ＣＶＤ法で、ゲート電極
の側壁スペーサを形成するためのＳｉＯ2 膜を堆積させ
ているので、所望の厚さのＳｉＯ2 膜を堆積させること
ができて、ポリサイド膜から成るゲート電極に所望の幅
の側壁スペーサを形成することができる。
は、ＴＥＯＳを原料とする減圧ＣＶＤ法で、ゲート電極
の側壁スペーサを形成するためのＳｉＯ2 膜を堆積させ
ているので、所望の厚さのＳｉＯ2 膜を堆積させること
ができて、ポリサイド膜から成るゲート電極に所望の幅
の側壁スペーサを形成することができる。
【００１５】しかも、ポリサイド膜から成るゲート電極
の少なくともシリサイド膜の表面に窒化膜を形成した後
にＳｉＯ2 膜を堆積させているので、この堆積時の高温
に起因するシリサイド膜中の金属とＴＥＯＳ中の酸素と
の急激な反応を窒化膜で防止することができ、多結晶Ｓ
ｉ膜とシリサイド膜との界面等における酸化膜の成長を
防止して、多結晶Ｓｉ膜からのシリサイド膜の剥離を防
止することができる。
の少なくともシリサイド膜の表面に窒化膜を形成した後
にＳｉＯ2 膜を堆積させているので、この堆積時の高温
に起因するシリサイド膜中の金属とＴＥＯＳ中の酸素と
の急激な反応を窒化膜で防止することができ、多結晶Ｓ
ｉ膜とシリサイド膜との界面等における酸化膜の成長を
防止して、多結晶Ｓｉ膜からのシリサイド膜の剥離を防
止することができる。
【００１６】また、窒素を含む雰囲気中での熱処理で窒
化膜を形成すれば、処理炉の内面には窒化膜が形成され
ないので、ＳｉＯ2 膜を堆積させるための減圧ＣＶＤ法
を同じ処理炉で行っても、ＳｉＯ2 膜の堆積時に処理炉
の内面から窒化膜が剥離して汚染粒子が生成されること
がない。
化膜を形成すれば、処理炉の内面には窒化膜が形成され
ないので、ＳｉＯ2 膜を堆積させるための減圧ＣＶＤ法
を同じ処理炉で行っても、ＳｉＯ2 膜の堆積時に処理炉
の内面から窒化膜が剥離して汚染粒子が生成されること
がない。
【００１７】このため、ＳｉＯ2 膜を堆積させるための
減圧ＣＶＤ法を行う前に、窒化膜を形成した半導体製造
装置とは別個の半導体製造装置までウェハを搬送した
り、窒化膜の形成後に処理炉を交換したりする必要がな
く、窒化膜を形成するための熱処理に引き続いて連続的
に、ＳｉＯ2 膜を堆積させるための減圧ＣＶＤ法を行う
ことができる。
減圧ＣＶＤ法を行う前に、窒化膜を形成した半導体製造
装置とは別個の半導体製造装置までウェハを搬送した
り、窒化膜の形成後に処理炉を交換したりする必要がな
く、窒化膜を形成するための熱処理に引き続いて連続的
に、ＳｉＯ2 膜を堆積させるための減圧ＣＶＤ法を行う
ことができる。
【００１８】しかも、窒素を含む雰囲気中での熱処理に
よって、シリサイド膜を緻密化させてその結合を密にす
ることができるので、シリサイド膜中の金属とＴＥＯＳ
中の酸素との急激な反応を効果的に防止して、多結晶Ｓ
ｉ膜からのシリサイド膜の剥離を効果的に防止すること
ができる。
よって、シリサイド膜を緻密化させてその結合を密にす
ることができるので、シリサイド膜中の金属とＴＥＯＳ
中の酸素との急激な反応を効果的に防止して、多結晶Ｓ
ｉ膜からのシリサイド膜の剥離を効果的に防止すること
ができる。
【００１９】一方、ＣＶＤ法による堆積によって窒化膜
を形成すれば、シリサイド膜の表面のみならずゲート電
極の全体を窒化膜で覆うことができるので、多結晶Ｓｉ
膜とシリサイド膜との界面における酸化膜の形成を効果
的に防止して、多結晶Ｓｉ膜からのシリサイド膜の剥離
を効果的に防止することができる。
を形成すれば、シリサイド膜の表面のみならずゲート電
極の全体を窒化膜で覆うことができるので、多結晶Ｓｉ
膜とシリサイド膜との界面における酸化膜の形成を効果
的に防止して、多結晶Ｓｉ膜からのシリサイド膜の剥離
を効果的に防止することができる。
【００２０】
【発明の実施の形態】以下、Ｗポリサイド膜から成るゲ
ート電極を有する半導体装置の製造に適用した本願の発
明の一実施形態を説明するが、本実施形態の説明に先立
って、本実施形態で用いる半導体製造装置をまず説明す
る。
ート電極を有する半導体装置の製造に適用した本願の発
明の一実施形態を説明するが、本実施形態の説明に先立
って、本実施形態で用いる半導体製造装置をまず説明す
る。
【００２１】図２に示す様に、この半導体製造装置２１
では、石英インナーチューブ２２と石英アウターチュー
ブ２３とが同軸状に設けられており、これらの下端にマ
ニホールド２４が配置されている。石英インナーチュー
ブ２２と石英アウターチューブ２３との間の空間は、こ
れらの上端部で石英インナーチューブ２２内の空間に通
じると共に、これらの下端でマニホールド２４に通じて
いる。
では、石英インナーチューブ２２と石英アウターチュー
ブ２３とが同軸状に設けられており、これらの下端にマ
ニホールド２４が配置されている。石英インナーチュー
ブ２２と石英アウターチューブ２３との間の空間は、こ
れらの上端部で石英インナーチューブ２２内の空間に通
じると共に、これらの下端でマニホールド２４に通じて
いる。
【００２２】マニホールド２４は排気管２５を介して真
空系（図示せず）に接続されており、ガスノズル２６が
マニホールド２４内を通過して石英インナーチューブ２
２内の空間の下端部に通じている。ガスノズル２６には
ガス流量制御装置３１が接続されており、このガス流量
制御装置３１はバルブ３２を介してＴＥＯＳ供給源（図
示せず）に接続されている。
空系（図示せず）に接続されており、ガスノズル２６が
マニホールド２４内を通過して石英インナーチューブ２
２内の空間の下端部に通じている。ガスノズル２６には
ガス流量制御装置３１が接続されており、このガス流量
制御装置３１はバルブ３２を介してＴＥＯＳ供給源（図
示せず）に接続されている。
【００２３】ガス流量制御装置３１はバルブ３３及びガ
ス流量計３４を介してＮ2 供給源（図示せず）にも接続
されている。石英アウターチューブ２３の周囲にヒータ
ー３５が配置されている。石英インナーチューブ２２内
の空間には下方からボート３６を挿入可能であり、ボー
ト３６にはウェハ３７が装填される。
ス流量計３４を介してＮ2 供給源（図示せず）にも接続
されている。石英アウターチューブ２３の周囲にヒータ
ー３５が配置されている。石英インナーチューブ２２内
の空間には下方からボート３６を挿入可能であり、ボー
ト３６にはウェハ３７が装填される。
【００２４】次に、本実施形態を説明する。本実施形態
でも、図１（ａ）（ｂ）に示す様に、Ｗポリサイド膜１
４をゲート電極のパターンに加工するまでは、図３に示
した一従来例と実質的に同様の工程を実行する。しか
し、本実施形態では、その後、ウェハ３７をボート３６
に装填して、このボート３６を石英インナーチューブ２
２内に挿入する。
でも、図１（ａ）（ｂ）に示す様に、Ｗポリサイド膜１
４をゲート電極のパターンに加工するまでは、図３に示
した一従来例と実質的に同様の工程を実行する。しか
し、本実施形態では、その後、ウェハ３７をボート３６
に装填して、このボート３６を石英インナーチューブ２
２内に挿入する。
【００２５】そして、石英インナーチューブ２２内の空
間をヒーター３５で７００℃に加熱すると共に、マニホ
ールド２４及び排気管２５を介して石英アウターチュー
ブ２３内の大気を真空系に排出して石英アウターチュー
ブ２３内の空間を真空状態にする。
間をヒーター３５で７００℃に加熱すると共に、マニホ
ールド２４及び排気管２５を介して石英アウターチュー
ブ２３内の大気を真空系に排出して石英アウターチュー
ブ２３内の空間を真空状態にする。
【００２６】次に、石英インナーチューブ２２内の空間
をヒーター３５によって７℃／分の割合で８００℃まで
昇温させた後、バルブ３２を閉塞した状態でバルブ３３
を開放して、ガス流量制御装置３１で１６ｓｌｍに制御
されたＮ2 をガスノズル２６から石英インナーチューブ
２２内へ導入する。この時のＮ2 の流量はガス流量計３
４によって確認することができる。
をヒーター３５によって７℃／分の割合で８００℃まで
昇温させた後、バルブ３２を閉塞した状態でバルブ３３
を開放して、ガス流量制御装置３１で１６ｓｌｍに制御
されたＮ2 をガスノズル２６から石英インナーチューブ
２２内へ導入する。この時のＮ2 の流量はガス流量計３
４によって確認することができる。
【００２７】石英インナーチューブ２２内へ導入された
Ｎ2 は、石英インナーチューブ２２と石英アウターチュ
ーブ２３との間の空間、マニホールド２４及び排気管２
５を通って真空系に排出されるが、この熱処理を１０分
間に亘って行う。その結果、図１（ｃ）に示す様に、Ｗ
Ｓｉx 膜１３の表面に窒化膜１７が形成される。
Ｎ2 は、石英インナーチューブ２２と石英アウターチュ
ーブ２３との間の空間、マニホールド２４及び排気管２
５を通って真空系に排出されるが、この熱処理を１０分
間に亘って行う。その結果、図１（ｃ）に示す様に、Ｗ
Ｓｉx 膜１３の表面に窒化膜１７が形成される。
【００２８】次に、石英インナーチューブ２２内の空間
をヒーター３５によって７℃／分の割合で７００℃まで
降温させた後、バルブ３３を閉塞した状態でバルブ３２
を開放して、ガス流量制御装置３１で９０ｓｃｃｍに制
御されたＴＥＯＳをガスノズル２６から石英インナーチ
ューブ２２内へ導入して、石英インナーチューブ２２内
の圧力を０．８Ｔｏｒｒにする。
をヒーター３５によって７℃／分の割合で７００℃まで
降温させた後、バルブ３３を閉塞した状態でバルブ３２
を開放して、ガス流量制御装置３１で９０ｓｃｃｍに制
御されたＴＥＯＳをガスノズル２６から石英インナーチ
ューブ２２内へ導入して、石英インナーチューブ２２内
の圧力を０．８Ｔｏｒｒにする。
【００２９】その結果、図１（ｄ）に示す様に、ＴＥＯ
Ｓを原料とする減圧ＣＶＤ法でＳｉＯ2 膜１５が堆積す
る。その後、図１（ｅ）に示す様に、ＳｉＯ2 膜１５の
全面にＲＩＥを施して、このＳｉＯ2 膜１５から成る側
壁スペーサをＷポリサイド膜１４に形成する。
Ｓを原料とする減圧ＣＶＤ法でＳｉＯ2 膜１５が堆積す
る。その後、図１（ｅ）に示す様に、ＳｉＯ2 膜１５の
全面にＲＩＥを施して、このＳｉＯ2 膜１５から成る側
壁スペーサをＷポリサイド膜１４に形成する。
【００３０】以上の様な本実施形態では、Ｎ2 中の熱処
理によって、ＷＳｉx 膜１３の表面に窒化膜１７が形成
されると共にＷＳｉx 膜１３が緻密化してその結合が密
になる。このため、ＷＳｉx 膜１３中のＷとＴＥＯＳ中
の酸素との急激な反応が効果的に防止されて、図１
（ｄ）と図３（ｃ）との比較からも明らかな様に、多結
晶Ｓｉ膜１２とＷＳｉx 膜１３との界面等におけるＷＯ
x 膜１６の成長が防止されて、多結晶Ｓｉ膜１２からＷ
Ｓｉx 膜１３が剥離しない。
理によって、ＷＳｉx 膜１３の表面に窒化膜１７が形成
されると共にＷＳｉx 膜１３が緻密化してその結合が密
になる。このため、ＷＳｉx 膜１３中のＷとＴＥＯＳ中
の酸素との急激な反応が効果的に防止されて、図１
（ｄ）と図３（ｃ）との比較からも明らかな様に、多結
晶Ｓｉ膜１２とＷＳｉx 膜１３との界面等におけるＷＯ
x 膜１６の成長が防止されて、多結晶Ｓｉ膜１２からＷ
Ｓｉx 膜１３が剥離しない。
【００３１】なお、以上の実施形態はＷポリサイド膜か
ら成るゲート電極を有する半導体装置の製造に本願の発
明を適用したものであるが、Ｗポリサイド膜以外のポリ
サイド膜から成るゲート電極を有する半導体装置の製造
にも本願の発明を適用することができる。
ら成るゲート電極を有する半導体装置の製造に本願の発
明を適用したものであるが、Ｗポリサイド膜以外のポリ
サイド膜から成るゲート電極を有する半導体装置の製造
にも本願の発明を適用することができる。
【００３２】また、以上の実施形態ではＮ2 中の熱処理
時の温度を８００℃にしているが、８００℃より高い温
度でもよい。更に、以上の実施形態では窒化膜１７を形
成するための熱処理をＮ2 中で行っているが、この熱処
理時の雰囲気が窒素を含んでいればよく、例えばＮＨ3
中で熱処理を行ってもよい。
時の温度を８００℃にしているが、８００℃より高い温
度でもよい。更に、以上の実施形態では窒化膜１７を形
成するための熱処理をＮ2 中で行っているが、この熱処
理時の雰囲気が窒素を含んでいればよく、例えばＮＨ3
中で熱処理を行ってもよい。
【００３３】また、以上の実施形態ではＮ2 中の熱処理
でＷＳｉx 膜１３の表面に窒化膜１７を形成している
が、ＣＶＤ法で窒化膜を形成してもよい。ＣＶＤ法では
ＷＳｉx 膜１３の表面のみならずＷポリサイド膜１４の
全体を窒化膜で覆うことができるので、多結晶Ｓｉ膜１
２とＷＳｉx 膜１３との界面におけるＷＯx 膜１６の形
成を効果的に防止して、多結晶Ｓｉ膜１２からのＷＳｉ
x 膜１３の剥離を効果的に防止することができる。
でＷＳｉx 膜１３の表面に窒化膜１７を形成している
が、ＣＶＤ法で窒化膜を形成してもよい。ＣＶＤ法では
ＷＳｉx 膜１３の表面のみならずＷポリサイド膜１４の
全体を窒化膜で覆うことができるので、多結晶Ｓｉ膜１
２とＷＳｉx 膜１３との界面におけるＷＯx 膜１６の形
成を効果的に防止して、多結晶Ｓｉ膜１２からのＷＳｉ
x 膜１３の剥離を効果的に防止することができる。
【００３４】
【発明の効果】本願の発明による半導体装置の製造方法
では、ポリサイド膜から成るゲート電極に所望の幅の側
壁スペーサを形成することができ、しかも、多結晶Ｓｉ
膜からのシリサイド膜の剥離を防止することができるの
で、高速で且つ所望の電気特性を有する半導体装置を高
い歩留りで製造することができる。
では、ポリサイド膜から成るゲート電極に所望の幅の側
壁スペーサを形成することができ、しかも、多結晶Ｓｉ
膜からのシリサイド膜の剥離を防止することができるの
で、高速で且つ所望の電気特性を有する半導体装置を高
い歩留りで製造することができる。
【００３５】また、窒素を含む雰囲気中での熱処理で窒
化膜を形成すれば、窒化膜を形成するための熱処理に引
き続いて連続的に、ＳｉＯ2 膜を堆積させるための減圧
ＣＶＤ法を行うことができ、しかも、多結晶Ｓｉ膜から
のシリサイド膜の剥離を効果的に防止することができる
ので、生産性の低下を防止しつつ高速で且つ所望の電気
特性を有する半導体装置を更に高い歩留りで製造するこ
とができる。
化膜を形成すれば、窒化膜を形成するための熱処理に引
き続いて連続的に、ＳｉＯ2 膜を堆積させるための減圧
ＣＶＤ法を行うことができ、しかも、多結晶Ｓｉ膜から
のシリサイド膜の剥離を効果的に防止することができる
ので、生産性の低下を防止しつつ高速で且つ所望の電気
特性を有する半導体装置を更に高い歩留りで製造するこ
とができる。
【００３６】一方、ＣＶＤ法による堆積によって窒化膜
を形成すれば、多結晶Ｓｉ膜からのシリサイド膜の剥離
を効果的に防止することができるので、高速で且つ所望
の電気特性を有する半導体装置を更に高い歩留りで製造
することができる。
を形成すれば、多結晶Ｓｉ膜からのシリサイド膜の剥離
を効果的に防止することができるので、高速で且つ所望
の電気特性を有する半導体装置を更に高い歩留りで製造
することができる。
【図１】本願の発明の一実施形態を工程順に示す側断面
図である。
図である。
【図２】一実施形態で用いる半導体製造装置の概略図で
ある。
ある。
【図３】本願の発明の一従来例を工程順に示す側断面図
である。
である。
１２ 多結晶Ｓｉ膜 １３ ＷＳｉx 膜（シリサ
イド膜） １４ Ｗポリサイド膜（ポリサイド膜） １５ ＳｉＯ
2 膜 １７ 窒化膜
イド膜） １４ Ｗポリサイド膜（ポリサイド膜） １５ ＳｉＯ
2 膜 １７ 窒化膜
Claims (4)
- 【請求項１】 多結晶Ｓｉ膜上にシリサイド膜を積層さ
せたポリサイド膜から成るゲート電極に、ＴＥＯＳを原
料とする減圧ＣＶＤ法で堆積させたＳｉＯ2膜から成る
側壁スペーサを形成する半導体装置の製造方法におい
て、 少なくとも前記シリサイド膜の表面に窒化膜を形成する
工程と、 前記窒化膜を形成した後に前記ＳｉＯ2 膜を堆積させる
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 窒素を含む雰囲気中での熱処理で前記窒
化膜を形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記熱処理時の温度が８００℃以上であ
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 ＣＶＤ法による堆積によって前記窒化膜
を形成することを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078997A JPH10256183A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078997A JPH10256183A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256183A true JPH10256183A (ja) | 1998-09-25 |
Family
ID=13441659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078997A Pending JPH10256183A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256183A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030054669A (ko) * | 2001-12-26 | 2003-07-02 | 주식회사 하이닉스반도체 | 금속 배선의 형성 방법 |
| US6605521B2 (en) * | 1998-04-28 | 2003-08-12 | Kabushiki Kaisha Toshiba | Method of forming an oxide film on a gate side wall of a gate structure |
| JP2004111962A (ja) * | 2002-09-19 | 2004-04-08 | Samsung Electronics Co Ltd | 金属ゲートパターンを有する半導体素子の製造方法 |
| JP2006303404A (ja) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1997
- 1997-03-07 JP JP7078997A patent/JPH10256183A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605521B2 (en) * | 1998-04-28 | 2003-08-12 | Kabushiki Kaisha Toshiba | Method of forming an oxide film on a gate side wall of a gate structure |
| KR20030054669A (ko) * | 2001-12-26 | 2003-07-02 | 주식회사 하이닉스반도체 | 금속 배선의 형성 방법 |
| JP2004111962A (ja) * | 2002-09-19 | 2004-04-08 | Samsung Electronics Co Ltd | 金属ゲートパターンを有する半導体素子の製造方法 |
| US7772643B2 (en) | 2002-09-19 | 2010-08-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device having a metal gate pattern |
| JP2006303404A (ja) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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