KR100472518B1 - 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법 - Google Patents

싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법 Download PDF

Info

Publication number
KR100472518B1
KR100472518B1 KR10-2002-0059372A KR20020059372A KR100472518B1 KR 100472518 B1 KR100472518 B1 KR 100472518B1 KR 20020059372 A KR20020059372 A KR 20020059372A KR 100472518 B1 KR100472518 B1 KR 100472518B1
Authority
KR
South Korea
Prior art keywords
nitride film
gas
ammonia
thickness
deposited
Prior art date
Application number
KR10-2002-0059372A
Other languages
English (en)
Other versions
KR20040028234A (ko
Inventor
엄평용
Original Assignee
주식회사 유진테크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 유진테크 filed Critical 주식회사 유진테크
Priority to KR10-2002-0059372A priority Critical patent/KR100472518B1/ko
Priority to PCT/KR2003/001915 priority patent/WO2004030059A1/en
Priority to US10/529,535 priority patent/US7326438B2/en
Priority to AU2003263633A priority patent/AU2003263633A1/en
Priority to JP2004539618A priority patent/JP2006501649A/ja
Publication of KR20040028234A publication Critical patent/KR20040028234A/ko
Application granted granted Critical
Publication of KR100472518B1 publication Critical patent/KR100472518B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명은 싱글 화학 장치를 이용한 관한 것으로, 보다 상세하게는 하나의 싱글 화학 장치를 이용하여 가스인 암모니아 가스와 가스의 혼합비율을 조절하여 층간 및/또는 측면 및 하부 영역에 비하여 층간 상부 영역 두께가 더 두껍게 형성되는 수 있는 질화막 증착방법에 관한 것이다. 본 발명에 의하면 하나의 싱글 챔버식 화학 기상증착 장치내에서 영역별 두께가 다른 질화막이 증착되므로 공정이 단순화될 수 있을 뿐 아니라 웨이퍼의 이동으로 인한 불순물의 침투가 방지되고, 고온의 LPCVD 공정을 거치지 않게 되어 열다발의 발생을 최소화 시킬 수 있게 된다.

Description

싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법{METHOD FOR DEPOSITING NITRIDE FILM USING SINGLE CHAMBER TYPE CVD DEVICE}
본 발명은 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법에 관한 것으로, 보다 상세하게는 하나의 싱글 챔버식 화학 기상증착 장치를 이용하여 영역마다 질화막의 두께를 다르게 증착시킬 수 있도록 하는 질화막 증착방법에 관한 것이다.
일반적으로, 반도체 소자는 반도체 기판 상부에 소자분리막, 층간 절연막, 도전막, 콘택등의 다양한 패턴 영역을 형성함으로써 완성된다. 상기 층간 절연막으로서는 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass), USG(Undoped Silicon Glass)등의 실리콘 산화막 또는 질화막(SixNy)으로 형성된다.
여기서, 상기 질화막은 층간 절연막으로의 기능 이외에 식각 공정시의 식각 스토퍼막, 화학적 기계 연마(Chemical Mechanical Polshing:CMP) 공정시 하부막의 손상을 방지하기 위한 베리어막으로 사용되기도 하며, 또한 셀프 얼라인 콘택등의 미세 패턴 형성시에는 베리어막으로 사용되기도 하고, 소자분리 공정시에는 반도체 기판으로 산소가 확산되는 것을 방지하기 위한 산소 확산 방지막 등과 같이 다양한 기능을 수행하는 물질막으로 사용되기도 한다. 또한, 데이터의 휘발 특성이 있는 D-램 소자를 제조함에 있어서는 디자인룰의 감소에 따른 미세 패턴화와 데이터의 리드/라이트 속도를 보다 향상시키기 위하여 워드라인 및 비트라인의 재질을 종래의 텅스텐 실리사이드나 도우프된 실리콘에서 낮은 저항 물질인 금속으로 전환되고 있는데, 이와 같은 전환에 의해 발생되는 중금속 오염 및 금속물질의 열적 변형을 방지하기 위하여 로우 열 다발 공정을 거치게 되며, 이 로우 열다발 공정에서도 질화막이 베리어막으로 사용된다. 이와 같은 질화막은 대체적으로 노(furnace) 타입의 CVD 장치를 이용한 써멀(thermal) CVD 공정 또는 싱글 챔버 타입의 플라즈마 인헨스드(plasma inhanced) CVD 장치를 이용한 PECVD(Plasma enhanced CVD) 공정을 통해 증착되어진다.
이때, 상기 써멀 CVD 장치를 이용하여 질화막을 형성할 경우, 로딩효과와 표면 러프니스 특성이 우수하여 스텝 커버리지가 양호한 장점이 있는 반면에 웨이퍼가 고온에 오랜 시간 노출됨으로 인해 웨이퍼에 열다발이 발생하여 웨이퍼에 생성된 소자의 전기적 특성 및 메탈 전극의 열적인 열화로 전기적 특성이 악화되는 단점이 있다.
이에 비하여, 상기 플라즈마 인헨스드 CVD장치를 이용하여 질화막을 증착할 경우, 저온 분위기하에서 질화막을 형성하므로 열다발 발생을 최소화할 수 있는 장점이 있지만, 로딩 효과나 스텝 커버리지 특성이 좋지 못하여 단차가 형성된 상태에서 질화막을 침적하는 것이 불가능하며, 플라즈마로 인하여 질화막의 특성(quality)이 상기 써멀 CVD 공정에 비해 저하되는 단점이 있다.
한편, 0.5um 이하의 패턴 사이즈를 가지는 고집적 반도체 소자의 작은 콘택을 형성하는 경우에 있어서, 스페이서 증착후 플라즈마를 이용한 블랭킷 식각공정등을 실시하고자 할 경우에는 도 1에 도시된 것과 같이 질화막(1)의 측면영역 두께(B)나 질화막(1)의 하부영역 두께(C)에 비하여 질화막(1)의 상부영역 두께(A)가 보다 두꺼운 형태의 프로파일이 필요하게 된다. 종래에는 이러한 경우에 스텝 커버리지가 우수한 써멀 CVD 장치를 이용하여 도 2a에 도시된 것과 같이 전체적으로 동일한 두께의 제1차 질화막(2a)을 증착한다. 그리고 나서, 플라즈마 인헨스드 CVD 장치로 웨이퍼를 이동시켜 도 2b에 도시된 것과 같이 상기 제1질화막(2a) 상부 영역에 두꺼운 제2차 질화막(2b)이 증착되도록 하여 결과적으로 측면 및 하부 영역에 비해 상부 영역의 질화막 두께가 월등히 두꺼운 프로파일을 얻게 된다.
이와 같이 종래에는 상부 영역의 질화막 두께를 측면 또는 하부 영역에 비해 두껍게 형성하고자 할 경우 스텝 커버리지 특성이 우수한 써멀 CVD 장치를 제1차 CVD 장치로 이용하여 웨이퍼 상부 전체에 균일한 두께의 질화막을 형성한 후, 추가 공정으로 다른 CVD 장치(즉, 상부 영역의 증착률이 높은 플라즈마 인헨스드 CVD 장치)를 제2차 CVD 장치로 이용하여 상부 영역의 두께를 더 두껍게 형성하여야 하기 때문에 공정이 복잡한 문제가 있었다. 또한, 고온의 써멀 CVD 공정으로 인해 열다발이 발생되는, 웨이퍼를 써멀 CVD 장치에서 플라즈마 인헨스드 CVD 장치로 이동시키는 과정에서 공기중의 불순물 입자에 의해 웨이퍼가 오염되는 문제가 발생되었다.
따라서, 본 분야에서는 공정을 보다 단순하게 처리할 수 있으면서도 하나의 CVD 장치내에서 영역별 질화막의 증착 두께를 다르게 증착시킬 수 있는 방법이 요구되고 있다.
본 발명은 상기와 같은 문제점을 개선하기 위한 것으로, 그 일 목적은 하나의 CVD 장치를 이용하여 영역별 증차두께를 달리할 수 있는 질화막 증착방법을 제공하는 것이다.
본 발명의 다른 일 목적은 측면 또는 하부 영역에 비하여 상부 영역에 증착되는 질화막의 증착 두께를 더 두껍게 증착시킬 수 있는 질화막 증착방법을 제공하는 것이다.
본 발명의 또 다른 일 목적은 열다발의 발생을 최소화시키고, 공정을 보다 단순화 시키면서도 영역별 질화막의 증착두께를 다르게 증착시킬 수 있는 질화막 증착방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 특징은 프로세스 가스가 유입되는 인렛 가스 라인부, 유입된 프로세스 가스가 분사되는 샤워 헤드부, 웨이퍼가 로딩되어지는 히터부, 상기 히터부를 지지하는 히터 지지부 및 프로세스 가스가 배출되는 진공 포터부가 공정챔버 내부에 형성되어 있는 싱글 챔버식 CVD장치를 이용하여 질화막을 증착시키는데, 여기서, 1차 증착단계는 질화막을 증착시키기 위하여 주입되는 프로세스 가스인 암모니아 가스와 실란 가스의 혼합비율을 100 : 1 이상으로 유지시킨 상태로 제1차 질화막 증착공정을 실시하여 제1차 질화막을 증착시키고; 그 후에 제2차 증착단계는 제1차 질화막을 증착시킨 상태에서 인-시튜로 상기 암모니아 가스와 실란 가스의 혼합비율을 100 : 1 이하로 유지시킨 상태로 상기 제1차 질화막의 표면에 제2차 질화막을 증착시켜 측면 및 하부 영역에 비하여 상부 영역의 질화막 두께가 더 두껍게 증차되도록 하는 데에 있다. 여기서, 상기 암모니아 가스는 약 50 ~ 3000 SCCM으로 유지시키고, 실란 스는 약 2 ~ 40 SCCM으로 유지시키는 것이 바람직하다. 또한, 상기 챔버 내의 압력을 10 ~ 350 torr로 유지시키고, 챔버 내의 온도는 600 ~ 800℃로 유지시키는 것이 바람직하다. 그리고, 상기 실란가스와 암모니아 가스를 희석시키는 퍼지 가스인 질소 가스는 약 100 ~ 10000 SCCM으로 유지시키는 것이 바람직하다.
본 발명의 다른 일 특징은 상기 질화막 증착을 위하여 주입되는 프로세스 가스인 암모니아 가스와 실란 가스의 혼합비율을 5 : 1 이상 50 : 1 이하로 유지시켜 측면 및 하부 여역에 비하여 상부 영역 두께가 더 두꺼운 질화막이 증착되도록 하는 데에 있다.
본 발명은 하나의 싱글 챔버식 CVD 장치내에서 반응가스의 비율을 조절하여 영역별 증착두께가 서로 다른 질화막을 증착시키기 위하여 개선된 질화막 증착방법에 관한 것으로, 이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 통하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 질화막 증착방법에 적용되는 싱글 챔버식 CVD 장치를 나타낸다.
도면을 참조하면, 상기 CVD장치는 질화막 증착공정이 이루어지는 공정챔버부(Process Chamber:10), 인렛 가스 라인부(Inlet Gas Line:12), 프로세스 가스가 분사되는 샤워 헤드부(Shower Head:14), 웨이퍼가 로딩되는 세라믹 히터부(Heater:16), 상기 히터부(16)를 지지하는 히터 지지부(Heater Support:18), 반응 가스가 배출되는 진공 포터부(Vacuum port:20) 등으로 구성된다. 그리고, 히터부(16) 상부에는 웨이퍼(22)가 로딩되어 질화막이 증착되어지게 된다.
본 발명에서는 상기와 같이 설명된 싱글 챔버식 CVD 장치를 이용하여 웨이퍼 표면에 질화막을 형성함에 있어서, 상기 공정챔버부(10)내로 주입되는 프로세스 가스의 혼합비율을 조절함으로써 상기 웨이퍼(22) 표면에 증착되는 질화막의 증착두께를 영역별로 다르게 증착되도록 조절할 수 있게 되는 것이다.
도 4는 질화막 증착을 위해 주입되는 프로세스 가스의 혼합비율에 따른 스텝 커버리지의 경향을 나타내는 그래프이다.
그래프를 참조하면, X축은 질화막 증착에 적용되는 프로세스 가스인 암모니아(NH3) 가스와 실란(SiH4) 가스의 혼합비율을 나타내고, Y축은 상기 프로세스 가스의 혼합비율에 따른 질화막의 스텝 커버리지 경향을 나타낸다. 상기 그래프를 통해 알 수 있는 바와 같이, 프로세스 가스 중 암모니아의 비율이 클수록 콘택홀의 측면 영역과 상부 영역에 증착된 질화막 두께의 비율을 나타내는 스텝 커버리지 특성이 우수하며, 프로세스 가스중 암모니아의 비율이 낮아질수록 질화막의 스텝 커버리지 특성 또한 저하됨을 알 수 있다. 즉, 암모니아의 비율이 커질수록 콘택홀의 측면 영역과 상부 영역에 유사한 두께의 질화막이 증착되나, 암모니아의 비율이 낮아질수록 콘택홀의 측면 영역에 비해 상부 영역에 보다 두꺼운 질화막이 증착되는 것을 알 수 있다.
도 5 내지 도 7은 상기 도 4에 도시된 암모니아와 실란 가스의 혼합비율에 따른 실제 웨이퍼상에 증착된 질화막의 증착두께의 변화를 나타낸 것이다.
먼저, 도 5는 암모니아와 실란의 혼합비율이 2000 : 5 이상일 경우(도 4에서 ①구간)의 질화막(30)이 증착되는 상태를 나타내는 도면으로 콘택홀의 측면 영역과 상부 영역에 유사한 두께의 질화막이 전체적으로 증착되는 것을 알 수 있다.
그리고, 도 6은 암모니아와 실란의 혼합비율이 대략 500 : 20 이상 2000 : 5이하일 경우(도 4에서 ②구간)에 질화막(40) 증착상태를 나타내는 도면으로 증착되는 질화막의 두께가 콘택홀의 측면 영역에 비해 상부 영역에 보다 두껍게 증착되는 것을 알 수 있다.
도 7은 암모니아와 실란의 혼합비율이 대략 30:20 이상 500:20 이하일 경우(도 4에서 ③구간)에 질화막(50) 증착상태를 나타내는 도면으로 콘택홀 상부 영역의 질화막의 두께가 다른 영역에 비해 오버행(over-hang)이 발생될 수 있을 정도로 월등히 두꺼운 것을 알 수 있다.
본 발명에서는 이처럼 프로세스 가스인 암모니아와 실란의 혼합비율에 따라 영역별 질화막의 증착두께가 달라지는 점을 착안하여 본 발명에 따른 질화막 증착방법을 도 8a 내지 도 8e를 통해 설명하고자 한다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른 질화막 증착방법을 설명하기 위한 공정단면도들이다.
먼저, 도 8a를 참조하면, 트랜지스터(도시되지 않음)가 형성되어 있는 반도체 기판(100) 상부에 랜딩패드(102)가 형성된 뒤에 제1층간 절연막(104)이 상부면 전체에 도포된다. 그 후에 상기 랜딩패드(102)가 형성되어 있는 반도체 기판(100) 상부에 실리사이드 등의 도전물로 이루어지는 비트라인(106) 및 상기 비트라인(106)에 대한 하드 마스크로서 기능하는 질화막 마스크(108)를 차례로 형성하게 된다. 그 후 다시 상기 비트라인(106) 및 질화막 마스크(108) 측벽에 질화막 스페이서(110)를 형성하게 된다.
도 8b를 참조하면, 상기 결과물의 전면 상부면 전체에 제2층간 절연막(112)을 형성시키고, 통상의 식각공정을 실시하여 상기 랜딩패드(102)의 상부면이 노출되는 상태로 콘택홀(114)을 형성하게 된다.
그 후에는 도 8c 및 도 8d에 도시된 것과 같은 공정을 통해서 상기 콘택홀(114)이 형성되어 있는 반도체 기판(100)의 상부 전체면에 식각베리어막으로서 기능하는 질화막을 증착하기 위한 제1차 및 제2차 질화막이 증착된다.
이때, 상기 질화막 증착공정을 실시함에 있어서, 암모니아(NH3) 가스는 약 50 ~ 3000 SCCM(Standard Cubic Centimeter per Minute)으로 유지시키고, 실란(SiH4) 가스는 약 2 ~ 40 SCCM으로 유지시킨다. 그리고, 상기 실란 가스 및 암모니아 가스를 희석시키는 퍼지 가스로 사용되는 질소(N2) 가스는 약 100 ~ 10000 SCCM 으로 유지시키고, 공정 온도는 약 600 ~ 800℃로 유지시키며, 챔버내의 압력은 약 10 ~ 350 토르(Torr)로 유지시킨다.
우선, 도 8c를 참조하여 보면, 식각베리어막으로 기능을 하게 되는 제1차 질화막(116)을 증착시키기 위한 공정으로 암모니와와 실란을 약 100 : 1의 비율로 혼합하여 상기 콘택홀(114)이 형성되어 있는 반도체 기판(100) 상부면에 증착 두께가 일정하도록 증착시켜 스텝 커버리지 특성이 우수한 제1차 질화막(116)을 형성한다.
이어서, 도 8d에 도시된 것과 같이 상기 콘택홀(114)이 형성되어 있는 제2층간 절연막(112) 상부 영역에만 보다 두꺼운 질화막을 증착시키기 위하여 챔버내의 인-시튜를 통하여 상기 제1차 질화막(116)을 증착된 상기 반도체 기판(100)의 상부면에 제2차 질화막 공정을 연속으로 실시하게 된다.
즉, 상기 제1차 질화막(116)이 증착되어 있는 반도체 기판(100)이 히터부(16)에 로딩되어 있는 상태에서 암모니아(NH3)와 실란(SiH4) 가스의 혼합비율을 100 : 1 이하로 하여 상기 콘택홀(114)의 영역에 비하여 제2층간 절연막(112)의 상부 영역 두께가 보다 두꺼운 질화막을 형성하도록 제2차 질화막(118)이 증착된다.
이와 같이 상기 제2층간 절연막(112)의 상부 영역에 증착되는 질화막을 다른 영역에 비해 보다 두껍게 형성시키고자 할 경우, 도 8c 및 도 8d에 도시되어 있는 것과 같이 암모니아 가스와 실란 가스가 각각 100 : 1 이상과 100 : 1 이하의 비율로 혼합되어 있는 각각의 프로세스 가스를 이용하여 제1차 질화막(116) 및 제2차 질화막(118)을 증착하는 두 단계의 공정이 적용된다. 상기 두 다계의 공정을 통해 증착되는 제1차 질화막(116) 및 제2차 질화막(118)은 도 8d에 도시된 것과 같이 점선으로 구분되게 표시하였다.
한편, 도면을 통해 설명되지는 않았지만, 상기와 같이 두 단계의 공정 이외에 암모니아 가스와 실란 가스의 혼합비율을 5 : 1 이상에서 50 : 1 이하의 조건으로 유지시켜 질화막을 증착시키는 단일 공정을 통해서도 상기 제2층간 절연막(112)의 상부 영역에 형성되는 질화막이 다른 영역에 비하여 보다 두껍게 형성되게 할 수도 있다. 다시 말해서, 상기 단일 공정을 통해서도 도 8d에 도시된 것과 같은 구조로 콘택홀(114)의 영역에 비하여 제2층간 절연막(112)의 상부 영역이 보다 두꺼운 질화막으로 증착되게 할 수 있는 것이다. 이와 같이 콘택홀(114)의 영역 보다 제2층간 절연막(112)의 상부 영역이 두꺼운 질화막으로 증착된 후에는 종래의 증착방법에서와 같이 하부 전극(102)과 플러그 전극(120)이 전기적인 접촉을 할 수 있도록 하기 위하여 건식식각을 통해 콘택 부위(즉, 콘택홀(114)의 바닥 부위)가 개방되게 한다.
이와 같은 공정 후에 도 8e에 도시된 것과 같이 제2층간 절연막(112)의 상부 영역에 더 두꺼운 질화막이 증착되는 반도체 기판에 도전물질을 도포하여 상기 콘택홀(114)을 완전히 충진되게 한다. 그 후에 화학기계연마(Chemical Mechanical Polising) 또는 블랭킷 식각 등의 평탄화공정을 실시하여 하부의 랜딩패드와 접하는 플러그 전극(120)을 형성하게 된다. 이때, 상기 제2층간 절연막 상부에 형성되어 있는 두꺼운 제2질화막(118)으로 인하여 상기 평탄화공정시 비트라인을 둘러싸고 있는 제2층간 절연막(112)의 손상을 방지할 수 있게 된다. 또한, 상기와 같이 제2차 질화막(118)은 제2층간 절연막(112)의 상부에만 두껍게 증착되므로 콘택홀의 실제 종횡비(aspect ratio)에는 거의 영향을 미치지 않아 보이드(void) 발생없는 완전한 플러그를 형성할 수 있게 되는 것이다.
삭제
삭제
삭제
상기한 바와 같이, 본 발명은 콘택홀이 형성되어 있는 제2층간 절연막 상부에만 타 영역에 비해 보다 두꺼운 질화막을 형성하고자 할 경우, 종래와 같이 스텝 커버리지 특성이 우수한 써멀(thermal) CVD 장치를 이용하여 제1차 질화막을 증착시킨 후, 이를 다시 플라즈마 인헨스드 CVD 장치로 이동시켜 상기 제2층간 절연막 상부에 두꺼운 제2차 질화막을 증착하는 공정을 실시하는 것이 아니라 하나의 싱글챔버식 CVD 장치를 이용하여 영역마다 질화막의 두께를 다르게 증착시킬 수 있기 때문에 제1차 질화막 증착후 또 다른 CVD 장치로의 이동으로 인해 공정이 지연되거나, 서로 다른 CVD 장치를 구비하여야 하기 때문에 발생되는 제조 비용이 증가를 방지할 수 있는 장점이 있다. 또한, 본 발명에서는 하나의 싱글 챔버식 CVD 장비내에서 프로세스 가스의 혼합비율을 조정하여 제1차 질화막을 형성한 후, 동일 장비내에서 인-시튜로 제2차 질화막을 형성하게 되므로 공정의 흐름이 끊기지 않으며 장비간 이동으로 인한 불순물 오염을 방지할 수 있게 된다. 상술한 바와 같이, 본 발명에서는 웨이퍼 표면에 영역별 두께가 다른 질화막을 증착함에 있어서, 하나의 싱글 챔버식 화확기상증착 장치내에서 프로세스 가스인 암모니아 가스와 실란 가스의 혼합비율을 조절하여 영역별 두께가 다른 질화막을 증착함으로써, 공정단계를 간소화시키면서도 열 다발등이 발생되지 않는 양질의 질화막을 증착할 수 있다. 이상에서 설명한 것은 본 발명의 바람직한 실시예에 따른 질화막 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고 이하의 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 기술분야에서 통상의 지식을 가진 자라면 누구든지 변경 실시가 가능함을 이해할 수 있을 것이다. 즉, 상기 실시예에서는 랜딩패드와 접하는 플러그 전극 형성과정을 예로 들어 영역별 증착두께를 달리할 수 있는 질화막 증착방법을 설명하였지만, 영역별 증착두께를 달리하여야 하는 그 이외의 공정에도 물론 적용될 수 있음이다.
도 1 내지 도 2b는 종래 방법에 따른 질화막 증착방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 질화막 증착방법에 적용되는 싱글 챔버식 CVD 장치를 나타내는 도면이다.
도 4는 질화막 증착을 위해 주입되는 반응가스의 혼합비율에 따른 스텝 커버리지의 경향을 나타내는 그래프이다.
도 5 내지 도 7은 상기 도 4에 도시된 반응가스 혼합비율에 따른 질화막의 스텝 커버리지 특성을 나타낸다.
도 8a 내지 도 8e는 본 발명의 바람직한 실시예에 따른 질화막 증착방법을 설명하기 위한 공정단면도들이다. *도면의 주요 부분에 대한 설명* 10 ... 공정챔버부 12 ... 인렛 가스 라인부14 ... 샤워 헤드부 16 ... 히터부18 ... 히터 지지부 20 ... 진공 포터부22 ... 웨이퍼 30,40,50 ... 질화막100 ... 반도체 기판 102 ... 랜딩패드104 ... 제1층간 절연막 106 ... 비트라인108 ... 질화막 마스크 110 ... 질화막 스페이서112 ... 제2층간 절연막 114 ... 콘택홀116 ... 제1차 질화막 118 ... 제2차 질화막120 ... 플러그 전극

Claims (5)

  1. 반응 가스가 유입되는 인렛 가스 라인부, 유입된 반응 가스가 분사되는 샤워 헤드부, 웨이퍼가 안착되는 히터부, 상기 히터부를 지지하는 히터 지지부 및 반응 가스가 배출되는 진공 포터부가 공정챔버 내부에 형성되어 있는 싱글 챔버식 CVD 장치를 이용한 영역별 증착두께를 달라할 수 있는 질화막의 증착방법에 있어서,
    상기 질화막 증착을 위해 공정챔버내 온도와 압력을 600～800 ℃와 10～350 torr로 유지하면서 주입되는 반응가스로 암모니아(NH3) 가스와 실란(SiH4) 가스의 혼합비율이 5 : 1 이상 50 : 1 이하로 유지하여 측면 및 하부 영역에 비해 상부 영역의 두께가 보다 두꺼운 프로파일을 가지는 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 질화막 증착방법.
  2. 제 1 항에 있어서, 상기 암모니아 가스는 약 50 ~ 3000 SCCM으로 유지시키고, 상기 실란 가스는 약 2 ~ 40 SCCM으로 유지시키는 것을 특징으로 하는 질화막 증착방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 실란 가스 및 암모니아 가스를 희석시키는 퍼지 가스인 질소(N2) 가스는 약 100 ~ 10000 SCCM으로 유지시키는 것을 특징으로 하는 질화막 증착방법.
  5. 삭제
KR10-2002-0059372A 2002-09-30 2002-09-30 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법 KR100472518B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0059372A KR100472518B1 (ko) 2002-09-30 2002-09-30 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
PCT/KR2003/001915 WO2004030059A1 (en) 2002-09-30 2003-09-19 Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type
US10/529,535 US7326438B2 (en) 2002-09-30 2003-09-19 Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type
AU2003263633A AU2003263633A1 (en) 2002-09-30 2003-09-19 Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type
JP2004539618A JP2006501649A (ja) 2002-09-30 2003-09-19 シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0059372A KR100472518B1 (ko) 2002-09-30 2002-09-30 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법

Publications (2)

Publication Number Publication Date
KR20040028234A KR20040028234A (ko) 2004-04-03
KR100472518B1 true KR100472518B1 (ko) 2005-03-10

Family

ID=36697098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0059372A KR100472518B1 (ko) 2002-09-30 2002-09-30 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법

Country Status (5)

Country Link
US (1) US7326438B2 (ko)
JP (1) JP2006501649A (ko)
KR (1) KR100472518B1 (ko)
AU (1) AU2003263633A1 (ko)
WO (1) WO2004030059A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551199B1 (ko) * 2013-12-27 2015-09-10 주식회사 유진테크 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4721631A (en) * 1985-02-14 1988-01-26 Sharp Kabushiki Kaisha Method of manufacturing thin-film electroluminescent display panel
JPH02137325A (ja) * 1988-11-18 1990-05-25 Fuji Electric Co Ltd 非晶質シリコン表面に対する不活性化処理方法
JP2875945B2 (ja) * 1993-01-28 1999-03-31 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法
US5932286A (en) * 1993-03-16 1999-08-03 Applied Materials, Inc. Deposition of silicon nitride thin films
KR100241817B1 (ko) * 1993-12-27 2000-02-01 니시무로 타이죠 박막형성법
US6645884B1 (en) * 1999-07-09 2003-11-11 Applied Materials, Inc. Method of forming a silicon nitride layer on a substrate
US6632750B2 (en) * 2000-07-31 2003-10-14 Hitachi, Ltd. Manufacturing method of semiconductor integrated circuit device
JP3420205B2 (ja) * 2000-11-20 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2006501649A (ja) 2006-01-12
WO2004030059A1 (en) 2004-04-08
US20060165889A1 (en) 2006-07-27
US7326438B2 (en) 2008-02-05
KR20040028234A (ko) 2004-04-03
AU2003263633A1 (en) 2004-04-19

Similar Documents

Publication Publication Date Title
US20050054198A1 (en) Apparatus of chemical vapor deposition
KR100696143B1 (ko) 기판위에 두꺼운 질화 티타늄층을 성막하는 방법
US7544996B2 (en) Methods of fabricating a semiconductor device having a metal gate pattern
US6326690B2 (en) Method of titanium/titanium nitride integration
KR100936685B1 (ko) 질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치
JP5154140B2 (ja) 半導体装置およびその製造方法
KR100714269B1 (ko) 반도체 소자 제조에 사용되는 금속층 형성방법
US6372672B1 (en) Method of forming a silicon nitride layer in a semiconductor device
KR20040100767A (ko) 저압 실리콘 질화막 형성 방법
EP0909461B1 (en) Method for simplifying the manufacture of an interlayer dielectric stack
JPH10199881A (ja) 半導体装置の製造方法
US20070128885A1 (en) Method for fabricating a semiconductor device
KR100472518B1 (ko) 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
KR20010007527A (ko) 반도체 장치내에 실리사이드를 형성하는 방법 및 이를이용한 프로세서 판독가능 저장매체
KR100670670B1 (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법
US11715780B2 (en) High performance and low power semiconductor device
KR20000026975A (ko) 반도체 장치의 제조 방법
KR100294647B1 (ko) 반도체소자 제조방법
JPH10256183A (ja) 半導体装置の製造方法
KR100256232B1 (ko) 반도체소자의층간절연막형성방법
KR20020041582A (ko) 반도체 장치의 층간절연막 형성 방법 및 이를 이용한반도체 장치의 제조 방법
KR100993170B1 (ko) 고유전막을 형성하는 방법 및 이를 이용한 반도체 커패시터제조 방법
KR100444611B1 (ko) 반도체 소자의 제조 방법
KR20030067308A (ko) 싱글 챔버식 화학기상증착 장치를 이용한 질화막 제조 방법
JP2001127159A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130129

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140128

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160126

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190130

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200128

Year of fee payment: 16