JP2006501649A - シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法 - Google Patents

シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法 Download PDF

Info

Publication number
JP2006501649A
JP2006501649A JP2004539618A JP2004539618A JP2006501649A JP 2006501649 A JP2006501649 A JP 2006501649A JP 2004539618 A JP2004539618 A JP 2004539618A JP 2004539618 A JP2004539618 A JP 2004539618A JP 2006501649 A JP2006501649 A JP 2006501649A
Authority
JP
Japan
Prior art keywords
nitride film
gas
vapor deposition
region
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004539618A
Other languages
English (en)
Inventor
ユーエム、ピュアン・ヤング
Original Assignee
ユージン テクノロジー カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユージン テクノロジー カンパニー リミテッド filed Critical ユージン テクノロジー カンパニー リミテッド
Publication of JP2006501649A publication Critical patent/JP2006501649A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】 単一のシングルチャンバ型化学気相蒸着（ＣＶＤ）装置を用い、プロセスガスとなるアンモニアガスとシランガスの混合比を制御することにより、側面及び下部の領域よりも上部の領域がさらに厚く形成可能な窒化膜の蒸着方法を提供すること。
【解決手段】 単一のシングルチャンバ型ＣＶＤ装置内において、領域ごとに相異なる厚さを有する窒化膜が蒸着されることから、工程の単純化が図れ、ウェーハの移動による不純物の浸透が防がれると共に、高温・低圧ＣＶＤ工程による熱束の発生が抑えられる。

Description

この発明はシングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法に係り、より詳細には、単一のシングルチャンバ型化学気相蒸着装置を用いて領域ごとに相異なる厚さを有する窒化膜が蒸着可能となる窒化膜の蒸着方法に関する。
通常、半導体素子は、半導体基板の上に素子分離膜、層間絶縁膜、導電膜、コンタクトなどの各種多様なパターン領域を形成することにより得られる。前記層間絶縁膜としては、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などのシリコン酸化膜、あるいは窒化膜（ＳｉｘＮｙ）が挙げられる。
ここで、前記窒化膜は、層間絶縁膜としての機能の他にも、エッチング工程時におけるエッチング停止膜、化学機械的な研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｓｈｉｎｇ：ＣＭＰ）工程における下部膜の損傷保護のためのバリア膜、自己整列コンタクトなどの微細パターンの形成時におけるバリア膜、さらには、素子分離工程時における半導体基板への酸素拡散の防止膜など、様々な機能を行う物質膜としても使われる。
さらに、データの揮発特性があるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子を製造するに当たっては、デザインルールの減少による微細パターン化とデータの読み込み／書き込みの高速化の目的で、ワード線及びビット線の材質が、従来のタングステンシリサイドやドープシリコンから低抵抗性の物質である金属へと変わりつつある。
この変化による重金属への汚染及び金属物質の熱的変形を防ぐために、普通、低温による熱束工程を行うが、この低温による熱束工程においても窒化膜がバリア膜として使われる。
このように、窒化膜は、概して炉型の化学気相蒸着（以下、ＣＶＤ）装置を用いたサーマルＣＶＤ工程、あるいはシングルチャンバ型のプラズマ支援ＣＶＤ装置を用いたＰＥＣＶＤ（Ｐｌａｓｍａ ｃｎｈａｎｃｅｄ ＣＶＤ）工程を通じて蒸着される。
このとき、前記サーマルＣＶＤ装置を用いて窒化膜を形成する場合、ローディング効果と表面粗さ特性に優れることから良好な段差塗布性が得られるというメリットはある。しかし、その場合、ウェーハが高温に長時間露出されてウエーハに熱束が生じる結果、ウェーハに形成された素子の電気的な特性及び金属電極の熱的な劣化が招かれ、全体的に電気的な特性が劣化するといった欠点がある。
その一方、前記ＰＥＣＶＤ装置を用いて窒化膜を蒸着する場合、低温の雰囲気下で窒化膜を形成することから熱束の発生が極力抑えられるメリットはある。しかし、その場合、ローディング効果や段差塗布性が不良なために段差の形成状態では窒化膜の沈積ができず
、しかも、プラズマにより前記サーマルＣＶＤ工程に比べて劣化した窒化膜が得られるといった欠点がある。
一方、０．５μｍ以下のパターン寸法を有する高集積半導体素子において、小さなコンタクトの形成するとき、スペーサの蒸着後にプラズマを用いたブランケットエッチング工程などを行おうとする場合には、図１に示すように、窒化膜１の側面領域の厚さＢや窒化膜１の下部領域の厚さＣに比べて窒化膜１の上部領域の厚さＡが大きな形状のプロファイルが必要となる。
従来には、このような場合、段差塗布性に優れたサーマルＣＶＤ装置を用い、図２Ａに示すように、厚さの揃った第１次の窒化膜２ａを蒸着し、次いで、ＰＥＣＶＤ装置へウェーハを移した後、図２Ｂに示すように、前記第１の窒化膜２ａの上部領域に厚い第２次の窒化膜２ｂを蒸着することにより、側面及び下部領域に比べて上部領域が格段に厚いプロファイルを得ていた。
このように、従来には、上部領域の窒化膜を側面若しくは下部領域よりも厚く形成しようとする場合、段差塗布性に優れたサーマルＣＶＤ装置を第1次のＣＶＤ装置としてウェーハの前面に厚さの揃った窒化膜を形成した後、追加工程により別のＣＶＤ装置（つまり、上部領域における蒸着率が高いＰＥＣＶＤ装置）を第2次のＣＶＤ装置として上部領域を一層厚く形成する必要があるために、工程が複雑化するといった不都合があった。
さらに、高温のサーマルＣＶＤ工程により熱束が生じると共に、ウェーハをサーマルＣＶＤ装置からＰＥＣＶＤ装置へと移す途中で空気中にある不純物粒子がウェーハに付着し、ウェーハが汚れるといった不都合もあった。
このような理由から、この分野においては、工程をより単純化でき、しかも、単一のＣＶＤ装置内において領域ごとに相異なる厚さを有する窒化膜が蒸着可能な方法が望まれる。
本発明は上記事情に鑑みてなされたものであり、その目的は、単一のＣＶＤ装置を用いて領域ごとに相異なる厚さを有する窒化膜を蒸着する方法を提供するところにある。
本発明の他の目的は、側面もしくは下部の領域よりも上部の領域が一層厚く蒸着可能な窒化膜の蒸着方法を提供するところにある。
本発明のさらに他の目的は、熱束の発生が最小化でき、工程のさらなる単純化が図れるほか、領域ごとに相異なる厚さを有する窒化膜が蒸着可能な窒化膜の蒸着方法を提供するところにある。
前記目的を達成するために、本発明の一側面によれば、プロセスガスが導入される吸気ライン、導入されたプロセスガスが噴射されるシャワーヘッド、ウェーハがローディングされるヒーター、前記ヒーターを支持するヒーター支持部及びプロセスガスが排出される真空ポート部を備える工程チャンバから成るシングルチャンバ型ＣＶＤ装置を用いて窒化膜を蒸着する方法において、プロセスガスとなるアンモニアガスとシランガスの混合比を１００：１以上に維持した状態で、第1次の窒化膜を蒸着する工程と、次いで、前記アンモニアガスとシランガスの混合比を１００：１以下に維持した状態で、前記第1次の窒化膜の表面に側面及び下部領域よりも上部領域が厚い第2次の窒化膜をイン・サイチュ蒸着する工程と、を含むことを特徴とする窒化膜の蒸着方法が提供される。
ここで、望ましくは、前記アンモニアガスは約５０〜１０，０００ＳＣＣＭに維持し、シランガスは約２〜４０ＳＣＣＭに維持する。また、望ましくは、前記チャンバ内の圧力を１０〜３５０ｔｏｒｒに維持し、チャンバ内の温度は６００〜８００℃に維持する。さらに、望ましくは、前記シランガスとアンモニアガスを希釈するためのパージガスとなる窒素ガスは、約１００〜１０，０００ＳＣＣＭに維持する。
前記目的を達成するために、本発明の他の側面によれば、前記窒化膜を蒸着するために注入されるプロセスガスとなるアンモニアガスとシランガスの混合比を１００：１以下に維持することにより、側面及び下部の領域よりも上部の領域が厚い窒化膜を蒸着する窒化膜の製造方法が提供される。
本発明は、コンタクトホールが形成されている第２の層間絶縁膜の上部にのみ他の領域よりも厚い窒化膜を形成しようとする場合、従来のように段差塗布性に優れたサーマルＣＶＤ装置を用いて第１次の窒化膜を蒸着した後、これをさらにＰＥＣＶＤ装置に移して前記第２の層間絶縁膜の上部に厚い第２次の窒化膜を蒸着するのではなく、単一のシングルチャンバ型ＣＶＤ装置を用いて領域ごとに相異なる厚さを有する窒化膜を蒸着することから、第１次の窒化膜の蒸着後における他のＣＶＤ装置への移動による工程の遅延や、相異なるＣＶＤ装置の具備の必要性による製造コストのアップが防止できるという効果がある
。
また、本発明によれば、単一のシングルチャンバ型ＣＶＤ装置内においてプロセスガスの混合比を制御することにより第１次の窒化膜を形成した後、同装置内において第２次の窒化膜をイン・サイチュ形成することから、工程が途切れることなく、しかも、装置間の移動による不純物の汚染が防止可能となる。
本発明によれば、単一のシングルチャンバ型ＣＶＤ装置内において、プロセスガスとなるアンモニアガスとシランガスの混合比を制御することにより、ウェーハの領域ごとに相異なる厚さを有する窒化膜を蒸着することから、工程が単純化でき、且つ、熱束などの発生がない良質の窒化膜が蒸着可能となる。
本発明は、単一のシングルチャンバ型ＣＶＤ装置内において、反応ガスの混合比を制御することにより領域ごとに相異なる厚さを有する窒化膜が蒸着することのできる、改善された窒化膜の蒸着方法に関するものである。以下、添付した図面に基づき、本発明を好適な実地の形態を挙げて詳細に説明する。
図３は、本発明の実施の形態による窒化膜の蒸着方法に適用されるシングルチャンバ型ＣＶＤ装置を示すものである。
同図を参照すれば、前記ＣＶＤ装置は、窒化膜の蒸着工程が行われる工程チャンバ１０と、吸気ライン１２と、プロセスガスが噴射されるシャワーヘッド１４と、ウェーハがローディングされるセラミックヒーター１６と、前記ヒーター１６を支持するヒーター支持部１８と、反応ガスが排出される真空ポート部２０と、を備えてなる。そして、ヒーター１６の上部には、ウェーハ２２がローディングされて窒化膜が蒸着される。
本発明は、この種のシングルチャンバ型ＣＶＤ装置を用いてウェーハの表面に窒化膜を形成するとき、前記工程チャンバ１０内に注入されるプロセスガスの混合比を制御することにより、前記ウェーハ２２の表面に蒸着される窒化膜の厚さを領域ごとに相異なるように調節している。
図４は、窒化膜の蒸着のために注入されるプロセスガスの混合比による段差塗布性を示すグラフである。
同グラフにおいて、Ｘ軸は窒化膜の蒸着に使われるプロセスガスとなるアンモニア（ＮＨ３）ガスとシラン（ＳｉＨ４）ガスの混合比を示し、Ｙ軸は前記プロセスガスの混合比による窒化膜の段差塗布性を示す。
前記グラフから、プロセスガス中に含まれるアンモニアの割合が大きくなるほど窒化膜の段差塗布性に優れるのに対し、プロセスガス中に含まれるアンモニアの割合が低くなるほど窒化膜の段差塗布性もまた低下するということが分かる。ここで、段差塗布性とは、コンタクトホールの側面の領域と上部の領域との間における窒化膜の蒸着厚さの比を表わす。つまり、アンモニアの割合が大きくなるほどコンタクトホールの側面の領域と上部の領域にほぼ同じ厚さの窒化膜が蒸着されるのに対し、アンモニアの割合が低くなるほどコンタクトホールの側面の領域よりも上部の領域にさらに厚い窒化膜が蒸着されるのである。
図５ないし図７は、図４におけるアンモニアとシランガスの混合比による、実際のウェーハ上に蒸着される窒化膜の蒸着厚さの変化を示すものである。
まず、図５は、アンモニアとシランの混合比が２０００：５以上である場合（図４における１区間）における、窒化膜３０の蒸着厚さの変化を示す。同図から、コンタクトホールの側面の領域と上部の領域に厚さの揃った窒化膜が蒸着されていることが分かる。
そして、図６は、アンモニアとシランの混合比が略５００：２０以上２０００：５以下である場合（図４における２区間）における、窒化膜４０の蒸着状態を示す。同図から、窒化膜がコンタクトホールの側面の領域よりも上部の領域にさらに厚く蒸着されていることが分かる。
図７は、アンモニアとシランの混合比が略３０：２０以上５００：２０以下である場合（図４における３区間）における、窒化膜５０の蒸着状態を示す。同図から、コンタクトホールの上部の領域における窒化膜の厚さが他の領域に比べて、オーバーハングが生じるほどに格差に厚いということが分かる。
本発明は、このように、プロセスガスとなるアンモニアとシランの混合比に応じて領域ごとの窒化膜の蒸着厚さが異なってくるという点に着目してなされたものである。以下、本発明による窒化膜の蒸着方法を図８Ａないし図８Ｅに基づいて説明する。
図８Ａないし図８Ｅは、本発明の実施の形態による窒化膜の蒸着方法を説明するための工程断面図である。
まず、図８Ａを参照すれば、トランジスタ（図示せず）が形成されている半導体基板１００の上部にランディングパッド１０２を形成した後、その上部の全面に第１の層間絶縁膜１０４を塗布する。その後、前記ランディングパッド１０２が形成されている半導体基板１００の上に、シリサイドなどの導電物質よりなるビット線１０６、及び前記ビット線１０６に対してハードマスクとして働く窒化膜マスク１０８を順次に形成する。続けて、前記ビット線１０６及び窒化膜マスク１０８の側壁に窒化膜スペーサ１１０をさらに形成する。
次いで、図８Ｂを参照すれば、前記結果物上の全面に第２の層間絶縁膜１１２を形成し、通常のエッチング工程を行うことにより、前記ランディングパッド１０２の上面が露出されるようにコンタクトホール１１４を形成する。
次いで、図８Ｃ及び図８Ｄに示すように、前記コンタクトホール１１４が形成されている半導体基板１００の全面に、エッチングバリア膜として働く第１次及び第２次の窒化膜を蒸着する。
このとき、前記窒化膜の蒸着工程に当たり、アンモニアガスは約５０〜１０，０００ＳＣＣＭに維持し、シランガスは約２〜４０ＳＣＣＭに維持する。そして、前記シランガス及びアンモニアガスを希釈するためのパージガスとして使われる窒素（Ｎ２）ガスの圧力は約１００〜１００００ＳＣＣＭに維持し、工程温度は約６００〜８００℃に維持し、且つ、チャンバ内の圧力は約１０〜３５０Ｔｏｒｒに維持する。
まず、図８Ｃを参照すれば、エッチングバリア膜として働く第１次の窒化膜１１６を蒸着するための工程として、アンモニアとシランを約１００：１の割合にて混合した後、前記コンタクトホール１１４が形成されている半導体基板１００の上に厚さが揃うように蒸着を行い、段差塗布性に優れた第１次の窒化膜１１６を形成する。
次いで、図８Ｄに示すように、前期コンタクトホール１１４が形成されている第２の層間絶縁膜１１２の上部領域にのみ厚い窒化膜を蒸着するために、チャンバ内における前記第１次の窒化膜１１６が蒸着された前記半導体基板１００の上に、第２次の窒化膜を連続してイン・サイチュ形成する。
すなわち、前記第１次の窒化膜１１６付き半導体基板１００がヒーター１６にローディングされている状態で、アンモニアとシランのガス混合比を１００：１以下にすることで、前記コンタクトホール１１４の領域よりも第２の層間絶縁膜１１２の上部の領域がさらに厚くなるように第２次の窒化膜１１８を蒸着する。
このように、前記第２の層間絶縁膜１１２の上部領域に蒸着される窒化膜を他領域に比べて厚く形成しようとする場合には、図８Ｃ及び図８Ｄに示すように、アンモニアガスとシランガスがそれぞれ１００：１以上と１００：１以下の割合にて混合されている別々のプロセスガスを用いて第１次の窒化膜１１６及び第２次の窒化膜１１８を蒸着する２段階の工程が適用される。
前記２段階に亘っての工程を通じて蒸着される第１次の窒化膜１１６及び第２次の窒化膜１１８は、互いに区別が付くように図８Ｄに点線にて表示されている。
一方、図面には示していないが、前述した２段階に亘っての工程ではなく、アンモニアガスとシランガスの混合比を１００：１以下に維持して窒化膜を蒸着する単一の工程を通じても、前記第２の層間絶縁膜１１２の上部領域における窒化膜を他の領域に比べて厚く形成可能である。換言すれば、前記単一の工程を通じても、図８Ｄに示すような構造を有する、すなわち、コンタクトホール１１４の領域に比べて第２の層間絶縁膜１１２の上部の領域がさらに厚い窒化膜が蒸着可能である。
このように、コンタクトホール１１４の領域よりも第２の層間絶縁膜１１２の上部の領域の方が厚い窒化膜を蒸着した後には、従来の蒸着方法と同様に、下部電極１０２とプラグ電極１２０との間の電気的な接続を可能にするために、ドライエッチングを行うことによりコンタクト部位（すなわち、コンタクトホール１１４の底面）を開放させる。
次いで、図８Ｅに示すように、第２の層間絶縁膜１１２の上部の領域にさらに厚い窒化膜が蒸着されている半導体基板に導電物質を塗布することで、前期コンタクトホール１１４を完全に埋める。その後、ＣＭＰ若しくはブランケットエッチングなどの平坦化工程を行うことで、下部のランディングパッドと接するプラグ電極１２０を形成する。
このとき、前記第２の層間絶縁膜の上に形成されている厚い第２の窒化膜１１８により、前記平坦化工程を行うとき、ビット線を取り囲んでいる第２の層間絶縁膜１１２の損傷が防止可能になる。
さらに、上述したように、第２次の窒化膜１１８は第２の層間絶縁膜１１２の上にのみ厚く蒸着されるので、コンタクトホールの実際のアスペクト比にはほとんど影響を及ぼすことなく、その結果、空隙の発生が見られない完全なプラグが形成可能になる。
以上、本発明の好適な実施の形態による窒化膜の製造方法を挙げて本発明を詳細に説明したが、これは単なる実施の形態に過ぎず、本発明は、上記した実施の形態に限定されるものではない。すなわち、当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された本発明の要旨を逸脱しない範囲内で各種の変更及び修正例が可能であるとういことは理解できるであろう。例えば、前記の実施の形態においては、ランディングパッドと接するプラグ電極の形成過程を例に取って領域ごとに相異なる厚さを有する窒化膜を蒸着する方法について説明したが、領域ごとに相異なる蒸着厚さを持たせる必要があるそれ以外の工程にも適用可能であるということは言うまでもない。
従来の技術による窒化膜の蒸着方法を説明するための断面図。 Ａ及びＢは、従来の技術による窒化膜の蒸着方法を説明するための断面図。 本発明の実施の形態による窒化膜の蒸着方法に適用されるシングルチャンバ型ＣＶＤ装置を示す図。 窒化膜の蒸着のために注入される反応ガスの混合比による段差塗布性を示すグラフ。 図４に示す反応ガスの混合比による窒化膜の段差塗布性を示す図。 図４に示す反応ガスの混合比による窒化膜の段差塗布性を示す図。 図４に示す反応ガスの混合比による窒化膜の段差塗布性を示す図。 ＡないしＥは、本発明の好適な実施の形態による窒化膜の蒸着方法を説明するための工程断面図。
符号の説明
１０・・・工程チャンバ
１２・・・吸気ライン
１４・・・シャワーヘッド
１６・・・ヒーター
１８・・・ヒーター支持部
２０・・・真空ポート部
２２・・・ウェーハ
３０，４０，５０・・・窒化膜
１００・・・半導体基板
１０２・・・ランディングパッド
１０４・・・第１の層間絶縁膜
１０６・・・ビット線
１０８・・・窒化膜マスク
１１０・・・窒化膜スペーサ
１１２・・・第２の層間絶縁膜
１１４・・・コンタクトホール
１１６・・・第１次の窒化膜
１１８・・・第２次の窒化膜
１２０・・・プラグ電極

Claims (5)

  1. プロセスガスが導入される吸気ライン、導入されたプロセスガスが噴射されるシャワーヘッド、ウエーハがローディングされるヒーター、前記ヒーターを支持するヒーター支持部及びプロセスガスが排出される真空ポート部を備える工程チャンバから成るシングルチャンバ型化学気相蒸着装置を用いて窒化膜を蒸着する方法において、
    プロセスガスとなるアンモニア（ＮＨ３）ガスとシラン（Ｓｉｌｌ４）ガスの混合比を１００：１以上に維持した状態で、第１次の窒化膜を蒸着する工程と、
    次いで、前記アンモニアガスとシランガスの混合比を１００：１以下に維持した状態で、前記第１次の窒化膜の表面に側面及び下部領域よりも上部領域が厚い第２次の窒化膜をイン・サイチュ蒸着する工程と、を含むことを特徴とする窒化膜の蒸着方法。
  2. 前記アンモニアガスは約５０〜１０，０００ＳＣＣＭに維持し、前記シランガスは約２〜４０ＳＣＣＭに維持することを特徴とする請求項１に記載の窒化膜の蒸着方法。
  3. 前記チャンバ内の圧力は１０〜３５０ｔｏｒｒに維持し、チャンバ内の温度は６００〜８００℃に維持することを特徴とする請求項１に記載の窒化膜の蒸着方法。
  4. 前記シランガス及びアンモニアガスを希釈するためのパージガスとなる窒素（Ｎ２）ガスは、約１００〜１０，０００ＳＣＣＭに維持することを特徴とする請求項１に記載の窒化膜の蒸着方法。
  5. プロセスガスが導入される吸気ライン、導入されたプロセスガスが噴射されるシャワーヘッド、ウエーハがローディングされるヒーター、前記ヒーターを支持するヒーター支持部及びプロセスガスが排出される真空ポート部を備える工程チャンバから成るシングルチャンバ型化学気相蒸着装置を用いて窒化膜を蒸着する方法において、
    前記窒化膜の蒸着のために注入されるプロセスガスとなるアンモニアガスとシランガスの混合比を１００：１以下に維持することにより、単一の工程により側面及び下部の領域よりも上部の領域が厚い窒化膜を蒸着することを特徴とする窒化膜の蒸着方法。
JP2004539618A 2002-09-30 2003-09-19 シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法 Pending JP2006501649A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2002-0059372A KR100472518B1 (ko) 2002-09-30 2002-09-30 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
PCT/KR2003/001915 WO2004030059A1 (en) 2002-09-30 2003-09-19 Method for depositing nitride film using chemical vapor deposition apparatus of single chamber type

Publications (1)

Publication Number Publication Date
JP2006501649A true JP2006501649A (ja) 2006-01-12

Family

ID=36697098

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004539618A Pending JP2006501649A (ja) 2002-09-30 2003-09-19 シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法

Country Status (5)

Country Link
US (1) US7326438B2 (ja)
JP (1) JP2006501649A (ja)
KR (1) KR100472518B1 (ja)
AU (1) AU2003263633A1 (ja)
WO (1) WO2004030059A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551199B1 (ko) * 2013-12-27 2015-09-10 주식회사 유진테크 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4721631A (en) * 1985-02-14 1988-01-26 Sharp Kabushiki Kaisha Method of manufacturing thin-film electroluminescent display panel
JPH02137325A (ja) * 1988-11-18 1990-05-25 Fuji Electric Co Ltd 非晶質シリコン表面に対する不活性化処理方法
JP2875945B2 (ja) * 1993-01-28 1999-03-31 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法
US5932286A (en) * 1993-03-16 1999-08-03 Applied Materials, Inc. Deposition of silicon nitride thin films
WO1995018460A1 (en) * 1993-12-27 1995-07-06 Kabushiki Kaisha Toshiba Thin film formation method
US6645884B1 (en) * 1999-07-09 2003-11-11 Applied Materials, Inc. Method of forming a silicon nitride layer on a substrate
SG89410A1 (en) * 2000-07-31 2002-06-18 Hitachi Ulsi Sys Co Ltd Manufacturing method of semiconductor integrated circuit device
JP3420205B2 (ja) * 2000-11-20 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2004030059A1 (en) 2004-04-08
KR20040028234A (ko) 2004-04-03
US20060165889A1 (en) 2006-07-27
AU2003263633A1 (en) 2004-04-19
US7326438B2 (en) 2008-02-05
KR100472518B1 (ko) 2005-03-10

Similar Documents

Publication Publication Date Title
US7544996B2 (en) Methods of fabricating a semiconductor device having a metal gate pattern
US7589012B1 (en) Method for fabricating semiconductor memory device
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
JP3381774B2 (ja) ＣＶＤ−Ｔｉ膜の成膜方法
JPH10199881A (ja) 半導体装置の製造方法
KR100234379B1 (ko) 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법
JPH07335753A (ja) 半導体装置及びその製造方法
JP2006501649A (ja) シングルチャンバ型化学気相蒸着装置を用いた窒化膜の蒸着方法
US7189659B2 (en) Method for fabricating a semiconductor device
US6461981B1 (en) Method of forming a conformal oxide film
KR100401525B1 (ko) 캐패시터 및 그 제조방법
KR100533981B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20060058583A (ko) 도전성 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100780607B1 (ko) 반도체 소자의 제조 방법
KR100294647B1 (ko) 반도체소자 제조방법
JP2009094477A (ja) 半導体素子の金属配線形成方法
KR100673886B1 (ko) 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법
KR100437619B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100675896B1 (ko) 다마신 공정을 이용한 반도체 소자의 트랜지스터 형성방법
KR19990057863A (ko) 실리콘산화막과 실리콘질화막 간의 스트레스에 의한 균열 방지를 위한 반도체 소자 제조방법
US6709916B2 (en) Method for forming capacitor of semiconductor device
KR20060041408A (ko) 반도체 소자의 미세 콘택 형성 방법
KR20010048188A (ko) 텅스텐 플러그 형성방법
JP2001127159A (ja) 半導体装置の製造方法
KR20030067308A (ko) 싱글 챔버식 화학기상증착 장치를 이용한 질화막 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080430

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080730

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080806

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080828

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080904

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080930

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081007

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090106