JP2003100995A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 水素拡散により性能が劣化しやすいデバイス
にパッシベーション膜を形成する際に、デバイスへの水
素の拡散を抑え、高性能を維持できる半導体装置および
その製造方法を提供する。 【解決手段】 半導体基板１と、その上に形成された強
誘電体キャパシタ７と、該強誘電体キャパシタ７を内包
する第１層間膜３と、該第１層間膜３上に形成されたパ
ッシベーション膜６と、を有する半導体装置であって、
前記パッシベーション膜６の下方で、かつ直近に、水素
拡散防止膜５が形成されていることを特徴とする半導体
装置である。また、上記半導体装置を製造する方法であ
って、少なくとも、パッシベーション膜の下方で、かつ
直近に、水素拡散防止膜を形成する工程が設けられてい
ることを特徴とする半導体装置の製造方法である。
にパッシベーション膜を形成する際に、デバイスへの水
素の拡散を抑え、高性能を維持できる半導体装置および
その製造方法を提供する。 【解決手段】 半導体基板１と、その上に形成された強
誘電体キャパシタ７と、該強誘電体キャパシタ７を内包
する第１層間膜３と、該第１層間膜３上に形成されたパ
ッシベーション膜６と、を有する半導体装置であって、
前記パッシベーション膜６の下方で、かつ直近に、水素
拡散防止膜５が形成されていることを特徴とする半導体
装置である。また、上記半導体装置を製造する方法であ
って、少なくとも、パッシベーション膜の下方で、かつ
直近に、水素拡散防止膜を形成する工程が設けられてい
ることを特徴とする半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置であっ
て、特に、高誘電体や強誘電体を使用し、パッシベーシ
ョン膜が形成された半導体装置およびその製造方法に関
する。
て、特に、高誘電体や強誘電体を使用し、パッシベーシ
ョン膜が形成された半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、半導体記憶装置用容量には、高い
誘電率を得るため、または自発分極を利用するために、
金属酸化物からなる高誘電体や強誘電体が用いられるよ
うになってきている。かかる高誘電体や強誘電体を使用
した半導体装置は、あらゆる使用環境で安定に動作する
ことが求められており、そのために特に空気中の水分を
遮断する必要がある。この目的で、半導体装置の表面に
パッシベーション膜を形成し水の浸透を防ぐことが行わ
れている。このパッシベーション膜としては、窒化シリ
コン（Ｓｉ3Ｎ4）が広く使用されている。この窒化シリ
コンは、プラズマを用いた化学的気相堆積法（Ｐｌａｓ
ｍａ ａｓｓｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）でＳｉＨ4を
含む原料ガスを分解して形成するため、成膜プロセス中
は、水素雰囲気に半導体装置を晒すことになる。更にこ
の方法で堆積した窒化シリコン膜は高濃度の水素を含ん
でいるため、成膜後に膜中の水素が拡散する場合があ
る。
誘電率を得るため、または自発分極を利用するために、
金属酸化物からなる高誘電体や強誘電体が用いられるよ
うになってきている。かかる高誘電体や強誘電体を使用
した半導体装置は、あらゆる使用環境で安定に動作する
ことが求められており、そのために特に空気中の水分を
遮断する必要がある。この目的で、半導体装置の表面に
パッシベーション膜を形成し水の浸透を防ぐことが行わ
れている。このパッシベーション膜としては、窒化シリ
コン（Ｓｉ3Ｎ4）が広く使用されている。この窒化シリ
コンは、プラズマを用いた化学的気相堆積法（Ｐｌａｓ
ｍａ ａｓｓｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）でＳｉＨ4を
含む原料ガスを分解して形成するため、成膜プロセス中
は、水素雰囲気に半導体装置を晒すことになる。更にこ
の方法で堆積した窒化シリコン膜は高濃度の水素を含ん
でいるため、成膜後に膜中の水素が拡散する場合があ
る。
【０００３】高誘電体や強誘電体は、水素により還元さ
れると、特性が著しく劣化しやすい。従って、高誘電体
や強誘電体を使用した半導体装置は従来と同様のパッシ
ベーション膜を形成しにくいという問題点があった。
れると、特性が著しく劣化しやすい。従って、高誘電体
や強誘電体を使用した半導体装置は従来と同様のパッシ
ベーション膜を形成しにくいという問題点があった。
【０００４】
【発明が解決しようとする課題】以上から、本発明は、
水素拡散により性能が劣化しやすいデバイスにパッシベ
ーション膜を形成する際に、デバイスへの水素の拡散を
抑え、高性能を維持できる半導体装置およびその製造方
法を提供することを目的とする。
水素拡散により性能が劣化しやすいデバイスにパッシベ
ーション膜を形成する際に、デバイスへの水素の拡散を
抑え、高性能を維持できる半導体装置およびその製造方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決すべく鋭
意研究の結果、本発明者は、以下に示す本発明により当
該課題を解決できることを見出し、本発明に想到した。
すなわち、本発明は、 ＜１＞ 半導体基板と、その上に形成された強誘電体キ
ャパシタと、該強誘電体キャパシタを内包する第１層間
膜と、該第１層間膜上に形成されたパッシベーション膜
と、を有する半導体装置であって、前記パッシベーショ
ン膜の下方で、かつ直近に、水素拡散防止膜が形成され
ていることを特徴とする半導体装置である。 ＜２＞ 前記第１層間膜上に、少なくとも１以上の層間
膜が形成され、最上層の前記層間膜上に前記パッシベー
ション膜が形成されていることを特徴とする＜１＞に記
載の半導体装置である。 ＜３＞ 前記水素拡散防止膜が、アモルファスまたは微
結晶状態の酸化タンタルからなることを特徴とする＜１
＞または＜２＞に記載の半導体装置である。 ＜４＞ 前記水素拡散防止膜がパターニングされている
ことを特徴とする＜１＞〜＜３＞のいずれかに記載の半
導体装置である。 ＜５＞ 前記水素拡散防止膜が、非還元雰囲気で形成さ
れたことを特徴とする＜１＞〜＜４＞のいずれかに記載
の半導体装置である。 ＜６＞ ＜１＞〜＜５＞のいずれかに記載の半導体装置
を製造する方法であって、少なくとも、パッシベーショ
ン膜の下方で、かつ直近に、水素拡散防止膜を形成する
工程が設けられていることを特徴とする半導体装置の製
造方法である。
意研究の結果、本発明者は、以下に示す本発明により当
該課題を解決できることを見出し、本発明に想到した。
すなわち、本発明は、 ＜１＞ 半導体基板と、その上に形成された強誘電体キ
ャパシタと、該強誘電体キャパシタを内包する第１層間
膜と、該第１層間膜上に形成されたパッシベーション膜
と、を有する半導体装置であって、前記パッシベーショ
ン膜の下方で、かつ直近に、水素拡散防止膜が形成され
ていることを特徴とする半導体装置である。 ＜２＞ 前記第１層間膜上に、少なくとも１以上の層間
膜が形成され、最上層の前記層間膜上に前記パッシベー
ション膜が形成されていることを特徴とする＜１＞に記
載の半導体装置である。 ＜３＞ 前記水素拡散防止膜が、アモルファスまたは微
結晶状態の酸化タンタルからなることを特徴とする＜１
＞または＜２＞に記載の半導体装置である。 ＜４＞ 前記水素拡散防止膜がパターニングされている
ことを特徴とする＜１＞〜＜３＞のいずれかに記載の半
導体装置である。 ＜５＞ 前記水素拡散防止膜が、非還元雰囲気で形成さ
れたことを特徴とする＜１＞〜＜４＞のいずれかに記載
の半導体装置である。 ＜６＞ ＜１＞〜＜５＞のいずれかに記載の半導体装置
を製造する方法であって、少なくとも、パッシベーショ
ン膜の下方で、かつ直近に、水素拡散防止膜を形成する
工程が設けられていることを特徴とする半導体装置の製
造方法である。
【０００６】
【発明の実施の形態】本発明の半導体装置は、半導体基
板と、その上に形成された強誘電体キャパシタと、該強
誘電体キャパシタを内包する第１層間膜と、該第１層間
膜上に形成されたパッシベーション膜と、を有し、前記
パッシベーション膜の下方で、かつ直近に、水素拡散防
止膜が形成されている。以下、図１〜図８を参照して、
本発明の半導体装置について詳細に説明する。
板と、その上に形成された強誘電体キャパシタと、該強
誘電体キャパシタを内包する第１層間膜と、該第１層間
膜上に形成されたパッシベーション膜と、を有し、前記
パッシベーション膜の下方で、かつ直近に、水素拡散防
止膜が形成されている。以下、図１〜図８を参照して、
本発明の半導体装置について詳細に説明する。
【０００７】図１に示す半導体装置は、金属配線１Ｍ、
２Ｍ形成後にパッシベーション膜６を形成する際に、パ
ッシベーション膜６の下層膜としてその直近に水素拡散
防止膜５を形成したものである。すなわち、Ｓｉからな
る半導体基板１上にトランジスタ２および強誘電体キャ
パシタ７を形成し、第１層間膜３であるＳｉＯ2膜をＣ
ＶＤ法により形成する。熱処理によりＳｉＯ2膜中の水
分を除去した後、トランジスタ２および強誘電体キャパ
シタ７との接続のためのコンタクトホール３ａ、３ｂを
形成する。トランジスタ２および強誘電体キャパシタ７
用の金属配線１Ｍをスッパッタリング法により形成した
後、所望のパターンにエッチング加工する。第２層間膜
４としてＳｉＯ2膜をＣＶＤ法により形成し、周辺回路
と強誘電体メモリセルとの接続を行うために金属配線１
Ｍ上にコンタクトホールＴＨを形成する。スパッタリン
グ法により金属配線２Ｍを形成した後、水素拡散防止膜
５を形成する。最後に保護膜としてパッシベーション膜
６を形成する。ここで、前記「パッシベーション膜の下
方で、かつ直近」とは、パッシベーション膜６の直下ま
たは数層下までの領域をいい、具体的には、金属配線の
有する最上部の層（図１の例では、金属配線２Ｍを有す
る層）とパッシベーション膜との間の領域をいう。な
お、前記第１層間膜３上には、図１に示すように、少な
くとも１以上の層間膜が形成されることが好ましく、そ
の場合は、最上層（図１の場合は第２層間膜４）の前記
層間膜上にパッシベーション膜６が形成されていること
が好ましい。
２Ｍ形成後にパッシベーション膜６を形成する際に、パ
ッシベーション膜６の下層膜としてその直近に水素拡散
防止膜５を形成したものである。すなわち、Ｓｉからな
る半導体基板１上にトランジスタ２および強誘電体キャ
パシタ７を形成し、第１層間膜３であるＳｉＯ2膜をＣ
ＶＤ法により形成する。熱処理によりＳｉＯ2膜中の水
分を除去した後、トランジスタ２および強誘電体キャパ
シタ７との接続のためのコンタクトホール３ａ、３ｂを
形成する。トランジスタ２および強誘電体キャパシタ７
用の金属配線１Ｍをスッパッタリング法により形成した
後、所望のパターンにエッチング加工する。第２層間膜
４としてＳｉＯ2膜をＣＶＤ法により形成し、周辺回路
と強誘電体メモリセルとの接続を行うために金属配線１
Ｍ上にコンタクトホールＴＨを形成する。スパッタリン
グ法により金属配線２Ｍを形成した後、水素拡散防止膜
５を形成する。最後に保護膜としてパッシベーション膜
６を形成する。ここで、前記「パッシベーション膜の下
方で、かつ直近」とは、パッシベーション膜６の直下ま
たは数層下までの領域をいい、具体的には、金属配線の
有する最上部の層（図１の例では、金属配線２Ｍを有す
る層）とパッシベーション膜との間の領域をいう。な
お、前記第１層間膜３上には、図１に示すように、少な
くとも１以上の層間膜が形成されることが好ましく、そ
の場合は、最上層（図１の場合は第２層間膜４）の前記
層間膜上にパッシベーション膜６が形成されていること
が好ましい。
【０００８】図２は、本発明の第１の例を示す半導体装
置の断面図であって、図１の半導体装置の最上層の金属
配線２Ｍ（金属配線の有する最上部の層）からパッシベ
ーション膜６までの構造を示したものである。最上層の
金属配線２Ｍより下層の構造については、従来公知の構
造とすることができるので、説明は省略する。水素拡散
防止膜５は最上層の金属配線２Ｍの上に形成し、さらに
その上に例えば窒化シリコンからなるパッシベーション
膜６を形成する。水素拡散防止膜５は、その構成成分が
非結晶状態または微結晶粒が全体に散在する状態とする
ことが好ましい。水素拡散防止膜５の材質としては、酸
化タンタル（Ｔａ2Ｏ5）、アルミナ（Ａｌ2Ｏ3）等を使
用することが好ましく、酸化タンタルがより好ましい。
置の断面図であって、図１の半導体装置の最上層の金属
配線２Ｍ（金属配線の有する最上部の層）からパッシベ
ーション膜６までの構造を示したものである。最上層の
金属配線２Ｍより下層の構造については、従来公知の構
造とすることができるので、説明は省略する。水素拡散
防止膜５は最上層の金属配線２Ｍの上に形成し、さらに
その上に例えば窒化シリコンからなるパッシベーション
膜６を形成する。水素拡散防止膜５は、その構成成分が
非結晶状態または微結晶粒が全体に散在する状態とする
ことが好ましい。水素拡散防止膜５の材質としては、酸
化タンタル（Ｔａ2Ｏ5）、アルミナ（Ａｌ2Ｏ3）等を使
用することが好ましく、酸化タンタルがより好ましい。
【０００９】図２示す半導体装置は、以下のようにして
製造することが好ましい。まず、図３（１）に示すよう
に、半導体装置の最上層の金属配線層２Ｍを形成後、水
素拡散防止膜５を形成する（水素拡散防止膜を形成する
工程）。水素拡散防止膜５の膜厚は、後の工程でパッシ
ベーション膜６を形成する際のＨ2雰囲気や、成膜後の
パッシベーション膜６から熱処理により拡散するＨ2ガ
スが半導体装置内部に到達しないように設定する。水素
拡散防止膜５の膜質や、パッシベーション膜６の成膜条
件や、成膜後の熱処理工程によって、最適な膜厚が異な
るため、ここで定義できないが、例えば、５０〜２００
ｎｍの膜厚とすることが好ましく、１００〜１７０ｎｍ
とすることがより好ましい。
製造することが好ましい。まず、図３（１）に示すよう
に、半導体装置の最上層の金属配線層２Ｍを形成後、水
素拡散防止膜５を形成する（水素拡散防止膜を形成する
工程）。水素拡散防止膜５の膜厚は、後の工程でパッシ
ベーション膜６を形成する際のＨ2雰囲気や、成膜後の
パッシベーション膜６から熱処理により拡散するＨ2ガ
スが半導体装置内部に到達しないように設定する。水素
拡散防止膜５の膜質や、パッシベーション膜６の成膜条
件や、成膜後の熱処理工程によって、最適な膜厚が異な
るため、ここで定義できないが、例えば、５０〜２００
ｎｍの膜厚とすることが好ましく、１００〜１７０ｎｍ
とすることがより好ましい。
【００１０】水素拡散防止膜５の形成方法（水素拡散防
止膜を形成する工程）は、例えば、反応性スパッタリン
グ法により行うことが好ましい。反応性スパッタリング
とは、基板とスパッタターゲットを配置した成膜処理室
内に希ガスを導入して、前記ターゲットを取り付けるス
パッタ電極（カソード）に負の高電圧を印加してプラズ
マ放電を発生させ、前記希ガスプラズマによりターゲッ
トをスパッタし、同時に活性ガス（Ｎ2等）を導入して
上記活性ガスとターゲット材を反応させながら、前記基
板上に金属化合物薄膜を形成する技術である。水素拡散
防止膜５が例えば酸化タンタルからなる場合、Ｔａター
ゲットを用い、ＡｒとＯ2をそれぞれ約１：１の流量比
でチャンバーに導入し、圧力を６６５〜２０００ｍＰａ
に保持し、ＲＦ電源にて１〜３ｋＷの電力を供給し、チ
ャンバー内にプラズマを発生させ成膜する。また、特
に、非結晶状態または微結晶粒が全体に散在する状態水
素拡散防止膜５を形成するには、基板温度を４００℃以
下に制御して形成することが好ましい。なお、Ｔａを含
む溶液をウェハに塗布し、４００℃、３０分間、酸素雰
囲気での熱処理により、酸化タンタル膜を形成してもよ
い。
止膜を形成する工程）は、例えば、反応性スパッタリン
グ法により行うことが好ましい。反応性スパッタリング
とは、基板とスパッタターゲットを配置した成膜処理室
内に希ガスを導入して、前記ターゲットを取り付けるス
パッタ電極（カソード）に負の高電圧を印加してプラズ
マ放電を発生させ、前記希ガスプラズマによりターゲッ
トをスパッタし、同時に活性ガス（Ｎ2等）を導入して
上記活性ガスとターゲット材を反応させながら、前記基
板上に金属化合物薄膜を形成する技術である。水素拡散
防止膜５が例えば酸化タンタルからなる場合、Ｔａター
ゲットを用い、ＡｒとＯ2をそれぞれ約１：１の流量比
でチャンバーに導入し、圧力を６６５〜２０００ｍＰａ
に保持し、ＲＦ電源にて１〜３ｋＷの電力を供給し、チ
ャンバー内にプラズマを発生させ成膜する。また、特
に、非結晶状態または微結晶粒が全体に散在する状態水
素拡散防止膜５を形成するには、基板温度を４００℃以
下に制御して形成することが好ましい。なお、Ｔａを含
む溶液をウェハに塗布し、４００℃、３０分間、酸素雰
囲気での熱処理により、酸化タンタル膜を形成してもよ
い。
【００１１】次に、図３（２）に示すように、パッシベ
ーション膜６を形成する。例えば、パッシベーション膜
６として、窒化シリコン膜を形成する際の成膜方法とし
ては、既知の方法であるプラズマを用いた化学的気相堆
積法（Ｐｌａｓｍａ ａｓｓｉｓｔｅｄ ｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）
でＳｉＨ4、ＮＨ3およびＮ2を原料ガスとして用い、３
００〜５００℃として、厚さを２００〜１０００ｎｍと
することが好ましい。
ーション膜６を形成する。例えば、パッシベーション膜
６として、窒化シリコン膜を形成する際の成膜方法とし
ては、既知の方法であるプラズマを用いた化学的気相堆
積法（Ｐｌａｓｍａ ａｓｓｉｓｔｅｄ ｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）
でＳｉＨ4、ＮＨ3およびＮ2を原料ガスとして用い、３
００〜５００℃として、厚さを２００〜１０００ｎｍと
することが好ましい。
【００１２】次に、図３（３）に示すように、水素拡散
防止膜５とパッシベーション膜６との積層膜を部分的に
エッチングして除去し、金属配線２Ｍの一部を露出させ
外部との電気的接触を可能にして、半導体装置を製造す
る。
防止膜５とパッシベーション膜６との積層膜を部分的に
エッチングして除去し、金属配線２Ｍの一部を露出させ
外部との電気的接触を可能にして、半導体装置を製造す
る。
【００１３】以上の説明は、金属配線２Ｍ形成後に、水
素拡散防止膜５とパッシベーション膜６とを積層する構
造について述べた。ここで重要なのは、水素拡散防止膜
５が金属配線２Ｍとパッシベーション膜６との間に位置
することである。従って、図４（ａ）に示すように、金
属配線２Ｍと水素拡散防止膜５との間に、他の膜として
絶縁膜１０が形成されても同様な効果が得られることは
自明である。この場合、形成される絶縁膜１０は成膜時
の水素やその膜中に取り込まれる水素の量が、デバイス
特性に影響するレベル以下であることが条件である。こ
の条件に適合すれば、絶縁膜１０としてシリコン酸化膜
やシリコン窒化膜等を使用することも可能である。ま
た、水素拡散防止膜５とパッシベーション膜６と膜の間
にも、図４（ｂ）に示すように、他の絶縁膜が形成され
ても同様な効果が得られることは自明である。この場合
は、付加される絶縁膜の形成時やその膜中に水素があっ
ても水素拡散防止膜５でその拡散が防止されるので、水
素によるデバイスへの悪影響を回避できる。
素拡散防止膜５とパッシベーション膜６とを積層する構
造について述べた。ここで重要なのは、水素拡散防止膜
５が金属配線２Ｍとパッシベーション膜６との間に位置
することである。従って、図４（ａ）に示すように、金
属配線２Ｍと水素拡散防止膜５との間に、他の膜として
絶縁膜１０が形成されても同様な効果が得られることは
自明である。この場合、形成される絶縁膜１０は成膜時
の水素やその膜中に取り込まれる水素の量が、デバイス
特性に影響するレベル以下であることが条件である。こ
の条件に適合すれば、絶縁膜１０としてシリコン酸化膜
やシリコン窒化膜等を使用することも可能である。ま
た、水素拡散防止膜５とパッシベーション膜６と膜の間
にも、図４（ｂ）に示すように、他の絶縁膜が形成され
ても同様な効果が得られることは自明である。この場合
は、付加される絶縁膜の形成時やその膜中に水素があっ
ても水素拡散防止膜５でその拡散が防止されるので、水
素によるデバイスへの悪影響を回避できる。
【００１４】半導体装置は、全て水素拡散防止膜に覆わ
れた構造なので、パッシベーション膜６として窒化シリ
コン膜を形成する際の雰囲気ガスや、パッシベーション
膜６中に含まれるガスが脱ガスして発生するＨ2は、水
素拡散防止膜５を貫通して下部のキャパシタ等のデバイ
スに悪影響を与えることがない。
れた構造なので、パッシベーション膜６として窒化シリ
コン膜を形成する際の雰囲気ガスや、パッシベーション
膜６中に含まれるガスが脱ガスして発生するＨ2は、水
素拡散防止膜５を貫通して下部のキャパシタ等のデバイ
スに悪影響を与えることがない。
【００１５】図５に、強誘電体キャパシタを形成した半
導体装置の上部に本発明の第一の例を適用した際の水素
拡散防止膜５の膜厚依存性を示す。なお、水素拡散防止
膜５として酸化タンタルからなる膜を使用した。パッシ
ベーション膜６として窒化シリコン膜を使用した。縦軸
は強誘電体キャパシタの残留分極値（２Ｐｒ）を示し、
横軸は酸化タンタル膜の厚さを示す。
導体装置の上部に本発明の第一の例を適用した際の水素
拡散防止膜５の膜厚依存性を示す。なお、水素拡散防止
膜５として酸化タンタルからなる膜を使用した。パッシ
ベーション膜６として窒化シリコン膜を使用した。縦軸
は強誘電体キャパシタの残留分極値（２Ｐｒ）を示し、
横軸は酸化タンタル膜の厚さを示す。
【００１６】酸化タンタルの膜厚が５０ｎｍ以上で２Ｐ
ｒが低下していないことから、窒化シリコン膜からの水
素を遮断していることがわかる。一般に拡散バリア膜は
結晶粒界が存在しない状態で拡散抑止能が高まる。これ
は、結晶粒界が拡散経路になりやすいからである。従っ
て、酸化タンタル膜が、非結晶状態または微結晶粒が膜
中に散在する状態の方が、完全に結晶化した状態より、
Ｈ2の拡散バリア膜として有効に機能する。
ｒが低下していないことから、窒化シリコン膜からの水
素を遮断していることがわかる。一般に拡散バリア膜は
結晶粒界が存在しない状態で拡散抑止能が高まる。これ
は、結晶粒界が拡散経路になりやすいからである。従っ
て、酸化タンタル膜が、非結晶状態または微結晶粒が膜
中に散在する状態の方が、完全に結晶化した状態より、
Ｈ2の拡散バリア膜として有効に機能する。
【００１７】以上から、パッシベーション膜６として窒
化シリコン膜を形成する際の雰囲気ガスやその膜中に含
まれるガスが脱ガスして発生するＨ2は、酸化タンタル
膜（水素拡散防止膜５）を貫通しない。従って、酸化タ
ンタル膜より下部に形成される水素拡散により性能が劣
化しやすいデバイスにパッシベーション膜６を形成する
ことが可能になる。
化シリコン膜を形成する際の雰囲気ガスやその膜中に含
まれるガスが脱ガスして発生するＨ2は、酸化タンタル
膜（水素拡散防止膜５）を貫通しない。従って、酸化タ
ンタル膜より下部に形成される水素拡散により性能が劣
化しやすいデバイスにパッシベーション膜６を形成する
ことが可能になる。
【００１８】また、図２に示す例とは別に、金属配線２
Ｍ形成後の半導体装置上にパッシベーション膜６を形成
する際に、パッシベーション膜６の下層膜としてパター
ニングされた水素拡散防止膜５を使用した構造としても
よい。
Ｍ形成後の半導体装置上にパッシベーション膜６を形成
する際に、パッシベーション膜６の下層膜としてパター
ニングされた水素拡散防止膜５を使用した構造としても
よい。
【００１９】図６に、本発明の第２の例を示す半導体装
置の断面図を示す。図６では、半導体装置の最上層の金
属配線２Ｍからパッシベーション膜６までの構造を示
す。最上層の金属配線２Ｍより下層の構造については、
図２の場合と同様である。なお、図６〜８中、図１およ
び図２と同じ符号は、これらと同一の層や部材等を示
す。
置の断面図を示す。図６では、半導体装置の最上層の金
属配線２Ｍからパッシベーション膜６までの構造を示
す。最上層の金属配線２Ｍより下層の構造については、
図２の場合と同様である。なお、図６〜８中、図１およ
び図２と同じ符号は、これらと同一の層や部材等を示
す。
【００２０】最上層の金属配線２Ｍの上に、パターニン
グされた水素拡散防止膜５を形成し、更にその上にパッ
シベーション膜６として窒化シリコン膜を形成する。水
素拡散防止膜５は、非結晶状態または微結晶粒が膜中に
散在する状態で使用することが好ましい。
グされた水素拡散防止膜５を形成し、更にその上にパッ
シベーション膜６として窒化シリコン膜を形成する。水
素拡散防止膜５は、非結晶状態または微結晶粒が膜中に
散在する状態で使用することが好ましい。
【００２１】図６に示す半導体装置は、以下のようにし
て製造することが好ましい。まず、図７（１）に示すよ
うに、半導体装置の最上層の金属配線２Ｍを形成後、水
素拡散防止膜５を形成する（水素拡散防止膜を形成する
工程）。水素拡散防止膜５の膜厚は、後の工程でパッシ
ベーション膜６を形成する際のＨ2雰囲気や、成膜後の
パッシベーション膜６から熱処理により拡散するＨ2ガ
スが半導体装置内部のデバイスに到達しないように設定
することが好ましい。
て製造することが好ましい。まず、図７（１）に示すよ
うに、半導体装置の最上層の金属配線２Ｍを形成後、水
素拡散防止膜５を形成する（水素拡散防止膜を形成する
工程）。水素拡散防止膜５の膜厚は、後の工程でパッシ
ベーション膜６を形成する際のＨ2雰囲気や、成膜後の
パッシベーション膜６から熱処理により拡散するＨ2ガ
スが半導体装置内部のデバイスに到達しないように設定
することが好ましい。
【００２２】水素拡散防止膜５の膜質や、パッシベーシ
ョン膜６の成膜条件や成膜後の熱処理工程によって最適
な膜厚が異なるため、ここで定義できないが図２の場合
と同様に、５０〜２００ｎｍの膜厚とすることが好まし
く、１００〜１７０ｎｍとすることがより好ましい。水
素拡散防止膜５の形成方法（水素拡散防止膜を形成する
工程）は、図３で説明した方法を適用することができ
る。
ョン膜６の成膜条件や成膜後の熱処理工程によって最適
な膜厚が異なるため、ここで定義できないが図２の場合
と同様に、５０〜２００ｎｍの膜厚とすることが好まし
く、１００〜１７０ｎｍとすることがより好ましい。水
素拡散防止膜５の形成方法（水素拡散防止膜を形成する
工程）は、図３で説明した方法を適用することができ
る。
【００２３】次に、図７（２）に示すように、公知のホ
トリソグラフィー法とエッチング法とにより水素拡散防
止膜５をパターニングする。エッチング法としては、Ｃ
ＨＦ 3を使用したドライエッチングを使用することが好
ましい。パターニングにより水素拡散防止膜５が除去さ
れた部分は、その後のパッシベーション膜６の形成以降
で水素が拡散し、下部にあるデバイスに水素を供給でき
る。
トリソグラフィー法とエッチング法とにより水素拡散防
止膜５をパターニングする。エッチング法としては、Ｃ
ＨＦ 3を使用したドライエッチングを使用することが好
ましい。パターニングにより水素拡散防止膜５が除去さ
れた部分は、その後のパッシベーション膜６の形成以降
で水素が拡散し、下部にあるデバイスに水素を供給でき
る。
【００２４】次に、図７（３）に示すように、パッシベ
ーション膜６を形成する。成膜方法は、図３（２）と同
様とすることが好ましい。最後に、図７（４）に示すよ
うに、パッシベーション膜６と水素拡散防止膜５との積
層膜を部分的にエッチングして除去し、金属配線２Ｍの
一部を露出させ外部との電気的接触を可能にし、本発明
の第２の例の半導体装置が製造される。
ーション膜６を形成する。成膜方法は、図３（２）と同
様とすることが好ましい。最後に、図７（４）に示すよ
うに、パッシベーション膜６と水素拡散防止膜５との積
層膜を部分的にエッチングして除去し、金属配線２Ｍの
一部を露出させ外部との電気的接触を可能にし、本発明
の第２の例の半導体装置が製造される。
【００２５】本発明の第２の例の構造では、水素を供給
する部分と水素を供給しない部分とをチップ上で同時に
実現できる。例えば、水素拡散防止膜５を除去した部分
では水素が供給できるため、通常のＭＯＳトランジスタ
ではゲート酸化膜近傍のシリコン原子の未結合手に水素
を供給し、水素終端処理を行うことで特性向上と再現性
の良いデバイスを実現できる。一方で、水素拡散防止膜
５がある部分では、水素を下方拡散させないため、高誘
電体材料や強誘電体材料等の水素で還元されやすい材料
を特性劣化させることなく使用できる。
する部分と水素を供給しない部分とをチップ上で同時に
実現できる。例えば、水素拡散防止膜５を除去した部分
では水素が供給できるため、通常のＭＯＳトランジスタ
ではゲート酸化膜近傍のシリコン原子の未結合手に水素
を供給し、水素終端処理を行うことで特性向上と再現性
の良いデバイスを実現できる。一方で、水素拡散防止膜
５がある部分では、水素を下方拡散させないため、高誘
電体材料や強誘電体材料等の水素で還元されやすい材料
を特性劣化させることなく使用できる。
【００２６】以上の説明は、金属配線２Ｍ形成後に、水
素拡散防止膜５とパッシベーション膜６とを積層する構
造に関するものである。ここで重要なのは、水素を下方
拡散させない領域では、水素拡散防止膜５が金属配線２
Ｍとパッシベーション膜６の間に位置することである。
従って、図８（ａ）に示すように、金属配線２Ｍと水素
拡散防止膜５との間に、他の膜として絶縁膜１０が形成
されても同様な効果が得られることは自明である。この
場合、付加される絶縁膜１０は成膜時の水素やその膜中
に取り込まれる水素の量が、デバイス特性に影響するレ
ベル以下であることが条件である。この条件に適合すれ
ば、シリコン酸化膜やシリコン窒化膜等を使用すること
も可能である。
素拡散防止膜５とパッシベーション膜６とを積層する構
造に関するものである。ここで重要なのは、水素を下方
拡散させない領域では、水素拡散防止膜５が金属配線２
Ｍとパッシベーション膜６の間に位置することである。
従って、図８（ａ）に示すように、金属配線２Ｍと水素
拡散防止膜５との間に、他の膜として絶縁膜１０が形成
されても同様な効果が得られることは自明である。この
場合、付加される絶縁膜１０は成膜時の水素やその膜中
に取り込まれる水素の量が、デバイス特性に影響するレ
ベル以下であることが条件である。この条件に適合すれ
ば、シリコン酸化膜やシリコン窒化膜等を使用すること
も可能である。
【００２７】また、水素拡散防止膜５とパッシベーショ
ン膜６との間にも、他の絶縁膜１０が形成されても同様
な効果が得られることは自明である。図８（ｂ）に、水
素拡散防止膜５がパターニグされた後で付加される絶縁
膜１０を形成した場合を示す。図８（ｃ）には、水素拡
散防止膜５と付加される絶縁膜１０とが同時に加工され
る場合を示す。いずれの場合でも、水素拡散防止膜５が
形成されている部分では、水素の下方拡散を防ぐことが
できる。
ン膜６との間にも、他の絶縁膜１０が形成されても同様
な効果が得られることは自明である。図８（ｂ）に、水
素拡散防止膜５がパターニグされた後で付加される絶縁
膜１０を形成した場合を示す。図８（ｃ）には、水素拡
散防止膜５と付加される絶縁膜１０とが同時に加工され
る場合を示す。いずれの場合でも、水素拡散防止膜５が
形成されている部分では、水素の下方拡散を防ぐことが
できる。
【００２８】本発明の第２の例である半導体装置は、水
素拡散防止膜５と、パッシベーション膜６と、がそれぞ
れ直接金属配線２Ｍに接する領域を同時に有する。水素
拡散防止膜５に覆われた領域では、パッシベーション膜
６を形成する際の雰囲気ガスや膜中に含まれるガスが脱
ガスして発生するＨ2は、水素拡散防止膜５を貫通しな
い。また、パッシベーション膜６が直接金属配線層に接
する領域では、パッシベーション膜６を形成する際の雰
囲気ガスや膜中に含まれるガスが脱ガスして発生するＨ
2を下方拡散させることができる。
素拡散防止膜５と、パッシベーション膜６と、がそれぞ
れ直接金属配線２Ｍに接する領域を同時に有する。水素
拡散防止膜５に覆われた領域では、パッシベーション膜
６を形成する際の雰囲気ガスや膜中に含まれるガスが脱
ガスして発生するＨ2は、水素拡散防止膜５を貫通しな
い。また、パッシベーション膜６が直接金属配線層に接
する領域では、パッシベーション膜６を形成する際の雰
囲気ガスや膜中に含まれるガスが脱ガスして発生するＨ
2を下方拡散させることができる。
【００２９】加えて、水素拡散防止膜５をパターニング
することにより、水素を供給する部分と水素を供給しな
い部分とをチップ上で同時に実現できる。例えば、水素
拡散防止膜５を除去した部分では水素が供給できるた
め、通常のＭＯＳトランジスタではゲート酸化膜近傍の
シリコン原子の未結合手に水素を供給し、水素終端処理
を行うことで特性向上と再現性の良いデバイスを実現で
きる。一方で、水素拡散防止膜５がある部分では、水素
を下方拡散させないため、高誘電体材料や強誘電体材料
等の水素で還元されやすい材料を特性劣化させることな
く使用できる。
することにより、水素を供給する部分と水素を供給しな
い部分とをチップ上で同時に実現できる。例えば、水素
拡散防止膜５を除去した部分では水素が供給できるた
め、通常のＭＯＳトランジスタではゲート酸化膜近傍の
シリコン原子の未結合手に水素を供給し、水素終端処理
を行うことで特性向上と再現性の良いデバイスを実現で
きる。一方で、水素拡散防止膜５がある部分では、水素
を下方拡散させないため、高誘電体材料や強誘電体材料
等の水素で還元されやすい材料を特性劣化させることな
く使用できる。
【００３０】以上、本発明の第１の例および第２の例で
は、パッシベーション膜の形成に伴う水素拡散を防ぐ構
造について示したが、他のプロセスにおける水素拡散も
水素拡散防止膜を使用して防ぐことができる。例えば、
第２の例を適用すれば、水素アニールの際に部分的に水
素を拡散させない領域を作ることが可能である。
は、パッシベーション膜の形成に伴う水素拡散を防ぐ構
造について示したが、他のプロセスにおける水素拡散も
水素拡散防止膜を使用して防ぐことができる。例えば、
第２の例を適用すれば、水素アニールの際に部分的に水
素を拡散させない領域を作ることが可能である。
【００３１】
【実施例】以下、本発明を実施例により具体的に説明す
るが、本発明は、これらに限定されるものではない。
るが、本発明は、これらに限定されるものではない。
【００３２】（実施例１）まず、公知の製造方法により
Ｓｉ基板にトランジスタおよび強誘電体キャパシタを設
け、図３（１）に示すように、半導体装置の最上層の金
属配線２Ｍを形成後、水素拡散防止膜５を形成した。水
素拡散防止膜５の膜厚は、１７０ｎｍとした。
Ｓｉ基板にトランジスタおよび強誘電体キャパシタを設
け、図３（１）に示すように、半導体装置の最上層の金
属配線２Ｍを形成後、水素拡散防止膜５を形成した。水
素拡散防止膜５の膜厚は、１７０ｎｍとした。
【００３３】なお、水素拡散防止膜５の形成（水素拡散
防止膜を形成する工程）は、反応性スパッタリング法に
より行った。スパッタリング条件は、Ｔａターゲットを
用い、ＡｒとＯ2をそれぞれ１：１の流量比でチャンバ
ーに導入し、圧力を１３３０ｍＰａ（１０ｍＴｏｒｒ）
に保持し、ＲＦ電源にて２．５ｋＷの電力を供給し、チ
ャンバー内にプラズマを発生させて酸化タンタル膜を形
成する条件とした。
防止膜を形成する工程）は、反応性スパッタリング法に
より行った。スパッタリング条件は、Ｔａターゲットを
用い、ＡｒとＯ2をそれぞれ１：１の流量比でチャンバ
ーに導入し、圧力を１３３０ｍＰａ（１０ｍＴｏｒｒ）
に保持し、ＲＦ電源にて２．５ｋＷの電力を供給し、チ
ャンバー内にプラズマを発生させて酸化タンタル膜を形
成する条件とした。
【００３４】次に、図３（２）に示すように、窒化シリ
コン膜（パッシベーション膜６）を形成した。窒化シリ
コン膜を形成する際の成膜方法としては、公知の方法で
あるプラズマを用いた化学的気相堆積法でＳｉＨ4、Ｎ
Ｈ3およびＮ2を原料ガスとして用い、４００℃として、
厚さを８５０ｎｍとした。
コン膜（パッシベーション膜６）を形成した。窒化シリ
コン膜を形成する際の成膜方法としては、公知の方法で
あるプラズマを用いた化学的気相堆積法でＳｉＨ4、Ｎ
Ｈ3およびＮ2を原料ガスとして用い、４００℃として、
厚さを８５０ｎｍとした。
【００３５】次に、図３（３）に示すように、パッシベ
ーション膜６と水素拡散防止膜５との積層膜を部分的に
エッチングして除去し、金属配線２Ｍの一部を露出させ
外部との電気的接触を可能にして、半導体装置（強誘電
体メモリ）を製造した。
ーション膜６と水素拡散防止膜５との積層膜を部分的に
エッチングして除去し、金属配線２Ｍの一部を露出させ
外部との電気的接触を可能にして、半導体装置（強誘電
体メモリ）を製造した。
【００３６】（比較例１）水素拡散防止膜を形成しなか
った以外は、実施例１と同様にして半導体装置（強誘電
体メモリ）を作製した。
った以外は、実施例１と同様にして半導体装置（強誘電
体メモリ）を作製した。
【００３７】実施例１および比較例１で作製した半導体
装置について、強誘電体キャパシタの電気特性により評
価を行ったところ、比較例１では、強誘電体性が著しく
劣化したのに対し、実施例１では、パッシベーション膜
６の成膜前後で強誘電体性の劣化は見られなかった。
装置について、強誘電体キャパシタの電気特性により評
価を行ったところ、比較例１では、強誘電体性が著しく
劣化したのに対し、実施例１では、パッシベーション膜
６の成膜前後で強誘電体性の劣化は見られなかった。
【００３８】
【発明の効果】本発明によれば、水素拡散により性能が
劣化しやすいデバイスにパッシベーション膜を形成する
際に、デバイスへの水素の拡散を抑え、高性能を維持で
きる半導体装置およびその製造方法を提供することがで
きる。
劣化しやすいデバイスにパッシベーション膜を形成する
際に、デバイスへの水素の拡散を抑え、高性能を維持で
きる半導体装置およびその製造方法を提供することがで
きる。
【図１】 本発明の半導体装置の概略を示す概略図であ
る。
る。
【図２】 本発明の半導体装置の第１の例の上部の概略
を示す概略図である。
を示す概略図である。
【図３】 本発明の半導体装置の第１の例の製造方法を
示す概略図である。
示す概略図である。
【図４】 本発明の半導体装置の第１の例の他の構成の
上部概略を示す概略図である。
上部概略を示す概略図である。
【図５】 水素拡散防止膜の膜厚依存性を示す図であ
る。
る。
【図６】 本発明の半導体装置の第２の例の上部の概略
を示す概略図である。
を示す概略図である。
【図７】 本発明の半導体装置の第２の例の製造方法を
示す概略図である。
示す概略図である。
【図８】 本発明の半導体装置の第２の例の他の構成の
上部概略を示す概略図である。
上部概略を示す概略図である。
１・・・半導体基板
２・・・トランジスタ
３・・・第１層間膜
４・・・第２層間膜
５・・・水素拡散防止膜
６・・・パッシベーション膜
７・・・強誘電体キャパシタ
１Ｍ、２Ｍ・・・金属配線
３ａ、３ｂ、ＴＨ・・・コンタクトホール
Claims (6)
- 【請求項１】 半導体基板と、その上に形成された強誘
電体キャパシタと、該強誘電体キャパシタを内包する第
１層間膜と、該第１層間膜上に形成されたパッシベーシ
ョン膜と、を有する半導体装置であって、 前記パッシベーション膜の下方で、かつ直近に、水素拡
散防止膜が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記第１層間膜上に、少なくとも１以上
の層間膜が形成され、最上層の前記層間膜上に前記パッ
シベーション膜が形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記水素拡散防止膜が、アモルファスま
たは微結晶状態の酸化タンタルからなることを特徴とす
る請求項１または２に記載の半導体装置。 - 【請求項４】 前記水素拡散防止膜がパターニングされ
ていることを特徴とする請求項１〜３のいずれかに記載
の半導体装置。 - 【請求項５】 前記水素拡散防止膜が、非還元雰囲気で
形成されたことを特徴とする請求項１〜４のいずれかに
記載の半導体装置。 - 【請求項６】 請求項１〜５のいずれかに記載の半導体
装置を製造する方法であって、 少なくとも、パッシベーション膜の下方で、かつ直近
に、水素拡散防止膜を形成する工程が設けられているこ
とを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297956A JP3466174B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体装置およびその製造方法 |
| US10/106,100 US6828189B2 (en) | 2001-09-27 | 2002-03-27 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297956A JP3466174B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100995A true JP2003100995A (ja) | 2003-04-04 |
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ID=19118938
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001297956A Expired - Fee Related JP3466174B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体装置およびその製造方法 |
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|---|---|
| US (1) | US6828189B2 (ja) |
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| WO2005117119A1 (ja) * | 2004-05-27 | 2005-12-08 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2006003940A1 (ja) * | 2004-07-02 | 2006-01-12 | Fujitsu Limited | 半導体装置及びその製造方法 |
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| CN1984839A (zh) * | 2004-03-24 | 2007-06-20 | H.C.施塔克公司 | 形成具有可控和新型微观结构的α和β钽薄膜的方法 |
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| JP2917916B2 (ja) | 1996-06-12 | 1999-07-12 | 日本電気株式会社 | 強誘電体を用いた半導体集積回路とその製造方法 |
| JP3542704B2 (ja) * | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| US5923970A (en) * | 1997-11-20 | 1999-07-13 | Advanced Technology Materials, Inc. | Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure |
| JP3212930B2 (ja) * | 1997-11-26 | 2001-09-25 | 日本電気株式会社 | 容量及びその製造方法 |
| US6225156B1 (en) * | 1998-04-17 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same |
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| KR100323874B1 (ko) | 1999-12-22 | 2002-02-16 | 박종섭 | 반도체 소자의 알루미늄 산화막 형성 방법 |
| KR100420117B1 (ko) * | 2001-03-12 | 2004-03-02 | 삼성전자주식회사 | 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 |
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2001
- 2001-09-27 JP JP2001297956A patent/JP3466174B2/ja not_active Expired - Fee Related
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- 2002-03-27 US US10/106,100 patent/US6828189B2/en not_active Expired - Fee Related
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| JP4578471B2 (ja) * | 2004-05-27 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2006003940A1 (ja) * | 2004-07-02 | 2006-01-12 | Fujitsu Limited | 半導体装置及びその製造方法 |
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