KR100351238B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부 전극으로 텅스텐(W)을 사용하는 MIM(Metal Insulator Metal) 구조의 Ta2O5캐패시터에서 유전체막을 형성하기 위해 Ta2O5를 증착한 후에 실시하는 열처리 공정시 텅스텐 하부 전극 표면의 산화로 인한 문제점을 해결하기 위하여, Ta2O5유전체막을 형성하기 전에 텅스텐 하부 전극 표면을 저온 산화 처리하여 양질의 WO3막을 얇게 형성하고, 이후 Ta2O5증착 및 열처리 공정을 실시하여 Ta2O5유전체막을 형성한다. 본 발명은 Ta2O5유전체막을 형성하기 전에 텅스텐 하부 전극 표면에 양질의 WO3막을 형성하므로, 텅스텐 결정립계가 산소 원자로 채워져 후속 열 공정중 Ta2O5유전체막으로 부터 산소 원자가 확산하는 것이 방지될 뿐만 아니라, 텅스텐 하부 전극의 표면이 WO3막에 의해 더 이상의 산화가 방지되어 Ta2O5캐패시터의 누설 전류 특성을 개선할 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 하부 전극으로 텅스텐(W)을 사용하는 MIM(Metal Insulator Metal) 구조의 Ta2O5캐패시터에서 유전체막을 형성하기 위해 Ta2O5를 증착한 후에 실시하는 열처리 공정시 텅스텐 하부 전극 표면이 산화되는 것을 방지하여 Ta2O5캐패시터의 누설 전류 특성을 개선할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 메모리 소자의 Ta2O5캐패시터 제조 공정시 하부 전극 물질로 텅스텐과 같은 금속 물질을 사용하게 되면, 폴리실리콘과의 일 함수(Work function)가 크므로 유효 산화막 두께(Tox)를 감소시킬 수 있으며, 동일한 유효 산화막 두께에서의 누설전류를 감소시킬 수 있다. 또한, 바이어스 전압에 따른 ΔC값이 작은 장점을 갖는다. Ta2O5유전체막은 Ta2O5증착 공정으로 형성된 막에 산소가 부족하고 탄소나 수소 등의 불순물을 포함하기 때문에 Ta2O5캐패시터의 유전 특성을 확보하기 위해서는 Ta2O5증착 공정을 완료한 후에 산소를 공급해 주고 불순물을 제거하기 위한 후속 공정을 필요로 한다. 이러한 후속 공정은 주로 고온의 산소 분위기에서 열 처리하여 Ta2O5유전체막의 유전 특성을 확보하는데, 열 공정 온도가 높거나 열처리 시간이 길어지면 열 처리시 텅스텐 하부 전극의 표면이 산화되어 WO3막이 생성된다. WO3막은 유전율이 약 42로 유전율이 약 25인 Ta2O5유전체막 보다 높지만 WO3막 생성시 Ta2O5유전체막내의 산소가 텅스텐 하부 전극으로의 확산할 가능성이 있으며, 또한 Ta2O5유전체막과의 열팽창 계수의 차이에 의해 막의 들뜸(Film lifting) 현상이 발생하기 때문에 Ta2O5캐패시터의 누설 전류 특성이 열화 되는 문제가 있다.
따라서, 본 발명은 하부 전극으로 텅스텐(W)을 사용하는 MIM 구조의 Ta2O5캐패시터에서 유전체막을 형성하기 위해 Ta2O5를 증착한 후에 실시하는 열처리 공정시 텅스텐 하부 전극 표면의 산화를 방지하여 Ta2O5캐패시터의 누설 전류 특성을 개선할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 하부 구조가 형성된 기판에 텅스텐 하부 전극을 형성하는 단계; 상기 텅스텐 하부 전극의 표면에 WO3막을 형성하는 단계; 상기 WO3막상에 Ta2O5유전체막을 형성하는 단계; 및 상기 Ta2O5유전체막 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명에 따른 캐패시터 제조 방법을 설명하기 위해 도시한 단면도.
도 2는 Ta2O5유전체막 형성 전에 저온 산소분위기에서 열처리에 따른 캐패시터의 누설 전류 특성을 나타내기 위한 I-V 특성의 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 1: 제 1 폴리실리콘층
2: 배리어 메탈층 3: 텅스텐막
4: Ta2O5유전체막 5: TiN막
6: 제 2 폴리실리콘층 100: WO3막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 캐패시터 제조 방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 하부 구조가 형성된 기판(10) 상부에 도핑된 제 1 폴리실리콘층(1)을 형성한다. 제 1 폴리실리콘층(1) 상부에는 배리어 메탈층(barrier metal layer; 2)을 형성한다.
상기에서, 배리어 메탈층(2)은 Ti막과 TiN막으로 형성된다. Ti막은 스퍼터링(Sputtering)법으로 Ti를 100 내지 200Å 두께로 증착하여 형성한다. TiN막은 원료물질로 Ti(N(CH3)2)4(TDMAT)를 이용하고 운반가스로는 He 와 Ar 을 사용하는 금속 유기 화학기상증착(MOCVD)법으로 100 내지 200Å 두께로 증착하여 형성한다. 이때 증착 조건은 원료물질의 유량을 200 내지 500 sccm으로 하고, 운반가스인 He 와 Ar의 유량을 각각 100 내지 300 sccm으로 하며, 반응로 내의 압력을 2 내지 10 Torr로 유지하고, 반응로 내부 온도를 300 내지 500℃의 온도로 한다. 이후, 500 내지 1000W 의 파워로 20 내지 50초 정도 플라즈마 처리를 수행한다.
도 1b를 참조하면, 배리어 메탈층(2)상에 텅스텐막(3)을 형성하여 하부 전극을 완성한다.
상기에서, 텅스텐막(3)은 원료 물질로 WF6을 이용하고 반응 가스로 H2를 사용하고, 증착시 반응로 내의 압력을 80 내지 110 Torr로 유지하고, 반응로 내의 온도를 350 내지 450℃의 온도로 유지하여 화학기상증착(CVD)법으로 형성한다.
도 1c를 참조하면, 텅스텐막(3)의 표면에 생성된 불순물이 함유된 자연 산화막을 세정 공정으로 제거한 후, 텅스텐막(3)의 표면에 WO3막(100)을 강제로 형성시킨다. WO3막(100)상에 Ta2O5유전체막(4)을 형성한다.
상기에서, 세정 공정은 50:1 HF를 사용하여 30 내지 50초 동안 실시한다. WO3막(100)은 저온 산소분위기에서 급속 열처리(Rapid Thermal Anneal; RTA), 플라즈마 처리 또는 UV/O3처리 등으로 텅스텐막(3)을 산화시켜 10 내지 30Å의 두께로 형성되며, 이렇게 형성된 WO3막(100)은 그 막질이 우수하며, 또한 텅스텐막(3)의 결정립계(grain boundary)를 산소 원자로 채워주게 된다. 급속 열처리는 O2또는 N2O 분위기에서 450 내지 550℃에서 5 내지 20초 동안 실시한다. 플라즈마 처리는 300 내지 550℃ 온도로 O2또는 N2O 분위기에서 30 내지 120초 동안 200 내지 500W의 파워로 실시한다. UV/O3처리는 300 내지 550℃로 2 내지 5분 동안 15 내지 30 mW/㎠ 의 강도로 실시한다.
Ta2O5유전체막(4)은 원료물질로 Ta(C2H5O)5를 사용하고, 운반가스 및 산화제로 각각 N2가스와 O2가스를 이용하며, 이때 N2가스의 유량을 350 내지 450 sccm으로 유지하고, O2가스의 유량을 20 내지 50 sccm으로 유지하며, 반응로 내의 압력을 0.1 내지 0.6 Torr로 유지하고, 반응로 내의 온도를 350 내지 450℃의 온도로 하여Ta2O5를 증착한 후, 유전 특성을 얻으면서 하부 전극인 텅스텐막(3)의 산화를 방지하기 위하여 550 내지 700℃의 온도에서 20 내지 60초 동안 N2O 가스 또는 O2가스에 N2, Ar, He등의 비활성 가스를 혼합하여 급속 열처리을 실시하거나, 350℃ 이하의 온도에서 10 내지 100W의 플라즈마 파워를 인가하여 O2또는 N2O 가스를 이용한 산소 분위기에서 플라즈마 어닐 공정을 수행하여 형성한다.
도 1d를 참조하면, Ta2O5유전체막(4)상에 TiN막(5) 및 도핑된 제 2 폴리실리콘층(6)을 순차적으로 형성하여 캐패시터의 상부 전극을 완성한다. 이러한 일련의 공정에 의해 MIM 구조의 Ta2O5캐패시터가 제조된다.
상기에서, TiN막(5)은 원료 물질로 TiCl4를 사용하고, 반응 가스로 NH3가스를 사용하며, 반응로 내부 온도를 300 내지 500℃의 온도로 하고, 반응로 내부 압력을 0.1 내지 2 Torr 로 하여 화학기상증착(CVD)법으로 200 내지 500Å 두께로 형성한다. 제 2 폴리실리콘층(6)은 800 내지 1200Å 두께로 형성한다. TiN막(5)은 제 2 폴리실리콘층(6)과 Ta2O5유전체막(4)과의 일 함수(work function)를 감소시키는 역할을 한다.
도 2는 Ta2O5유전체막 형성 전에 어떠한 공정도 실시하지 않은 기존의 경우와, 500℃의 온도에서 산소분위기로 열처리(O2-RTA)를 한 본 발명의 경우, 캐패시터의 누설 전류 특성을 비교하기 위한 I-V 특성의 그래프이다. 누설 전류 특성을 비교하기 위하여, Ta2O5유전체막을 동일하게 형성한다. 도 2에 도시된 바와 같이, 기존의 경우와 본 발명의 경우 유효 산화막 두께(Tox)는 거의 유사한 값을 나타내지만 본 발명의 누설 전류가 크게 개선됨을 알 수 있다. 즉, 기존의 경우에는 1V에서의 누설 전류가 4.32E-5(A/㎠)를 나타낸 반면, 본 발명의 경우에는 1V에서 2.58E-8(A/㎠)의 값을 나타낸다. 또한, 네거티브 바이어스 전압에서도 누설 전류가 크게 개선됨을 알 수 있다.
상술한 바와 같이, 본 발명은 텅스텐을 하부 전극으로 사용하는 Ta2O5캐패시터에서 Ta2O5유전체막을 형성하기 전에 텅스텐 하부 전극의 표면에 양질의 WO3막을 형성하므로써, 텅스텐막의 결정립계가 산소 원자로 채워져 후속 열 공정중 Ta2O5유전체막으로 부터 산소 원자가 확산되는 것이 방지되어 Ta2O5유전체막의 고유 특성이 그대로 유지되고, 텅스텐 하부 전극의 표면이 WO3막에 의해 더 이상의 산화가 방지되어 Ta2O5캐패시터의 누설 전류 특성을 개선할 수 있다.
Claims (6)
- 하부 구조가 형성된 기판에 텅스텐 하부 전극을 형성하는 단계;상기 텅스텐 하부 전극의 표면에 WO3막을 형성하는 단계;상기 WO3막상에 Ta2O5유전체막을 형성하는 단계; 및상기 Ta2O5유전체막 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 WO3막을 형성하기 전에 상기 텅스텐 하부 전극의 표면에 생성되는 불순물이 포함된 자연 산화막을 제거하기 위해 50:1 HF를 사용하여 30 내지 50초 동안 세정 공정을 실시하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 WO3막은 산소분위기에서의 급속 열처리, 산소 플라즈마 처리 및 UV/O3처리중 어느 하나로 상기 텅스텐 하부 전극의 표면을 처리하여 10 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 급속 열처리는 O2또는 N2O 분위기에서 450 내지 550℃에서 5 내지 20초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 플라즈마 처리는 300 내지 550℃ 온도로 O2또는 N2O 분위기에서 30 내지 120초 동안 200 내지 500W의 파워로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 UV/O3처리는 300 내지 550℃로 2 내지 5분 동안 15 내지 30 mW/㎠ 의 강도로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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