KR100347547B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부 전극을 형성하고 유전체막으로 탄타륨 옥사이드막을 형성하되, 탄탈륨 옥사이드막의 형성 도중에 플라즈마 처리를 실시하고, 탄탈륨 옥사이드막이 최종적으로 형성되는 마지막 단계에서 유입 소오스를 조절하여 탄탈륨 옥시나이트라이드막을 형성한 후 상부 전극을 형성하므로써 정전 용량을 증대시키고 누설 전류를 감소시킬 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 탄탈륨 옥사이드막을 1차로 형성한 후 플라즈마 처리를 실시하고, 2차로 탄탈륨 옥사이드막을 형성하는 마지막 단계에서 주입되는 소오스를 조절하여 탄탈륨 옥시나이트라이드막을 형성하므로써 높은 정전 용량 및 낮은 누설 전류 특성을 얻을 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
256M DRAM 이상 소자의 캐패시터의 유전체막으로 탄탈륨 옥사이드(Ta2O5)의 사용이 구체화되고 있다. 탄탈륨 옥사이드는 기존의 DRAM 제조 공정에서 캐패시터의 유전체막으로 사용되는 ONO막(Oxide-Nitride-Oxide)보다 유전율이 5배 정도 더 크므로 고집적도가 요구되는 DRAM 제조 공정에서 캐패시터의 유전체막 물질로 각광받고 있다. 또한, Ta2O5는 CVD 공정을 사용하여 높은 스텝커버러지를 얻을 수 있고, 후속 열처리 공정에 의해 유전 특성이 좋고 누설 전류가 작은 막으로 구현될 수 있다. 특히 하부 전극으로 텅스텐을 사용하여 탄탈륨 옥사이드를 유전체막으로 사용하는 캐패시터의 유효 산화막 두께를 17Å까지 감소시키려는 노력이 시도되고 있다.
이 경우 탄탈륨 옥사이드내의 불순물을 제거하기 위해 산화 분위기에서 열처리를 실시하여야 하지만 하부 전극인 텅스텐이 산화되기 때문에 고온에서 충분히 실시하지 못한다. 따라서 탄탈륨 옥사이드막내의 불순물을 완전히 제거하는데 어려움이 있으며, 이로 인해 탄탈륨 옥사이드를 유전체막으로 사용하는 캐패시터의 누설 전류가 증가하는 문제점이 있다. 또한 상부 전극으로 티타늄 나이트라이드막을 CVD 방법으로 증착하는 동안 비정질의 탄탈륨 옥사이드막과 티타늄 나이트라이드막이 반응하여 캐패시터의 전기적 특성을 열화시킬 가능성이 매우 높게 된다.
따라서, 본 발명은 누설 전류 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 제조 방법에 있어서, 소정의 하부 구조가 형성된 반도체 기판 상부에 하부 전극을 형성하는 단계와, 상기 상부 전극 상부에 1차 탄탈륨 옥사이드막을 형성한 후 플라즈마 처리를 실시하는 단계와, 2차 탄탈륨 옥사이드막을 형성하고 연속적으로 탄탈륨 옥시나이트라이드막을 형성하는 단계와, 상기 탄탈륨 옥시나이트라이드막 상부에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 티타늄막
13 : 제 1 티타늄 나이트라이드막 14 : 텅스텐막
15 : 1차 탄탈륨 옥사이드막 16 : 2차 탄탈륨 옥사이드막
17 : 탄탈륨 옥시나이트라이드막
18 : 제 2 티타늄 나이트라이드막 19 : 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 공정을 통해 하부 구조가 형성된 반도체 기판(11) 상부에 티타늄막(Ti)(12), 제 1 티타늄 나이트라이드막(TiN)(13) 및 텅스텐막(W)(14)을 순차적으로 형성하여 하부 전극을 형성한다. 하부 전극으로는 티타늄 나이트라이드막을 단독으로 사용할 수 있고, 텅스텐 대신에 텅스텐 나이트라이드(WN), 루세늄(Ru), 백금(Pt), 이리듐(Ir), 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2)를 사용할 수 있다.
텅스텐막(14) 표면을 600℃의 온도에서 수소(H2), 질소(N2) 또는 헬륨(He) 분위기로 30분간 열처리를 실시한다. 텅스텐막의 열처리는 WF6를 이용하여 텅스텐막을 증착하는 경우 텅스텐막내에 불소(F) 잔류물이 잔류하게 되는데, 이를 제거하여 후속 공정으로 증착되는 탄탈륨 옥사이드막의 불소에 의한 손상을 방지하기 실시한다. 열처리 공정을 실시하는 동안에 분위기 가스 내부의 수분 및 산소 농도를 최대한 억제하여야 하는데, 그렇지 않으면 열산화에 취약한 텅스텐 전극 전체가 산화되어 리프팅 현상이 발생할 수 있다. 또한, 텅스텐막의 열처리 과정중 텅스텐막의 표면에 자연 산화막(WO3)가 얇게 성장되는데, 이를 제거하기 위해서 HF 용액을 사용한 세정 공정을 실시한다. 텅스텐막의 표면에 성장된 자연 산화막을 제거하지 않으면 캐패시터의 전기적 특성을 열화시킨다. 또한 자연 산화막 제거에 BOE 용액을 사용하면 텅스텐막이 식각되어 표면이 거칠어져 캐패시터의 전기적 특성을 열화시킨다.
도 1(b)를 참조하면, 텅스텐막(14) 상부에 1차 탄탈륨 옥사이드막(15)을 형성한다. 1차 탄탈륨 옥사이드막(15)은 형성하고자 하는 탄탈륨 옥사이드막의 두께의 일부를 LPCVD 방법으로 예를 들어 50∼100Å의 두께로 형성한다. 이때 1차 탄탈륨 옥사이드막(15)은 330∼420℃ 사이의 낮은 온도에서 증착하여야 한다. 탄탈륨 옥사이드막의 증착 온도가 높을 경우 하부 텅스텐막(14)의 표면에 WO3막이 형성되어 캐패시터의 유효 산화막 두께를 증가시키며 누설 전류 특성을 열화시킨다. 또한 탄탈륨 옥사이드막은 기상 상태인 탄탈륨 에칠레이트(Ta(OC2H5)5)와 반응 가스로 산소 또는 N2O를 반응로에 유입하여 100mTorr∼5Torr 사이의 압력에서 증착한다. 1차 탄탈륨 옥사이드막(15)을 N2O 또는 O2플라즈마 처리를 150∼400℃ 사이의 온도에서 실시한다. LPCVD 방법으로 탄탈륨 옥사이드막을 증착하는 경우 막내의 탄소 및 산소 결함이 존재하여 캐패시터 누설 전류의 원인이 되며, 플라즈마 처리는 탄탈륨 옥사이드 박막내에 존재하는 결함을 제거하기 위하여 실시한다. 또한 플라즈마 처리를 탄탈륨 옥사이드막 증착과 동일한 장비에서 인시투로 실시하면 대기 노출에 의한 오염으로부터 야기되는 특성 열화를 방지할 수 있다. 전체 탄탈륨 옥사이드막의 나머지 두께만큼 2차 탄탈륨 옥사이드막(16)을 형성한다. 2차 탄탈륨 옥사이드막(16)은 LPCVD 방법으로 증착하고, 증착의 마지막 단계에서 탄탈륨 소오스 공급량 및 산소량을 줄이면서 NH3가스를 공급하여 전체 유입량을 일정하게 유지하면서 고주파에 의한 플라즈마 여기 방법으로 2차 탄탈륨 옥사이드막(16) 상부에 탄탈륨 옥시나이트라이드막(17)을 형성한다. 탄탈륨 옥시나이트라이드막(17)은 후속 고온 열처리를 통한 탄탈륨 옥사이드막의 결정화를 산소 분위기에서 충분히 실시할 수 없기 때문에 캐패시터 형성 후 열공정 또는 티타늄 나이트라이드막 증착시에 탄탈륨 옥사이드막과 상부에 증착될 티타늄 나이트라이드막의 반응을 차단하기 위한 버퍼층의 역할을 한다. 이때 50∼200W의 전력을 10초∼5분 정도 인가하여 플라즈마 처리를 실시한다.
도 1(c)를 참조하면, 탄탈륨 옥사이드막(15 및 16) 및 탄탈륨 옥시나이트라이드막(17)을 플라즈마 처리를 실시한다. 일반적으로 탄탈륨 옥사이드막내의 결함을 제거해 주기 위한 후속 공정으로 산소 또는 N2O 플라즈마 처리, UV/O3처리를 실시한다. 그러나 이 경우 탄탈륨 옥사이드막의 표면 부근의 일정 두께까지만 플라즈마 처리(또는 UV/O3처리)에 의한 막질 개선의 효과가 있으므로 계면과 가까이 있는 탄탈륨 옥사이드막의 내부는 막질의 개선 효과를 기대하기 어렵다. 전체 상부면에 TiCl4가스를 600℃ 이하의 온도로 열분해하여 제 2 티타늄 나이트라이드막(18)을 형성한 후 폴리실리콘막(19)을 형성하여 상부 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면 캐패시터의 유전체막으로 탄탈륨 옥사이드막을 1차로 형성한 후 플라즈마 처리를 실시하고, 2차로 탄탈륨 옥사이드막을 형성하는 마지막 단계에서 주입되는 소오스를 조절하여 탄탈륨 옥시나이트라이드막을 형성하므로써 높은 정전 용량 및 낮은 누설 전류 특성을 얻을 수 있다.

Claims (11)

  1. 반도체 소자의 캐패시터 제조 방법에 있어서,
    소정의 하부 구조가 형성된 반도체 기판 상부에 하부 전극을 형성하는 단계와,
    상기 하부 전극 상부에 1차 탄탈륨 옥사이드막을 형성한 후 플라즈마 처리를 실시하는 단계와,
    2차 탄탈륨 옥사이드막을 형성하고 연속적으로 탄탈륨 옥시나이트라이드막을 형성하는 단계와,
    상기 탄탈륨 옥시나이트라이드막 상부에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 하부 전극은 티타늄 나이트라이드막 및 텅스텐막의 적층 구조인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서, 상기 하부 전극은 티타늄 나이트라이드막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 2 항에 있어서, 상기 텅스텐막 대신에 텅스텐 나이트라이드막, 루세늄막, 백금막, 이리듐막, 루세늄 옥사이드막, 이리듐 옥사이드막중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 2 항에 있어서, 상기 텅스텐막 표면을 열처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 6 항에 있어서, 상기 열처리는 600℃의 온도에서 수소, 질소 또는 헬륨 분위기로 30분간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서, 상기 1차 탄탈륨 옥사이드막은 330 내지 420℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서, 상기 플라즈마 처리는 150 내지 400℃의 온도에서 실시하는 N2O 또는 O2플라즈마 처리인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서, 상기 플라즈마 처리는 탄탈륨 옥사이드막 증착과 동일한 장비에서 인시투로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1 항에 있어서, 상기 탄타륨 옥시나이트라이드막은 상기 2차 탄탈륨 옥사이드막 증착의 마지막 단계에서 탄탈륨 소오스 공급량 및 산소량을 줄이면서 NH3가스를 공급하여 전체 유입량을 일정하게 유지하고 고주파에 의한 플라즈마 여기 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 10 항에 있어서, 상기 플라즈마 처리는 50 내지 200W의 전력을 10초 내지 5분 동안 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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