JP2005064523A - 半導体装置のキャパシタとその製造方法、およびそのキャパシタを備えるメモリ装置 - Google Patents

半導体装置のキャパシタとその製造方法、およびそのキャパシタを備えるメモリ装置 Download PDF

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Abstract

【課題】 誘電膜とその誘電膜が蒸着される下部電極の間の望ましくない反応を防止でき、ＡＬＤ法を利用した誘電膜の形成過程で誘電膜に多量の水蒸気が吸収されることを防止して、誘電膜の電気的な特性の低下を防止できる。
【解決手段】 下部電極と、誘電膜と、上部電極とを含む半導体装置のキャパシタにおいて、前記下部電極と前記誘電膜の間に、前記下部電極と前記誘電膜の反応を防止する第１反応防止膜を備える半導体装置のキャパシタとその製造方法および前記キャパシタを備えるメモリ装置。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に係り、さらに詳細には半導体装置のキャパシタとその製造方法、および前記キャパシタを備えるメモリ装置に関する。
半導体装置のキャパシタに使われる誘電膜として、ランタン酸化膜（Ｌａ2０3）が使われている。
シリコン層上にランタン酸化膜が蒸着される場合、ランタン酸化膜がシリコンと反応し、その結果、キャパシタにシリケートが形成される。このシリケートの形成によって、キャパシタの特性が低下する。
半導体装置の集積度が高くなるにつれて、狭い領域に高静電容量を有するキャパシタを形成することが求められている。キャパシタの静電容量は電極の表面積に比例する。したがって、キャパシタの電極を立体的に形成することによって、キャパシタの静電容量を増加させることができる。
一方、キャパシタの電極が複雑な構造を有していても誘電膜の厚さおよび成分は均一であることが望ましい。
しかし、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）方法のような既存の薄膜蒸着方法は、工程の特性上、複雑な構造を有する電極上に均一な厚さおよび成分を有する誘電膜を形成し難い。
そこで、最近では、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）を利用して複雑な構造を有する下部構造物に薄膜を形成する方法が紹介されている。
ＡＬＤ法を利用する場合、形成しようとする薄膜の成分を複雑な構造を有する下部構造物の深い所まで到達させることができる。したがって、薄膜の厚さの均一性および成分の均一性をある程度確保できる。
したがって、ＡＬＤ法を利用する場合、複雑な構造を有するキャパシタ電極の上に均一な厚さおよび成分を有する誘電膜を形成できる。
前記ランタン酸化膜もＡＬＤ法を利用して形成できる。しかし、問題は、ランタニド系列の物質が吸湿性を有しているため、ランタニド系列の物質が空気中に露出される場合、水蒸気（Ｈ2Ｏ）を吸収してその特性が変わることである。
すなわち、ランタン酸化膜をＡＬＤ法を利用して形成する場合、ランタン前駆体層を蒸着した後、水蒸気を使用して前記ランタン前駆体層を酸化させる過程で水蒸気がランタン酸化膜内に多量に吸収される。この場合、ランタン酸化膜の電気的な特性、例えば、漏れ電流特性が低下する。
図１は、ＡＬＤ法を利用してランタン酸化膜等の幾つかの酸化膜を形成する過程で酸化ガスとして水蒸気を使用した時の問題点、すなわち漏れ電流密度が増加することを表す。Ｂ１は４０Åの厚さに形成されたアルミニウム酸化膜における漏れ電流密度を表し、Ｂ２は４５Åの厚さに形成されたハフニウム酸化膜における漏れ電流密度を表す。そして、Ｂ３は前駆体、Ｌａ（ｔｍｈｄ）3における漏れ電流密度を表し、Ｂ４はＬａ（Ｎ（Ｓｉ（Ｍｅ）3）2）3における漏れ電流密度を表す。また、Ｂ５は、Ｌａ（ｉＰｒＣｐ）3における漏れ電流密度を表す。
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、誘電膜とその誘電膜が蒸着される下部電極の間の望ましくない反応を防止でき、ＡＬＤ法を利用した誘電膜の形成過程で誘電膜に多量の水蒸気が吸収されることを防止して、誘電膜の電気的な特性の低下を防止できる半導体装置のキャパシタを提供することである。
本発明が解決しようとする他の技術的課題は、前記キャパシタの製造方法を提供することである。
本発明が解決しようとするさらに他の技術的課題は、前記キャパシタを備える半導体メモリ装置を提供することである。
前記課題を達成するために、本発明は、下部電極と、誘電膜と、上部電極とを含む半導体装置のキャパシタにおいて、前記下部電極と前記誘電膜の間に、前記下部電極と前記誘電膜の反応を防止する第１反応防止膜を備えることを特徴とする半導体装置のキャパシタを提供する。
前記誘電膜は、ランタニド系列の元素を含む酸化膜である。
前記上部電極と前記誘電膜の間に、さらに第２反応防止膜が設けられていてもよい。
前記第１反応防止膜および第２反応防止膜は、Ｌａ2Ｏ3よりイオン半径の小さいハフニウム酸化膜またはアルミニウム酸化膜である。
前記他の課題を達成するために、本発明は、下部電極を形成する段階と、前記下部電極の上に第１反応防止膜を形成する段階と、前記第１反応防止膜の上に金属元素を含む前駆体層を形成する段階と、前記金属元素を酸化させて前記第１反応防止膜の上に前記金属元素を含む酸化膜を形成する段階と、前記金属元素を含む酸化膜を乾燥させる段階と、前記乾燥された酸化膜の上に上部電極を形成する段階とを含むことを特徴とするキャパシタの製造方法を提供する。
前記下部電極は、導電性不純物がドーピングされたシリコン電極で形成し、前記上部電極はチタンナイトライド膜で形成できる。
前記乾燥された酸化膜と前記上部電極の間に第２反応防止膜をさらに形成できるが、この時、前記下部電極および前記上部電極は全て導電性不純物がドーピングされたシリコン電極またはチタンナイトライド膜で形成する。
前記上部電極および前記下部電極は全てチタンナイトライド膜で形成できる。
前記前駆体層を形成した後、前記金属元素を含む酸化膜を形成した後、および前記酸化膜を乾燥した後に、それぞれ排気工程を実施できる。
前記酸化膜を形成する段階で、前記前駆体層は、前記前駆体層の上に水蒸気を流して１次酸化させる。
前記前駆体層を１次酸化させた後、前記前駆体層上にオゾンを流して前記１次酸化された前駆体層を２次酸化させる。この時、前記１次および２次酸化工程は数回繰返して行なうことができる。
前記酸化膜は、その酸化膜の上にオゾンを流して乾燥させる。
前記第１反応防止膜および第２反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜で形成できる。
さらに他の課題を解決するため、本発明は、トランジスタとそれに連結されたキャパシタとを備える半導体メモリ装置において、前記キャパシタが、下部電極と、誘電膜と、上部電極とを含み、前記下部電極と前記誘電膜の間に、前記下部電極と前記誘電膜の反応を防止する第１反応防止膜を備えることを特徴とする半導体メモリ装置を提供する。
本発明によるキャパシタは、誘電膜として使われるランタニド系列の元素を含む酸化膜と、シリコンを含む下部電極または／および上部電極の間に両者の反応を防止するための反応防止膜を備える。これにより、ランタニド系列の元素を含む酸化膜とシリコンの反応に起因するシリケートが形成されないため、キャパシタの電気的特性の劣化を防止することができる。また、ＡＬＤを利用したランタニド系列の元素を含む酸化膜形成過程で、酸化工程後にオゾンを利用して酸化された結果物から水蒸気を完全に除去する。すなわち、酸化された結果物を乾燥する。これにより、ランタニド系列の元素を含む酸化膜に水蒸気が多量に含まれることに起因するキャパシタの電気的特性の劣化も防止することができる。さらに、このようなキャパシタを半導体メモリ装置に備える場合、メモリ装置に保存されたデータを長期間正常な状態で維持できるので、メモリ装置の信頼性も高くなる。
以下、本発明の実施形態による半導体装置のキャパシタとその製造方法、およびキャパシタを備えるメモリ装置について、添付図面を参照して詳細に説明する。なお、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
まず、本発明の実施形態によるキャパシタ（以下、本発明のキャパシタという）について説明する。
図２は、本発明の実施形態によるキャパシタの断面図である。
図２に示すとおり、本発明のキャパシタは、下部電極４０と、誘電膜ＤＬと、上部電極４６とを備える。下部電極４０は、導電性不純物がドーピングされたシリコン電極である。下部電極４０は、チタンナイトライド（ＴｉＮ）で形成されていてもよい。誘電膜ＤＬは、第１誘電膜４２と第２誘電膜４４とを含む。第１誘電膜４２は、下部電極４０と第２誘電膜４４との望ましくない反応、例えば、シリケート形成反応を防止するためのものである。第１誘電膜４２は、第２誘電膜４４におけるよりも半径が小さい陽イオンを含む誘電膜、例えば、ハフニウム酸化膜（ＨｆＯ2）またはアルミニウム酸化膜（Ａｌ2Ｏ3）であることが望ましい。第１誘電膜４２の厚さは２ｎｍ程度が望ましいが、多少厚いか、または薄くても良い。しかし、第１誘電膜４２の厚さは、第２誘電膜４４より薄いことが望ましい。第２誘電膜４４は、ランタニド系列の元素を含む酸化膜、例えば、ランタン酸化膜（Ｌａ2Ｏ3）であることが望ましい。第２誘電膜４４の厚さは、２ｎｍ〜１０ｎｍ程度が望ましいが、多少厚いか、または薄くても良い。上部電極４６は、チタンナイトライド（ＴｉＮ）電極が望ましいが、導電性不純物がドーピングされたシリコン電極であってもよい。但し、後者の場合、上部電極４６と第２誘電膜４４の間のシリケート反応を防止するために、上部電極４６と第２誘電膜４４の間に、第１誘電膜４２と同等な役割を有する反応防止膜をさらに形成してもよい。上部電極４６と下部電極４０とは、同じ素材で形成されていてもよい。
図３は、前記本発明のキャパシタの電気的特性、すなわち、印加電圧に対する漏れ電流特性を表すグラフである。図３において、Ｔ、ＢおよびＣは、それぞれ、図２に示したキャパシタの形成されたウェーハを垂直に立てた時、前記ウェーハの上側、下側および中央に形成されたキャパシタを対象として印加電圧による漏れ電流密度を測定した結果を表す第１グラフないし第３グラフである。
第１グラフＴ、第２グラフＢおよび第３グラフＣから、前記ウェーハの上側、下側および中央に形成されたキャパシタの漏れ電流密度は大きい差がなく、動作電圧の範囲では全て漏れ電流密度は１×１０-7Ａ／ｃｍ2以下と低いことが分かる。
また、第１グラフＴ、第２グラフＢおよび第３グラフＣから、前記ウェーハの全領域に形成されたキャパシタに対する漏れ電流特性も、前記ウェーハの上側、下側および中央に形成されたキャパシタの漏れ電流特性と同様に優秀であることが分かる。
次いで、図２に示した本発明のキャパシタの製造方法（以下、「本発明の製造方法」という）を説明する。
図４に示すとおり、本発明の製造方法は、第１段階６０、第２段階６２および第３段階６４を含む。
第１段階６０では、下部電極の上に第１酸化膜を形成する。前記下部電極は、導電性不純物がドーピングされたシリコン電極で形成することが望ましいが、他の導電性電極、例えば、チタンナイトライド電極で形成できる。前記第１酸化膜は、前述した本発明のキャパシタの第１誘電膜４２と同等なものである。すなわち、前記第１酸化膜は、キャパシタの誘電膜の一部として利用されるが、主に、後述する第２酸化膜と前記下部電極の間の望ましくない反応を防止するための反応防止膜の役割を有する。したがって、前記第１酸化膜は、前記下部電極を構成する物質、例えば、シリコン（Ｓｉ）と反応しない成分で形成することが望ましい。前記第１酸化膜は、後述する第２酸化膜より薄く、例えば、２ｎｍ程度の厚さに形成することが望ましいが、これより厚いか、または薄く形成できる。このように、前記第１酸化膜は、数ｎｍの厚さに形成されるため、ＣＶＤ方法のように既存の広く使われている薄膜蒸着方法を使用するよりは厚さの均一性および成分の均一性に優れ、厚さを微細に調節できるＡＬＤで形成することが望ましい。前記第１酸化膜は、単一膜に形成することが望ましいが、二重膜に形成しても良い。したがって、前記第１酸化膜は、ハフニウム酸化膜および／またはアルミニウム酸化膜で形成できる。
第２段階６２において、前記第１酸化膜の上に第２酸化膜を形成する。前記第２酸化膜は、前記本発明のキャパシタの第２誘電膜４４と同等のものである。したがって、前記第２酸化膜は、前記第１酸化膜が含むものよりも半径の大きい陽イオンを含む酸化膜で形成することが望ましい。例えば、前記第２酸化膜は、ランタン酸化膜（Ｌａ2Ｏ3）等のランタニド系列の元素を含む酸化膜で形成することが望ましい。前記第２酸化膜は、前記第１酸化膜と同様に数ｎｍの厚さに形成することが望ましい。しかし、前記第２酸化膜は、前記第１酸化膜と同じ厚さであるか、または前記第１酸化膜よりも厚く形成される。このように、前記第２酸化膜も数ｎｍの厚さに形成するため、既存の薄膜蒸着方法よりもＡＬＤ法で形成することが望ましい。ＡＬＤ法を利用した前記第２酸化膜形成過程については後述する。
第３段階６４では、前記第２酸化膜の上に上部電極を形成する。前記上部電極は、チタンナイトライド電極で形成される。前記上部電極は、導電性不純物がドーピングされたシリコン電極でもよい。
図５に示すとおり、前記第２段階６２は、さらに３つの下位段階６２ａ，６２ｂ，６２ｃに細分できる。３つの下位段階６２ａ，６２ｂ，６２ｃにおいて、ＡＬＤを利用した前記第２酸化膜の形成方法をさらに詳細に説明する。ここで、前記第２酸化膜は、ランタン酸化膜（Ｌａ2Ｏ3）とする。
具体的には、第１の下位段階６２ａにおいて、前記第１酸化膜の上に、前記第２酸化膜の金属性分（Ｌａ）を含む前駆体、例えばＬａ（ｔｍｈｄ）3，Ｌａ（Ｎ（Ｓｉ（Ｍｅ）3）2）3，またはＬａ（ｉＰｒＣｐ）3を蒸着する。次いで、第１排気工程を実施して前記前駆体層を形成し、残りの前駆体を反応チャンバーから除去する。
第２の下位段階６２ｂでは、前記前駆体層が酸化される。
具体的には、前記第１排気工程が実施された以後、前記反応チャンバーに、酸化ガス、例えば、水蒸気（Ｈ2Ｏ）を供給する。前記酸化ガスと前記前駆体層との間の置換反応を通じて前記前駆体層が酸化されて、前記下部電極の上に前記第２酸化膜、すなわち、ランタン酸化膜が形成される。次いで、第２排気工程を実施して、前記反応チャンバー内に存在する残りの酸化ガスを除去する。
第３の下位段階６２ｃでは、前記第２酸化膜から不純物が除去される。
具体的には、前記第２排気工程後に前記反応チャンバーにオゾン（Ｏ3）を供給して前記第２酸化膜に過度に含まれている水蒸気を除去する。次に、前記反応チャンバーに残留するオゾンを除去するための第３排気工程を実施する。
前記第２酸化膜に含まれた水蒸気が除去されるという点で、第３の下位段階６２ｃは、前記第２酸化膜を乾燥する段階と見なすことができる。
また、前記第３の下位段階６２ｃでは、前記不純物が除去されると同時に、流入された前記オゾンによって前記前駆体層が２次酸化される。したがって、前記第３の下位段階６２ｃは、前記前駆体に対する２次酸化段階とも見なすことができる。
下記の表１は、前記ＡＬＤを利用して前記下部電極の上に前記第２酸化膜を形成する過程において、酸化過程によって成膜されるか否か、水蒸気が残存するか否か、および第２酸化膜の漏れ電流密度を示す。
Figure 2005064523
表１に示すとおり、オゾンを酸化ガスとして使用した時、およびオゾンをまず供給した後に水蒸気を供給した時には、下部電極の上に第２酸化膜が形成されない。
そして、水蒸気を酸化ガスとして使用した時は、下部電極の上に第２酸化膜が形成されるが、形成された第２酸化膜に水蒸気が含まれており、漏れ電流密度は１×１０-1Ａ／ｃｍ2と高い。
これに対して、本発明の製造方法によって、水蒸気をまず供給した後にオゾンを供給した場合には、下部電極の上に第２酸化膜が形成されるだけでなく、形成された第２酸化膜に水蒸気が残存せず、漏れ電流密度は１×１０-7Ａ／ｃｍ2と非常に低い。
次いで、図２に示したキャパシタを備える本発明の実施形態による半導体メモリ装置（以下、「本発明のメモリ装置」という）について説明する。
図６に示すとおり、本発明のメモリ装置は、基板７０に導電性不純物がドープされて形成された第１領域７４および第２領域７６を有する。第１領域７４および第２領域７６は、所定の間隔だけ離れている。第１領域７４はソース領域であり、第２領域７６はドレーン領域である。基板７０における第１領域７４と第２領域７６の間にチャンネル領域が形成され、前記チャンネル領域の上にゲート積層物７２が配置される。ゲート積層物７２は、印加される電圧によって第１領域７４と第２領域７６の間に形成されたチャンネル領域をスイッチングする役割を有する。ゲート積層物７２は、ゲート絶縁膜（図示せず）とゲート導電層（図示せず）とを含む。基板７０と、第１領域７４および第２領域７６と、ゲート積層物７２とは、ＭＯＳＦＥＴを構成する。基板７０上に、ゲート積層物７２を覆う第１層間絶縁膜７８が形成されており、第１層間絶縁膜７８に第２領域７６を露出する第１コンタクトホール８０が形成されている。第１コンタクトホール８０には、第１導電性プラグ８２、例えば、導電性不純物がドーピングされたポリシリコンが充填されている。第１層間絶縁膜７８の上に、第１導電性プラグ８２の全面を覆うキャパシタＣが形成されている。キャパシタＣは、図２に示したキャパシタと同じであることが望ましい。したがって、キャパシタＣの構成および作用に関する具体的な説明は省略する。下部電極４０と第１導電性プラグ８２とは同じ導電性物質で形成されていることが望ましいが、相異なる導電性物質で形成されていてもよい。第１層間絶縁膜７８の上に、キャパシタＣを覆う第２層間絶縁膜８４が形成されている。第１層間絶縁膜７８および第２層間絶縁膜８４に、第１領域７４を露出する第２コンタクトホール８６が形成されている。第２コンタクトホール８６には、第２導電性プラグ８８が充填されている。第２導電性プラグ８８は、例えば、導電性不純物がドーピングされたポリシリコンで形成されていることが望ましいが、他の導電性物質で形成されていていもよい。第２層間絶縁膜８４の上に、第２導電性プラグ８８の全面を覆う導電層９０が形成されている。導電層９０はビットラインであり、ゲート積層物７２に垂直に交差する。導電層９０と第２導電性プラグ８８とは、同じ導電性物質で形成されていることが望ましいが、相異なる導電性物質で形成されていてもよい。
前述したメモリ装置の場合、図２に示したキャパシタを備えるため、キャパシタに保存されたデータは正常な状態で長期間保存できる。これは、保存されたデータを長時間経過後も正常に読み出せることを意味し、前述したメモリ装置の信頼性は高くなる。
前記説明で多くの事項が具体的に記載されているが、それらは本発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されなければならない。例えば、当業者ならば、反応防止膜として使われた第１誘電膜４２として非酸化膜を使用できる。また、上部電極および下部電極を全てシリコンを含まない電極に代え、誘電膜ＤＬをランタン酸化膜に代えることができる。したがって、本発明の範囲は、前述した実施形態に限定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。
本発明のキャパシタおよびそれを用いたメモリ装置は、メモリチップが使われる全ての機器に使用され、特に、各種のコンピュータ、カムコーダ、デジタルカメラ、携帯電話、計算機、メモリスチックやカード、信用カードをはじめとする各種のカードなどに使用することができる。
従来のキャパシタにおいて、誘電膜の種類および厚さによる漏れ電流密度の変化を示すグラフである。 本発明の実施形態によるキャパシタの断面図である。 図２に示したキャパシタの漏れ電流特性を表すグラフである。 図２に示したキャパシタの製造方法を段階別に表すブロック図である。 図４に示したキャパシタの製造方法の第２段階を構成する下位段階を表すブロック図である。 図２に示したキャパシタを備える半導体メモリ装置の断面図である。
符号の説明
４０ 下部電極
４２ 第１誘電膜
４４ 第２誘電膜
４６ 上部電極
ＤＬ 誘電膜

Claims (33)

  1. 下部電極と、
    前記下部電極の上に形成された誘電膜と、
    前記誘電膜の上に形成された上部電極と、
    前記下部電極と前記誘電膜の間に設けられた、前記下部電極と前記誘電膜の反応を防止する第１反応防止膜と、を含むことを特徴とする半導体装置のキャパシタ。
  2. 前記下部電極は、導電性不純物がドーピングされたシリコン電極であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
  3. 前記第１反応防止膜は、前記誘電膜が含む陽イオンよりも半径が小さい陽イオンを含む、ハフニウム酸化膜またはアルミニウム酸化膜であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
  4. 前記誘電膜は、ランタニド系列の元素を含む酸化膜であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
  5. 前記ランタニド系列の元素を含む酸化膜が、Ｌａ2Ｏ3膜であることを特徴とする請求項４に記載の半導体装置のキャパシタ。
  6. 前記上部電極は、チタンナイトライド膜であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
  7. 前記上部電極は、導電性不純物がドーピングされたシリコン電極であり、前記上部電極と前記誘電膜の間に、さらに第２反応防止膜が設けられていることを特徴とする請求項１に記載の半導体装置のキャパシタ。
  8. 前記第２反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜であることを特徴とする請求項７に記載の半導体装置のキャパシタ。
  9. 前記誘電膜は、ランタニド系列の元素を含む酸化膜であることを特徴とする請求項３に記載の半導体装置のキャパシタ。
  10. 下部電極を形成する段階と、
    前記下部電極の上に第１反応防止膜を形成する段階と、
    前記第１反応防止膜の上に金属元素を含む前駆体層を形成する段階と、
    前記前駆体層を酸化させて前記第１反応防止膜の上に前記金属元素を含む酸化膜を形成する段階と、
    前記酸化膜を乾燥させる段階と、
    前記乾燥された酸化膜の上に上部電極を形成する段階と、を含むことを特徴とするキャパシタの製造方法。
  11. 前記上部電極を形成する前に、前記乾燥された酸化膜の上に第２反応防止膜をさらに形成することを特徴とする請求項１０に記載のキャパシタの製造方法。
  12. 前記下部電極は導電性不純物がドーピングされたシリコン電極で形成し、前記上部電極はチタンナイトライド膜で形成することを特徴とする請求項１０に記載のキャパシタの製造方法。
  13. 前記下部電極および上部電極は、導電性不純物がドーピングされたシリコン電極またはチタンナイトライド膜で形成することを特徴とする請求項１１に記載のキャパシタの製造方法。
  14. 前記上部電極および下部電極は、チタンナイトライド膜で形成することを特徴とする請求項１０に記載のキャパシタの製造方法。
  15. 前記前駆体層を形成した後、排気工程を実施することを特徴とする請求項１０に記載のキャパシタの製造方法。
  16. 前記酸化膜を形成した後、排気工程を実施することを特徴とする請求項１０に記載のキャパシタの製造方法。
  17. 前記酸化膜を乾燥した後、排気工程を実施することを特徴とする請求項１０に記載のキャパシタの製造方法。
  18. 前記酸化膜を形成する段階において、前記前駆体層の上に水蒸気を流して前記前駆体層を１次酸化させることを特徴とする請求項１０に記載のキャパシタの製造方法。
  19. 前記１次酸化された前駆体層の上にオゾンを供給して、前記１次酸化された前駆体層を２次酸化させることを特徴とする請求項１８に記載のキャパシタの製造方法。
  20. 前記酸化膜を形成する段階において、前記１次酸化および２次酸化を繰返して行なうことを特徴とする請求項１９に記載のキャパシタの製造方法。
  21. 前記金属元素は、ランタニド系列の元素であることを特徴とする請求項１０に記載のキャパシタの製造方法。
  22. 前記酸化膜を乾燥させる段階において、前記酸化膜はその上にオゾンを流して乾燥させることを特徴とする請求項１０に記載のキャパシタの製造方法。
  23. 前記第１反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜で形成することを特徴とする請求項１０に記載のキャパシタの製造方法。
  24. 前記第２反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜で形成することを特徴とする請求項１１に記載のキャパシタの製造方法。
  25. 前記金属元素は、ランタニド系列の元素であることを特徴とする請求項１８に記載のキャパシタの製造方法。
  26. 前記金属元素は、ランタニド系列の元素であることを特徴とする請求項１９に記載のキャパシタの製造方法。
  27. トランジスタとそれに連結されたキャパシタとを備える半導体メモリ装置において、
    前記キャパシタは、
    下部電極と、
    前記下部電極の上に形成された誘電膜と、
    前記誘電膜の上に形成された上部電極と、
    前記下部電極と前記誘電膜の間に設けられた、前記下部電極と前記誘電膜の反応を防止する第１反応防止膜と、を含むことを特徴とする半導体メモリ装置。
  28. 前記下部電極は導電性不純物がドーピングされたシリコン電極であり、前記上部電極はチタンナイトライド電極であることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記第１反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜であることを特徴とする請求項２７に記載の半導体メモリ装置。
  30. 前記上部電極と前記誘電膜の間に、さらに第２反応防止膜が設けられていることを特徴とする請求項２７に記載の半導体メモリ装置。
  31. 前記誘電膜は、ランタニド系列の元素を含む酸化膜であることを特徴とする請求項２７に記載の半導体メモリ装置。
  32. 前記第２反応防止膜は、前記誘電膜が含むものよりも半径の小さい陽イオンを含むハフニウム酸化膜またはアルミニウム酸化膜であることを特徴とする請求項３０に記載の半導体メモリ装置。
  33. 前記誘電膜は、ランタニド系列の元素を含む酸化膜であることを特徴とする請求項３０に記載の半導体メモリ装置。
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