JP2002524872A5

JP2002524872A5 -

Info

Publication number: JP2002524872A5
Application number: JP2000569428A
Authority: JP
Filing date: 1999-08-31
Publication date: 2006-10-05
Anticipated expiration: 2019-08-31

Description

【特許請求の範囲】
【請求項１】
反応容器中に表面を有する基材アセンブリを提供すること、及び
前記表面の少なくとも一部に、反応容器中でルテニウムを含む先駆物質、白金を含む先駆物質、及び酸素を含む成分を用いる化学気相堆積によって、白金（ｘ）：ルテニウム合金（ｘは約０．６０〜約０．９９５）でできているバリアー層を堆積させること、
を含む、集積回路の製造で使用する方法。
【請求項２】
基材アセンブリの一部上に第１の電極を形成すること、
前記第１の電極の少なくとも一部上に高誘電率材料を提供すること、及び
前記高誘電率材料上に第２の電極を形成すること、
を更に含み、前記第１と第２の電極のうちの少なくとも一方が、白金（ｘ）：ルテニウム合金でできたバリアー層を含む、請求項１に記載の方法。
【請求項３】
前記第１の電極が、白金（ｘ）：ルテニウム合金でできたバリアー層を含む、請求項２に記載の方法。
【請求項４】
前記第１の電極が、白金（ｘ）：ルテニウム合金でできたバリアー層と１又は複数の追加の導電性層を含む、請求項３に記載の方法。
【請求項５】
前記ｘが０．９０〜０．９８である、請求項１〜４のいずれかに記載の方法。
【請求項６】
前記ｘが０．９５である、請求項１〜４のいずれかに記載の方法。
【請求項７】
キャパシター構造体であって、
前記基材アセンブリ表面上に作られた第１の電極、
前記第１の電極の少なくとも１部上の誘電体材料、及び
前記誘電体材料上の第２の電極、
を含み、前記第１と第２の電極の少なくとも一方が、請求項１〜６のいずれか一項でできたバリアー層を含む、構造体。
【請求項８】
少なくとも前記第１の電極が、白金（ｘ）：ルテニウム合金でできている前記バリアー層と１又は複数の追加の導電性層を含む、請求項７に記載の構造体。
【請求項９】
少なくとも１つの能動素子を有する基材アセンブリ、及び
前記少なくとも１つの能動素子に関して作られた相互接続、
を含み、前記相互接続が、請求項１〜６のいずれか一項でできたバリアー層を含む、集積回路構造体。

本発明のキャパシターを含む蓄積セルの製造で使用するもう１つの方法を説明する。この方法は、少なくとも１つの能動素子を有する基材アセンブリを提供すること、及び前記少なくとも１つの能動素子に関してキャパシターを製造することを含む。前記キャパシターは、白金（ｘ）：ルテニウム（１−ｘ）合金のバリアー層を含む少なくとも１つの電極を有する。

本発明のメモリーセル構造体は、少なくとも１つの能動素子を有する基材アセンブリ；及び前記少なくとも１つの能動素子に関して形成されたキャパシターを含む。ここで前記キャパシターは、白金（ｘ）：ルテニウム（１−ｘ）合金でできたバリアー層を含む少なくとも１つの電極を有する。

もう１つの集積回路構造体は、少なくとも１つの能動素子を有する基材アセンブリと、この少なくとも１つの能動素子に関して作られた相互接続を含む。ここでこの相互接続は、白金（ｘ）：ルテニウム（１−ｘ）合金でできたバリアー層を有する。

更に例えば、白金：ルテニウム合金バリアー層１４を、メモリーデバイスのような半導体デバイスに使用する蓄積セルキャパシターの製造で使用することができる。ここで更に説明するように、白金：ルテニウム合金バリアー層１４は、キャパシターの電極を作る積層体で、又はそのような蓄積セルキャパシターの電極において単独で使用することができる。ＣＭＯＳデバイス、メモリーデバイス等のような様々なデバイスのための様々な半導体
プロセス及び構造体が、本発明のバリアー層のバリアー特性で利益を受け、また本発明はここで説明される態様に制限されないことを、当業者は理解する。

図４で示すように、開口１８４を作る表面１８５，１８６上に底部電極構造体を堆積させる前に、開口１８４を形成することによって、従来の処理技術でデバイス構造体１００を作る。そして白金：ルテニウム合金底部電極を開口１８４内につくる。このように、及びＦａｚａｎ等の米国特許第５，３９２，１８９号明細書で示されているように、デバイス構造体１００は、電界酸化物（ｆｉｅｌｄｏｘｉｄｅ）領域１０５及び活性領域、すなわち電界酸化物に覆われていない基材１０７の領域を含む。ワードライン１２１及び能動素子、すなわち電界効果トランジスタ（ＦＥＴ）１２２は、電界酸化物領域１０５に関して作られる。適当なソース／ドレイン領域１２５，１３０をシリコン基材１０７に作る。酸化物材料１４０の絶縁層は、ＦＥＴ１２２及びワードライン１２１の領域上に作る。ポリシリコンプラグ１６５を作って、基材１０７と基材上に作られる貯蔵セルキャパシターとの間の電気的接触を提供する。ポリシリコンプラグ１６５上に様々な層、例えば層１６７及び１７５を作る。そのような層は例えば、窒素化チタン、窒素化タングステン、又はバリアーとして機能する任意の他の金属窒素化物でよく、これは上述のような１又は複数の白金：ルテニウム合金バリアー層を含むこともできる。その後で、もう１つの絶縁層１８３を作って、開口１８４を与えるようにする。