JPH09162372A - 電極材料及びこれを用いた容量素子 - Google Patents
電極材料及びこれを用いた容量素子Info
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- JPH09162372A JPH09162372A JP7347409A JP34740995A JPH09162372A JP H09162372 A JPH09162372 A JP H09162372A JP 7347409 A JP7347409 A JP 7347409A JP 34740995 A JP34740995 A JP 34740995A JP H09162372 A JPH09162372 A JP H09162372A
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Abstract
(57)【要約】
【課題】 耐熱性に優れた下部電極を備えた容量素子を
提供する。 【解決手段】 シリコン基板１０上に形成した酸化膜１
１上にチタン等からなる接着層１２を形成し、その上に
白金を主成分とし、白金と白金族元素からなる合金層を
下部電極１３として堆積させる。下部電極１３上に強誘
電体膜１４と、下部電極１３と同じ組成の白金合金膜に
よる上部電極１５とを堆積させる。上部電極１５および
下部電極１３は例えば、ロジウムを３〜２５ｗｔ％含む
白金−ロジウム合金で形成する。
提供する。 【解決手段】 シリコン基板１０上に形成した酸化膜１
１上にチタン等からなる接着層１２を形成し、その上に
白金を主成分とし、白金と白金族元素からなる合金層を
下部電極１３として堆積させる。下部電極１３上に強誘
電体膜１４と、下部電極１３と同じ組成の白金合金膜に
よる上部電極１５とを堆積させる。上部電極１５および
下部電極１３は例えば、ロジウムを３〜２５ｗｔ％含む
白金−ロジウム合金で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、白金を主成分と
し、白金とこれ以外の白金族元素との合金材料からなる
電極材料、およびこの電極材料を用いた容量素子に関す
るものである。
し、白金とこれ以外の白金族元素との合金材料からなる
電極材料、およびこの電極材料を用いた容量素子に関す
るものである。
【０００２】
【従来の技術】ＤＲＡＭの記憶素子部は通常、１つのト
ランジスタと１つの容量部から形成される。容量部の容
量膜は上下の多結晶膜で挟まれた窒化膜系薄膜で形成さ
れていたが、窒化膜系の容量膜は薄膜化の限界に近づき
つつある。また、トレンチ形やスタック形などの立体構
造の容量素子が試みられているが、このようにすると形
状が非常に複雑になり、加工が難しくなる。そこで、誘
電率の高い膜（高誘電膜）を容量膜として用いる記憶素
子や、同じ素子構成で残留分極を持つ強誘電体薄膜を用
いる記憶素子の開発が活発化している。
ランジスタと１つの容量部から形成される。容量部の容
量膜は上下の多結晶膜で挟まれた窒化膜系薄膜で形成さ
れていたが、窒化膜系の容量膜は薄膜化の限界に近づき
つつある。また、トレンチ形やスタック形などの立体構
造の容量素子が試みられているが、このようにすると形
状が非常に複雑になり、加工が難しくなる。そこで、誘
電率の高い膜（高誘電膜）を容量膜として用いる記憶素
子や、同じ素子構成で残留分極を持つ強誘電体薄膜を用
いる記憶素子の開発が活発化している。
【０００３】半導体記憶素子の容量素子部にこれらの高
誘電率材料および強誘電体薄膜を用いる場合、下部電極
には酸化に対して安定な白金が用いられる。強誘電体を
不揮発性記憶素子に利用した例として、IEEE Internati
onal Solid-State CircuitsConference, Digest of Tec
hnical Papers （1989）p.242 に掲載されているよう
に、この白金は酸化膜上に形成されるのが一般的であ
る。
誘電率材料および強誘電体薄膜を用いる場合、下部電極
には酸化に対して安定な白金が用いられる。強誘電体を
不揮発性記憶素子に利用した例として、IEEE Internati
onal Solid-State CircuitsConference, Digest of Tec
hnical Papers （1989）p.242 に掲載されているよう
に、この白金は酸化膜上に形成されるのが一般的であ
る。
【０００４】しかし、白金は酸化膜との密着性が悪く、
剥離してしまうため、白金膜と酸化膜との間に接着層
（adhesive layer）としてチタン層が形成されている。
従来これらの白金膜、チタン膜は蒸着法あるいはスパッ
タリング法で低温成膜により形成される。また、高誘電
率薄膜および強誘電体薄膜の堆積方法としては一般にＳ
ｏｌ−ｇｅｌ法、スパッタリング法およびＭＯＣＶＤ法
が用いられる。Ｓｏｌ−ｇｅｌ法では、原料を基板に塗
布した後、前記誘電体の結晶化温度以上に基板を加熱す
ることにより結晶化誘電体薄膜を得ている。
剥離してしまうため、白金膜と酸化膜との間に接着層
（adhesive layer）としてチタン層が形成されている。
従来これらの白金膜、チタン膜は蒸着法あるいはスパッ
タリング法で低温成膜により形成される。また、高誘電
率薄膜および強誘電体薄膜の堆積方法としては一般にＳ
ｏｌ−ｇｅｌ法、スパッタリング法およびＭＯＣＶＤ法
が用いられる。Ｓｏｌ−ｇｅｌ法では、原料を基板に塗
布した後、前記誘電体の結晶化温度以上に基板を加熱す
ることにより結晶化誘電体薄膜を得ている。
【０００５】ここで前記誘電体材料について技術用語の
区別を示す。高誘電率材料とはここでは、チタン酸バリ
ウムストロンチウム等の、室温において常誘電体である
材料を意味し、相転移温度以下では強誘電体になってい
る。従って材料的な分類の正確な記述としては強誘電体
の常誘電相に該当する。また、不揮発性記憶素子に応用
される強誘電体とはジルコン酸チタン酸鉛、ジルコン酸
チタン酸ランタン鉛等の強誘電相−常誘電相転移温度が
十分室温より高い温度にある材料である。先の結晶化温
度は、高誘電率材料のチタン酸バリウムストロンチウム
では６００℃程度、鉛系強誘電体ではやはり６００℃程
度である。ビスマス層状構造強誘電体は、その特性を十
分に引き出すには８００℃のプロセス温度を必要として
いる。
区別を示す。高誘電率材料とはここでは、チタン酸バリ
ウムストロンチウム等の、室温において常誘電体である
材料を意味し、相転移温度以下では強誘電体になってい
る。従って材料的な分類の正確な記述としては強誘電体
の常誘電相に該当する。また、不揮発性記憶素子に応用
される強誘電体とはジルコン酸チタン酸鉛、ジルコン酸
チタン酸ランタン鉛等の強誘電相−常誘電相転移温度が
十分室温より高い温度にある材料である。先の結晶化温
度は、高誘電率材料のチタン酸バリウムストロンチウム
では６００℃程度、鉛系強誘電体ではやはり６００℃程
度である。ビスマス層状構造強誘電体は、その特性を十
分に引き出すには８００℃のプロセス温度を必要として
いる。
【０００６】スパッタリング法では２つの方法がある。
第１の方法は、低い基板温度で強誘電体薄膜を堆積さ
せ、その後、強誘電体の結晶化温度以上で熱処理を行っ
て強誘電体薄膜を作製するものである。第２の方法は、
基板を強誘電体の結晶化温度以上にあらかじめ加熱し
て、成膜と同時に膜を結晶化させて強誘電体薄膜を形成
するものである。ＭＯＣＶＤ法では、基板を強誘電体の
結晶化温度以上に加熱してから原料ガスを供給し、成膜
と同時に膜を結晶化させることにより強誘電体薄膜を形
成している。
第１の方法は、低い基板温度で強誘電体薄膜を堆積さ
せ、その後、強誘電体の結晶化温度以上で熱処理を行っ
て強誘電体薄膜を作製するものである。第２の方法は、
基板を強誘電体の結晶化温度以上にあらかじめ加熱し
て、成膜と同時に膜を結晶化させて強誘電体薄膜を形成
するものである。ＭＯＣＶＤ法では、基板を強誘電体の
結晶化温度以上に加熱してから原料ガスを供給し、成膜
と同時に膜を結晶化させることにより強誘電体薄膜を形
成している。
【０００７】ところで、強誘電体を作製する際の下部電
極である白金層と、酸化膜と白金層との接着層であるチ
タン層とは一般に、酸化膜上に低温で形成される。そし
て、この上に強誘電体の薄膜を作製する場合には、上述
のいずれかの従来法においても、どこかの段階で強誘電
体の結晶化温度以上に基板を加熱する必要がある。その
結果、下地の白金層とチタン層は合金化し、結晶粒が形
成される。この結晶粒成長の結果として下部電極の表面
形態はヒロック、またはボイドが発生し平滑な表面とは
異なってくる。このような平滑でない表面に高誘電体や
強誘電体薄膜を形成し、上部電極を配置させた容量素子
を作製した場合、その突起部などで電界集中が発生し、
以下の不具合が生じる。
極である白金層と、酸化膜と白金層との接着層であるチ
タン層とは一般に、酸化膜上に低温で形成される。そし
て、この上に強誘電体の薄膜を作製する場合には、上述
のいずれかの従来法においても、どこかの段階で強誘電
体の結晶化温度以上に基板を加熱する必要がある。その
結果、下地の白金層とチタン層は合金化し、結晶粒が形
成される。この結晶粒成長の結果として下部電極の表面
形態はヒロック、またはボイドが発生し平滑な表面とは
異なってくる。このような平滑でない表面に高誘電体や
強誘電体薄膜を形成し、上部電極を配置させた容量素子
を作製した場合、その突起部などで電界集中が発生し、
以下の不具合が生じる。
【０００８】高誘電体を用いた記憶素子の容量素子で
は、電界集中により膜のリーク電流密度が上昇する。強
誘電体を用いた不揮発性記憶素子では、そのリーク電流
密度の許容値は先の素子ほどではないが、分極反転回数
に伴う強誘電性の劣化（ファディーグ）が電界集中部か
ら発生し、この欠陥により多種の構造欠陥、組成分布発
生が加速され機能破壊が生じている。
は、電界集中により膜のリーク電流密度が上昇する。強
誘電体を用いた不揮発性記憶素子では、そのリーク電流
密度の許容値は先の素子ほどではないが、分極反転回数
に伴う強誘電性の劣化（ファディーグ）が電界集中部か
ら発生し、この欠陥により多種の構造欠陥、組成分布発
生が加速され機能破壊が生じている。
【０００９】この問題を解決するための技術として、例
えば特開平７−３４３１号公報に、強誘電体の結晶化温
度以上で下地層を形成し、その上にＰＺＴ，ＰＬＺＴ薄
膜を形成することで、リール電流の少ない良好な強誘電
体特性を得るものが開示されている。
えば特開平７−３４３１号公報に、強誘電体の結晶化温
度以上で下地層を形成し、その上にＰＺＴ，ＰＬＺＴ薄
膜を形成することで、リール電流の少ない良好な強誘電
体特性を得るものが開示されている。
【００１０】
【発明が解決しようとする課題】しかし、上記公報記載
の方法では、基板加熱による下部電極堆積によってスル
ープットが低下する問題が伴う。また、結晶粒成長は温
度と時間の関係からその後の誘電体膜堆積時、または後
の熱履歴で十分成長できるものであり、完全なヒロック
防止には至らない。さらに白金、チタンの合金層が酸化
膜上に形成されるため、従来の接着層としてのチタン層
の機能が損なわれ、後の半導体装置としての各種工程中
に膜剥離が生じる可能性が含まれている。
の方法では、基板加熱による下部電極堆積によってスル
ープットが低下する問題が伴う。また、結晶粒成長は温
度と時間の関係からその後の誘電体膜堆積時、または後
の熱履歴で十分成長できるものであり、完全なヒロック
防止には至らない。さらに白金、チタンの合金層が酸化
膜上に形成されるため、従来の接着層としてのチタン層
の機能が損なわれ、後の半導体装置としての各種工程中
に膜剥離が生じる可能性が含まれている。
【００１１】本発明は上記問題点に鑑みなされたもの
で、その目的は、半導体記憶素子における容量素子部の
下部電極の耐熱性を高めることにあり、そのために下部
電極を、高誘電体薄膜または強誘電体薄膜の形成温度に
おいて十分耐熱性を有する材料によって構成したもので
ある。
で、その目的は、半導体記憶素子における容量素子部の
下部電極の耐熱性を高めることにあり、そのために下部
電極を、高誘電体薄膜または強誘電体薄膜の形成温度に
おいて十分耐熱性を有する材料によって構成したもので
ある。
【００１２】すなわち本発明は、上記目的を達成するた
めに、白金を主成分とし、白金とこれ以外の白金族元素
との合金材料により膜を形成するとともに、この合金膜
の耐熱性評価を行うことにより最適な組成を抽出したも
のであり、半導体記憶素子の課題であるファディーグフ
リーあるいはリーク特性に優れた容量素子を提供するこ
とを目的としている。
めに、白金を主成分とし、白金とこれ以外の白金族元素
との合金材料により膜を形成するとともに、この合金膜
の耐熱性評価を行うことにより最適な組成を抽出したも
のであり、半導体記憶素子の課題であるファディーグフ
リーあるいはリーク特性に優れた容量素子を提供するこ
とを目的としている。
【００１３】具体的には、（１）白金−ロジウム合金の
合金比率を最適化することにより、下部電極材料の耐熱
性を高めること、（２）白金−パラジウム合金の合金比
率を最適化することにより、下部電極材料の耐熱性を高
めること、（３）白金−ルテニウム合金の合金比率を最
適化することにより、下部電極材料の耐熱性を高めるこ
と、（４）白金−イリジウム合金の合金比率を最適化す
ることにより、下部電極材料の耐熱性を高めること、
（５）上記（１）〜（４）の合金を容量素子の電極材料
として使用し、強誘電体薄膜からなる容量素子を作製す
ることにより、ファディーグフリーな容量素子を提供す
ること、（６）上記（１）〜（４）の合金を容量素子の
電極材料として使用し、高誘電体薄膜からなる容量素子
を作製することにより、リーク特性に優れた容量素子を
提供すること、（７）上記（１）〜（４）の合金を容量
素子の電極材料として使用するとともに、導電性酸化物
薄膜を強誘電体薄膜間に挿入した容量素子を作製するこ
とにより、ファディーグフリーな容量素子を提供するこ
と、（８）上記（１）〜（４）の合金を容量素子の電極
材料として使用するとともに、導電性酸化物薄膜を高誘
電体薄膜間に挿入した容量素子を作製することにより、
リーク特性に優れた容量素子を提供すること、を目的と
するものである。
合金比率を最適化することにより、下部電極材料の耐熱
性を高めること、（２）白金−パラジウム合金の合金比
率を最適化することにより、下部電極材料の耐熱性を高
めること、（３）白金−ルテニウム合金の合金比率を最
適化することにより、下部電極材料の耐熱性を高めるこ
と、（４）白金−イリジウム合金の合金比率を最適化す
ることにより、下部電極材料の耐熱性を高めること、
（５）上記（１）〜（４）の合金を容量素子の電極材料
として使用し、強誘電体薄膜からなる容量素子を作製す
ることにより、ファディーグフリーな容量素子を提供す
ること、（６）上記（１）〜（４）の合金を容量素子の
電極材料として使用し、高誘電体薄膜からなる容量素子
を作製することにより、リーク特性に優れた容量素子を
提供すること、（７）上記（１）〜（４）の合金を容量
素子の電極材料として使用するとともに、導電性酸化物
薄膜を強誘電体薄膜間に挿入した容量素子を作製するこ
とにより、ファディーグフリーな容量素子を提供するこ
と、（８）上記（１）〜（４）の合金を容量素子の電極
材料として使用するとともに、導電性酸化物薄膜を高誘
電体薄膜間に挿入した容量素子を作製することにより、
リーク特性に優れた容量素子を提供すること、を目的と
するものである。
【００１４】
【課題を解決するための手段】請求項１に記載の容量素
子用電極材料は、基板上に形成される下部電極と、この
下部電極上に形成される誘電体薄膜と、この誘電体薄膜
上に形成される上部電極とを備えて構成される容量素子
において、前記上部電極および下部電極の電極材料が、
白金を主成分とし、白金とこれ以外の白金族元素との合
金材料であることを特徴とする。
子用電極材料は、基板上に形成される下部電極と、この
下部電極上に形成される誘電体薄膜と、この誘電体薄膜
上に形成される上部電極とを備えて構成される容量素子
において、前記上部電極および下部電極の電極材料が、
白金を主成分とし、白金とこれ以外の白金族元素との合
金材料であることを特徴とする。
【００１５】請求項２に記載の容量素子用電極材料は、
請求項１においてロジウムを３〜２５ｗｔ％含む白金−
ロジウム合金であることを特徴とする。
請求項１においてロジウムを３〜２５ｗｔ％含む白金−
ロジウム合金であることを特徴とする。
【００１６】請求項３に記載の容量素子用電極材料は、
請求項１においてパラジウムを１５〜３０ｗｔ％含む白
金−パラジウム合金であることを特徴とする。
請求項１においてパラジウムを１５〜３０ｗｔ％含む白
金−パラジウム合金であることを特徴とする。
【００１７】請求項４に記載の容量素子用電極材料は、
請求項１においてルテニウムを６〜１５ｗｔ％含む白金
−ルテニウム合金であることを特徴とする。
請求項１においてルテニウムを６〜１５ｗｔ％含む白金
−ルテニウム合金であることを特徴とする。
【００１８】請求項５に記載の容量素子用電極材料は、
請求項１においてイリジウムを５〜１３ｗｔ％含む白金
−イリジウム合金であることを特徴とする。
請求項１においてイリジウムを５〜１３ｗｔ％含む白金
−イリジウム合金であることを特徴とする。
【００１９】請求項６に記載の容量素子は、基板上に形
成される下部電極と、この下部電極上に形成される誘電
体薄膜と、この誘電体薄膜上に形成される上部電極とを
備えて構成される容量素子において、前記上部電極およ
び下部電極の電極材料が、白金を主成分とし、白金とこ
れ以外の白金族元素との合金材料であることを特徴とす
る。
成される下部電極と、この下部電極上に形成される誘電
体薄膜と、この誘電体薄膜上に形成される上部電極とを
備えて構成される容量素子において、前記上部電極およ
び下部電極の電極材料が、白金を主成分とし、白金とこ
れ以外の白金族元素との合金材料であることを特徴とす
る。
【００２０】請求項７に記載の容量素子は、請求項６に
おいて前記誘電体薄膜が強誘電体膜であり、上部電極お
よび下部電極が請求項２〜５のいずれか一つの項に記載
の合金材料からなることを特徴とする。
おいて前記誘電体薄膜が強誘電体膜であり、上部電極お
よび下部電極が請求項２〜５のいずれか一つの項に記載
の合金材料からなることを特徴とする。
【００２１】請求項８に記載の容量素子は、請求項６に
おいて前記誘電体薄膜が高誘電体膜であり、上部電極お
よび下部電極が請求項２〜５のいずれか一つの項に記載
の合金材料からなることを特徴とする。
おいて前記誘電体薄膜が高誘電体膜であり、上部電極お
よび下部電極が請求項２〜５のいずれか一つの項に記載
の合金材料からなることを特徴とする。
【００２２】請求項９に記載の容量素子は、請求項７に
おいて前記強誘電体膜に接する第１の上部電極および下
部電極が導電性酸化物材料からなり、この第１の電極に
接する第２の上部電極および下部電極が請求項２〜５の
いずれか一つの項に記載の合金材料からなることを特徴
とする。
おいて前記強誘電体膜に接する第１の上部電極および下
部電極が導電性酸化物材料からなり、この第１の電極に
接する第２の上部電極および下部電極が請求項２〜５の
いずれか一つの項に記載の合金材料からなることを特徴
とする。
【００２３】請求項１０に記載の容量素子は、請求項８
において前記高誘電体膜に接する第１の上部電極および
下部電極が導電性酸化物材料からなり、この第１の電極
に接する第２の上部電極および下部電極が請求項２〜５
のいずれか一つの項に記載の合金材料からなることを特
徴とする。
において前記高誘電体膜に接する第１の上部電極および
下部電極が導電性酸化物材料からなり、この第１の電極
に接する第２の上部電極および下部電極が請求項２〜５
のいずれか一つの項に記載の合金材料からなることを特
徴とする。
【００２４】本発明によれば、高誘電体薄膜または強誘
電体薄膜を形成する際の熱履歴において、電極膜の表面
形態を損ねることがなく、電界集中などによる欠陥部が
なくなるので、高品質の容量素子が得られる。
電体薄膜を形成する際の熱履歴において、電極膜の表面
形態を損ねることがなく、電界集中などによる欠陥部が
なくなるので、高品質の容量素子が得られる。
【００２５】
【発明の実施の形態】図１は、本発明による強誘電体容
量素子の概念的な構造を示す断面図である。この容量素
子では、シリコン基板１０上に形成した酸化膜１１上に
チタン等の接着層１２が形成され、その上に白金を主成
分とし、白金と白金族元素からなる合金層が下部電極１
３として堆積されている。この下部電極１３上には強誘
電体膜１４と、下部電極１３と同じ組成の白金合金膜に
よる上部電極１５が堆積されている。
量素子の概念的な構造を示す断面図である。この容量素
子では、シリコン基板１０上に形成した酸化膜１１上に
チタン等の接着層１２が形成され、その上に白金を主成
分とし、白金と白金族元素からなる合金層が下部電極１
３として堆積されている。この下部電極１３上には強誘
電体膜１４と、下部電極１３と同じ組成の白金合金膜に
よる上部電極１５が堆積されている。
【００２６】図２は、高誘電体容量素子の概念的な構成
を示す断面図である。この容量素子では層間絶縁膜２１
に、下層の素子とのコンタクトをとるためのコンタクト
ホール２２が開孔され、このコンタクトホール２２にタ
ングステン材料からなる埋め込み電極２３が埋め込まれ
ている（あるいは多結晶シリコンの埋め込み電極であっ
てもよい）。この埋め込み電極２３の上部に窒化チタン
膜２４が接着層として堆積され、その上に白金を主成分
とし、白金と白金族元素からなる合金層が下部電極２５
として堆積されている。この下部電極２５の上部に高誘
電体膜２６と、下部電極２５と同じ組成の白金合金膜に
よる上部電極２７が堆積されている。
を示す断面図である。この容量素子では層間絶縁膜２１
に、下層の素子とのコンタクトをとるためのコンタクト
ホール２２が開孔され、このコンタクトホール２２にタ
ングステン材料からなる埋め込み電極２３が埋め込まれ
ている（あるいは多結晶シリコンの埋め込み電極であっ
てもよい）。この埋め込み電極２３の上部に窒化チタン
膜２４が接着層として堆積され、その上に白金を主成分
とし、白金と白金族元素からなる合金層が下部電極２５
として堆積されている。この下部電極２５の上部に高誘
電体膜２６と、下部電極２５と同じ組成の白金合金膜に
よる上部電極２７が堆積されている。
【００２７】図３は、導電性酸化物電極を挿入した強誘
電体容量素子の断面図であり、強誘電体膜１４の上下
に、導電性酸化物層１６が配置されている。
電体容量素子の断面図であり、強誘電体膜１４の上下
に、導電性酸化物層１６が配置されている。
【００２８】図４は、導電性酸化物電極を挿入した高誘
電体容量素子の断面図であり、高誘電体膜２６の上下
に、導電性酸化物層２８が配置されている。
電体容量素子の断面図であり、高誘電体膜２６の上下
に、導電性酸化物層２８が配置されている。
【００２９】図１，３の強誘電体容量素子において、前
記接着層１２と、後述する下部電極１３はＤＣマグネト
ロンスパッタリングまたはＲＦスパッタリングを用い
て、基板温度２０℃〜２５０℃の範囲で成膜する。接着
層１２の膜厚は３０ｍｍ、下部電極の膜厚は１００〜３
００ｎｍで形成し、この後５００℃〜８００℃の酸素雰
囲気でアニールする。このアニール処理では、少なくと
も次に堆積する強誘電体薄膜の形成温度と同等の温度が
採用される。また強誘電体薄膜１４は、Ｓｏｌ−ｇｅｌ
法やＭＯＤ（有機金属熱分解）法、またはＭＯＣＶＤ
法、スパッタリング法等で形成する。
記接着層１２と、後述する下部電極１３はＤＣマグネト
ロンスパッタリングまたはＲＦスパッタリングを用い
て、基板温度２０℃〜２５０℃の範囲で成膜する。接着
層１２の膜厚は３０ｍｍ、下部電極の膜厚は１００〜３
００ｎｍで形成し、この後５００℃〜８００℃の酸素雰
囲気でアニールする。このアニール処理では、少なくと
も次に堆積する強誘電体薄膜の形成温度と同等の温度が
採用される。また強誘電体薄膜１４は、Ｓｏｌ−ｇｅｌ
法やＭＯＤ（有機金属熱分解）法、またはＭＯＣＶＤ
法、スパッタリング法等で形成する。
【００３０】図１，３の強誘電体容量素子の強誘電体膜
１４や、図２，４の高誘電体膜２６の材料としてはペロ
ブスカイト系複合酸化物中のチタン系、例えばＢａＴｉ
Ｏ3，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＳｒＴｉＯ3 ，ＰｂＴ
ｉＯ3 ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ，（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3 ，ニオブ酸系、例えばＰｂ（Ｍｇ，Ｎ
ｂ）Ｏ3 ，ＬｉＮｂＯ3 ，ＬｉＴａＯ3 ，ＫＮｂＯ3 ，
Ｋ（Ｔａ，Ｎｂ）Ｏ3 ，タングステンブロンズ系、例え
ば、（Ｓｒ，Ｂａ）Ｎｂ2 Ｏ6 ，Ｂａ2 ＮａＮｂ
5 Ｏ15，（Ｐｂ，Ｂａ）Ｎｂ2 Ｏ6 ，（Ｋ，Ｓｒ）Ｎｂ
2 Ｏ6 ，（Ｐｂ，Ｋ）Ｎｂ2 Ｏ6 、またはビスマス層状
構造強誘電体材料が好適である。また、これらの材料作
製におけるプロセス温度は、ＰＺＴ系で５５０℃〜６５
０℃、タングステンブロンズ系では６５０℃〜７５０
℃、ビスマス層状構造強誘電体では７００℃〜８００℃
である。
１４や、図２，４の高誘電体膜２６の材料としてはペロ
ブスカイト系複合酸化物中のチタン系、例えばＢａＴｉ
Ｏ3，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＳｒＴｉＯ3 ，ＰｂＴ
ｉＯ3 ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ，（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3 ，ニオブ酸系、例えばＰｂ（Ｍｇ，Ｎ
ｂ）Ｏ3 ，ＬｉＮｂＯ3 ，ＬｉＴａＯ3 ，ＫＮｂＯ3 ，
Ｋ（Ｔａ，Ｎｂ）Ｏ3 ，タングステンブロンズ系、例え
ば、（Ｓｒ，Ｂａ）Ｎｂ2 Ｏ6 ，Ｂａ2 ＮａＮｂ
5 Ｏ15，（Ｐｂ，Ｂａ）Ｎｂ2 Ｏ6 ，（Ｋ，Ｓｒ）Ｎｂ
2 Ｏ6 ，（Ｐｂ，Ｋ）Ｎｂ2 Ｏ6 、またはビスマス層状
構造強誘電体材料が好適である。また、これらの材料作
製におけるプロセス温度は、ＰＺＴ系で５５０℃〜６５
０℃、タングステンブロンズ系では６５０℃〜７５０
℃、ビスマス層状構造強誘電体では７００℃〜８００℃
である。
【００３１】上部電極は製造工程の煩雑さを避けるた
め、下部電極と同じ組成で、同条件範囲にて成膜する。
また、その上層にパッシベーション膜との接着層とし
て、チタン膜あるいは窒化チタン膜を用いてもよい。
め、下部電極と同じ組成で、同条件範囲にて成膜する。
また、その上層にパッシベーション膜との接着層とし
て、チタン膜あるいは窒化チタン膜を用いてもよい。
【００３２】図３，４に示した導電性酸化膜の材料とし
て鉛系やペロブスカイト型ではＺｎＯ：Ａｌ（Ａｌ：
０．５〜５ａｔｍ％），ＳｎＯ2 ，Ｉｎ2 Ｏ3 ，ＩＴＯ
または超伝導物質として知られている（Ｓｒ，Ｌａ）Ｃ
ｕＯ2 ，ＰｂＢａＣｕＯ，ＹＢａ2 Ｃｕ3 Ｏ7-x や（Ｌ
ａ，Ｓｒ）ＣｏＯ3 等の材料が好適である。
て鉛系やペロブスカイト型ではＺｎＯ：Ａｌ（Ａｌ：
０．５〜５ａｔｍ％），ＳｎＯ2 ，Ｉｎ2 Ｏ3 ，ＩＴＯ
または超伝導物質として知られている（Ｓｒ，Ｌａ）Ｃ
ｕＯ2 ，ＰｂＢａＣｕＯ，ＹＢａ2 Ｃｕ3 Ｏ7-x や（Ｌ
ａ，Ｓｒ）ＣｏＯ3 等の材料が好適である。
【００３３】一方、タングステンブロンズ型強誘電体材
料や、ビスマス層状構造強誘電体材料は、その形成温度
が高いため、前述した導電性酸化物の他にＲｕＯ2 ，酸
化レニウム，半導体化した強誘電体すなわちＳｒＴａ
Ｏ，ＢａＳｒＴｉＯ3 ，ＰｂＢａＴｉＯ3 や、ビスマス
系超伝導体Ｂｉ−２２０１，Ｂｉ−２２０１，Ｂｉ−２
２２３、および タリウム系超伝導体等が用いられる。
この導電性酸化膜の形成温度は、前記高誘電体層、強誘
電体層の形成温度と同等または、それより１００℃〜２
００℃前後低温とする。
料や、ビスマス層状構造強誘電体材料は、その形成温度
が高いため、前述した導電性酸化物の他にＲｕＯ2 ，酸
化レニウム，半導体化した強誘電体すなわちＳｒＴａ
Ｏ，ＢａＳｒＴｉＯ3 ，ＰｂＢａＴｉＯ3 や、ビスマス
系超伝導体Ｂｉ−２２０１，Ｂｉ−２２０１，Ｂｉ−２
２２３、および タリウム系超伝導体等が用いられる。
この導電性酸化膜の形成温度は、前記高誘電体層、強誘
電体層の形成温度と同等または、それより１００℃〜２
００℃前後低温とする。
【００３４】
【実施例】以下、本発明の実施例を詳細に説明する。 実施例１ 以上述べてきた容量素子構造において、白金−ロジウム
合金についてその耐熱性と組成について最適化を行っ
た。実験の簡略化のために酸化膜（二酸化珪素）を３０
０ｎｍ堆積させたシリコンウエハ上に接着層としてチタ
ンを３０ｎｍ堆積させ、ＤＣマグネトロンスパッタ法に
より各種白金−ロジウム合金を作製した。合金組成を制
御するために純白金ターゲット上にロジウム金属片を置
き、その金属片の数を変えることで各種合金組成を調整
した。合金の組成分析はＸ線マイクロアナライザーにて
行い、合金濃度（重量％）を算出した。このように下部
電極構造に相当する試料を作製後、耐熱性評価としてマ
ッフル炉により酸素雰囲気中で各温度にて試料を熱処理
し、膜表面形態をＡＦＭ観察した。
合金についてその耐熱性と組成について最適化を行っ
た。実験の簡略化のために酸化膜（二酸化珪素）を３０
０ｎｍ堆積させたシリコンウエハ上に接着層としてチタ
ンを３０ｎｍ堆積させ、ＤＣマグネトロンスパッタ法に
より各種白金−ロジウム合金を作製した。合金組成を制
御するために純白金ターゲット上にロジウム金属片を置
き、その金属片の数を変えることで各種合金組成を調整
した。合金の組成分析はＸ線マイクロアナライザーにて
行い、合金濃度（重量％）を算出した。このように下部
電極構造に相当する試料を作製後、耐熱性評価としてマ
ッフル炉により酸素雰囲気中で各温度にて試料を熱処理
し、膜表面形態をＡＦＭ観察した。
【００３５】その結果、純白金の場合、６５０℃処理の
試料では膜厚相当のヒロックが観測された。このような
形態にその後の容量素子を形成しても、下部電極突起部
における電界集中などの効果により良好な特性が得られ
ないことは、容易に想像できる。ロジウム２０ｗｔ％を
含む８００℃処理試料では、平面性がドラスティックに
改善されていた。ロジウム２５ｗｔ％を含む８５０℃処
理試料では、ヒロックは観測されないものの微小なボイ
ドが観られ、電極表面形態としては好ましくないもので
あった。ロジウム濃度の効果については、６５０℃では
３ｗｔ％から効果が観られ、従ってロジウム合金系では
ロジウム濃度の増加に伴い耐熱性が向上し、２５ｗｔ％
では最高耐熱温度は８００℃に達する。
試料では膜厚相当のヒロックが観測された。このような
形態にその後の容量素子を形成しても、下部電極突起部
における電界集中などの効果により良好な特性が得られ
ないことは、容易に想像できる。ロジウム２０ｗｔ％を
含む８００℃処理試料では、平面性がドラスティックに
改善されていた。ロジウム２５ｗｔ％を含む８５０℃処
理試料では、ヒロックは観測されないものの微小なボイ
ドが観られ、電極表面形態としては好ましくないもので
あった。ロジウム濃度の効果については、６５０℃では
３ｗｔ％から効果が観られ、従ってロジウム合金系では
ロジウム濃度の増加に伴い耐熱性が向上し、２５ｗｔ％
では最高耐熱温度は８００℃に達する。
【００３６】実施例２ 白金−パラジウム合金について実施例１と同様に試料を
作製し、評価を行った。その結果、白金−ロジウム系と
同様な傾向を示した。このときのパラジウム濃度は、１
５ｗｔ％から６５０℃において効果を示すものの７５０
℃においてはパラジウム最大濃度３０ｗｔ％でも耐熱性
は不十分であった。この結果、白金−パラジウム系で
は、上記濃度範囲にて７００℃の耐熱性まで向上させる
ことができた。
作製し、評価を行った。その結果、白金−ロジウム系と
同様な傾向を示した。このときのパラジウム濃度は、１
５ｗｔ％から６５０℃において効果を示すものの７５０
℃においてはパラジウム最大濃度３０ｗｔ％でも耐熱性
は不十分であった。この結果、白金−パラジウム系で
は、上記濃度範囲にて７００℃の耐熱性まで向上させる
ことができた。
【００３７】実施例３ 白金−ルテニウム合金について実施例１と同様に試料を
作製し、評価を行った。その結果、白金−ロジウム系と
同様の傾向を示した。このときのルテニウム濃度は６ｗ
ｔ％から６５０℃において効果を示したものの、８００
℃においてはルテニウム最大濃度１５ｗｔ％でも耐熱性
は不十分であった。この結果、白金−ルテニウム系では
上記濃度範囲にて７５０℃の耐熱性まで向上させること
ができた。
作製し、評価を行った。その結果、白金−ロジウム系と
同様の傾向を示した。このときのルテニウム濃度は６ｗ
ｔ％から６５０℃において効果を示したものの、８００
℃においてはルテニウム最大濃度１５ｗｔ％でも耐熱性
は不十分であった。この結果、白金−ルテニウム系では
上記濃度範囲にて７５０℃の耐熱性まで向上させること
ができた。
【００３８】実施例４ 白金−イリジウム合金について実施例１と同様に試料を
作製し、評価を行った。その結果、白金−ロジウム系と
同様の傾向を示した。このときのイリジウム濃度は５ｗ
ｔ％から６５０℃において効果を示したものの、８００
℃においてはイリジウム最大濃度１３ｗｔ％でも耐熱性
は不十分であった。この結果、白金−イリジウム系では
上記濃度範囲にて７５０℃の耐熱性まで向上させること
ができた。
作製し、評価を行った。その結果、白金−ロジウム系と
同様の傾向を示した。このときのイリジウム濃度は５ｗ
ｔ％から６５０℃において効果を示したものの、８００
℃においてはイリジウム最大濃度１３ｗｔ％でも耐熱性
は不十分であった。この結果、白金−イリジウム系では
上記濃度範囲にて７５０℃の耐熱性まで向上させること
ができた。
【００３９】実施例５ 図１に示す構造で誘電体膜に鉛系強誘電体膜を採用し、
得られた強誘電体容量素子のファディーグ評価を行っ
た。実施例１と同様の基板を用い、接着層としてチタン
層を膜厚３０ｎｍに形成し、下部電極には２０ｗｔ％ロ
ジウムを含む白金−ロジウム合金を使用し、膜厚は３０
０ｎｍとした。鉛系強誘電体の組成は、Ｐｂ0.99Ｎｂ
0.02（Ｚｒ0.30，Ｔｉ0.70）0.98Ｏ3 であり、Ｓｏｌ−
ｇｅｌ法で膜厚３００ｎｍ成膜した。成膜時の最高プロ
セス温度は６５０℃であった。上部電極は下部電極と同
様に成膜し、ビット形成のためのパターニングをホトリ
ソグラフィーエッチングにより形成した。上部電極の膜
厚は３００ｎｍ、電極面積は７．８５×１０-5ｃｍ2 と
し、エッチングはアルゴンのスパッタエッチにより行っ
た。
得られた強誘電体容量素子のファディーグ評価を行っ
た。実施例１と同様の基板を用い、接着層としてチタン
層を膜厚３０ｎｍに形成し、下部電極には２０ｗｔ％ロ
ジウムを含む白金−ロジウム合金を使用し、膜厚は３０
０ｎｍとした。鉛系強誘電体の組成は、Ｐｂ0.99Ｎｂ
0.02（Ｚｒ0.30，Ｔｉ0.70）0.98Ｏ3 であり、Ｓｏｌ−
ｇｅｌ法で膜厚３００ｎｍ成膜した。成膜時の最高プロ
セス温度は６５０℃であった。上部電極は下部電極と同
様に成膜し、ビット形成のためのパターニングをホトリ
ソグラフィーエッチングにより形成した。上部電極の膜
厚は３００ｎｍ、電極面積は７．８５×１０-5ｃｍ2 と
し、エッチングはアルゴンのスパッタエッチにより行っ
た。
【００４０】この材料の初期特性について述べると、残
留分極値は＋Ｐｒが２５．５μＣ／ｃｍ2 、−Ｐｒが２
５．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが９５ｋＶ／ｃ
ｍ、−Ｅｃが１００ｋＶ／ｃｍと、非常に対称性の良い
ものであった。ファディーグ特性の測定では、±５Ｖの
パルス電圧を７００ｋＨｚの周波数で試料に印加し、あ
るサイクル数後のＰｒ値では、初期値を１００％として
残留分極値の減少を求めた。その結果、１×１０9 回後
の値は、＋Ｐｒが２３．５μＣ／ｃｍ2 、−Ｐｒが２
３．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが１０３ｋＶ／ｃ
ｍ、−Ｅｃが１０６ｋＶ／ｃｍとなり、殆ど劣化のきざ
しが見受けられなかった。
留分極値は＋Ｐｒが２５．５μＣ／ｃｍ2 、−Ｐｒが２
５．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが９５ｋＶ／ｃ
ｍ、−Ｅｃが１００ｋＶ／ｃｍと、非常に対称性の良い
ものであった。ファディーグ特性の測定では、±５Ｖの
パルス電圧を７００ｋＨｚの周波数で試料に印加し、あ
るサイクル数後のＰｒ値では、初期値を１００％として
残留分極値の減少を求めた。その結果、１×１０9 回後
の値は、＋Ｐｒが２３．５μＣ／ｃｍ2 、−Ｐｒが２
３．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが１０３ｋＶ／ｃ
ｍ、−Ｅｃが１０６ｋＶ／ｃｍとなり、殆ど劣化のきざ
しが見受けられなかった。
【００４１】比較のため同様の強誘電体組成で下部電極
に純白金を使用した試料の特性を示す。この初期特性
は、＋Ｐｒが２６．０μＣ／ｃｍ2 、−Ｐｒが２５．０
μＣ／ｃｍ2 、抗電界は＋Ｅｃが９０ｋＶ／ｃｍ、−Ｅ
ｃが１０５ｋＶ／ｃｍであり、１×１０6 回では平均し
て５％ほどのＰｒの減少があり、１×１０9 回後では実
にＰｒで４０％の減少があった。これらの数値を比較し
て、５％のＰｒ減少を与えるサイクル数は、従来電極で
は１×１０6 回であるのに対し、耐熱性の高い白金合金
膜を使用した場合、実に３桁を上回るファディーグ特性
の向上をもたらせるに至った。
に純白金を使用した試料の特性を示す。この初期特性
は、＋Ｐｒが２６．０μＣ／ｃｍ2 、−Ｐｒが２５．０
μＣ／ｃｍ2 、抗電界は＋Ｅｃが９０ｋＶ／ｃｍ、−Ｅ
ｃが１０５ｋＶ／ｃｍであり、１×１０6 回では平均し
て５％ほどのＰｒの減少があり、１×１０9 回後では実
にＰｒで４０％の減少があった。これらの数値を比較し
て、５％のＰｒ減少を与えるサイクル数は、従来電極で
は１×１０6 回であるのに対し、耐熱性の高い白金合金
膜を使用した場合、実に３桁を上回るファディーグ特性
の向上をもたらせるに至った。
【００４２】実施例６ 図２に示す構造において、誘電体膜を（Ｂａ0.75，Ｓｒ
0.25）ＴｉＯ3 組成としたときに得られた高誘電体容量
素子のリーク特性評価を行った。実施例１と同様に基板
を使用し、多結晶シリコンプラグ上に窒化チタン膜を膜
厚５００ｎｍ堆積させ、下部電極には２０ｗｔ％ロジウ
ムを含む白金−ロジウム合金を使用した。膜厚は３００
ｎｍとした。（Ｂａ0.75，Ｓｒ0.25）ＴｉＯ3 は、ＲＦ
マグネトロンスパッタ法で基板温度を６２５℃、スパッ
タガスをアルゴン・酸素（５０％−５０％）、スパッタ
圧力を１Ｐａ、ＲＦ電力密度を１．３Ｗ／ｃｍ2 とし
て、膜厚７５ｎｍを成膜した。上部電極は下部電極と同
様に成膜し、ビット形成のためのパターニングをホトリ
ソグラフィーエッチングにより行った。上部電極の膜厚
は３００ｎｍ、電極面積は１ビット１×１０-6ｃｍ2 の
素子を連ねて総電極面積０．０２ｍｍ2 の評価パターン
を形成した。エッチングはアルゴンのスパッタエッチに
より行った。
0.25）ＴｉＯ3 組成としたときに得られた高誘電体容量
素子のリーク特性評価を行った。実施例１と同様に基板
を使用し、多結晶シリコンプラグ上に窒化チタン膜を膜
厚５００ｎｍ堆積させ、下部電極には２０ｗｔ％ロジウ
ムを含む白金−ロジウム合金を使用した。膜厚は３００
ｎｍとした。（Ｂａ0.75，Ｓｒ0.25）ＴｉＯ3 は、ＲＦ
マグネトロンスパッタ法で基板温度を６２５℃、スパッ
タガスをアルゴン・酸素（５０％−５０％）、スパッタ
圧力を１Ｐａ、ＲＦ電力密度を１．３Ｗ／ｃｍ2 とし
て、膜厚７５ｎｍを成膜した。上部電極は下部電極と同
様に成膜し、ビット形成のためのパターニングをホトリ
ソグラフィーエッチングにより行った。上部電極の膜厚
は３００ｎｍ、電極面積は１ビット１×１０-6ｃｍ2 の
素子を連ねて総電極面積０．０２ｍｍ2 の評価パターン
を形成した。エッチングはアルゴンのスパッタエッチに
より行った。
【００４３】この高誘電体容量素子は、半導体装置の駆
動電圧を３Ｖと想定しており、従って３Ｖ印加時のリー
ク電流を微小電流計により計測し、リーク電流密度を算
出している。このリーク電流密度は６×１０-8Ａ／ｃｍ
2 であった。またこの構造を形成後、上部層間膜形成時
の熱履歴に対応する条件で熱処理を行った。その条件
は、窒素雰囲気中７５０℃、３０分であった。また試験
方法としては、故意に上部構造を設けないキャップレス
熱処理を採用した。この結果、リーク電流密度は６．６
×１０-8Ａ／ｃｍ2 と若干ではあるが増加が認められる
ものの、通常要求されるリーク電流密度の値は１×１０
-7オーダーであり、許容できる範囲に収まっていた。
動電圧を３Ｖと想定しており、従って３Ｖ印加時のリー
ク電流を微小電流計により計測し、リーク電流密度を算
出している。このリーク電流密度は６×１０-8Ａ／ｃｍ
2 であった。またこの構造を形成後、上部層間膜形成時
の熱履歴に対応する条件で熱処理を行った。その条件
は、窒素雰囲気中７５０℃、３０分であった。また試験
方法としては、故意に上部構造を設けないキャップレス
熱処理を採用した。この結果、リーク電流密度は６．６
×１０-8Ａ／ｃｍ2 と若干ではあるが増加が認められる
ものの、通常要求されるリーク電流密度の値は１×１０
-7オーダーであり、許容できる範囲に収まっていた。
【００４４】比較のため、純白金電極を採用したときの
値は以下のとおりであった。初期特性は６．３×１０-8
Ａ／ｃｍ2 、上部構造を設けないキャップレス熱処理
後、２Ｖ印加時にソフトブレークダウンをし、３Ｖ印加
時には１×１０-4Ａ／ｃｍ2 まで増加してしまった。こ
のことは、純白金では初期特性は出るものの、プロセス
インテグレーションを考慮した場合、全く使用に耐えな
いものが、白金合金を使用することで実用に耐える特性
に向上することを示している。
値は以下のとおりであった。初期特性は６．３×１０-8
Ａ／ｃｍ2 、上部構造を設けないキャップレス熱処理
後、２Ｖ印加時にソフトブレークダウンをし、３Ｖ印加
時には１×１０-4Ａ／ｃｍ2 まで増加してしまった。こ
のことは、純白金では初期特性は出るものの、プロセス
インテグレーションを考慮した場合、全く使用に耐えな
いものが、白金合金を使用することで実用に耐える特性
に向上することを示している。
【００４５】実施例７ 図３に示す構造を作製した。強誘電体薄膜は実施例５と
同じである。導電性酸化膜として（Ｌａ0.5 ，Ｓ
ｒ0.5 ）ＣｏＯ3 を、ＭＯＤ法で１００ｎｍ成膜した。
成膜温度は６５０℃である。その他の素子作製、評価の
方法・条件は実施例５と同じである。この材料の初期特
性について述べると、残留分極値は＋Ｐｒが２１．５μ
Ｃ／ｃｍ2 、−Ｐｒが２３．５μＣ／ｃｍ2 、抗電界は
＋Ｅｃが９５ｋＶ／ｃｍ、−Ｅｃが８９ｋＶ／ｃｍであ
り、１Ｅ９回後の値は＋Ｐｒが２２．５μＣ／ｃｍ2、
−Ｐｒが２３．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが９８
ｋＶ／ｃｍ、−Ｅｃが９７ｋＶ／ｃｍとなり、全く劣化
のきざしが見受けられなかった。
同じである。導電性酸化膜として（Ｌａ0.5 ，Ｓ
ｒ0.5 ）ＣｏＯ3 を、ＭＯＤ法で１００ｎｍ成膜した。
成膜温度は６５０℃である。その他の素子作製、評価の
方法・条件は実施例５と同じである。この材料の初期特
性について述べると、残留分極値は＋Ｐｒが２１．５μ
Ｃ／ｃｍ2 、−Ｐｒが２３．５μＣ／ｃｍ2 、抗電界は
＋Ｅｃが９５ｋＶ／ｃｍ、−Ｅｃが８９ｋＶ／ｃｍであ
り、１Ｅ９回後の値は＋Ｐｒが２２．５μＣ／ｃｍ2、
−Ｐｒが２３．０μＣ／ｃｍ2 、抗電界は＋Ｅｃが９８
ｋＶ／ｃｍ、−Ｅｃが９７ｋＶ／ｃｍとなり、全く劣化
のきざしが見受けられなかった。
【００４６】実施例８ 図４に示す構造を作製した。高誘電体は実施例６と同じ
である。導電性酸化膜は実施例７に記述の材料を採用し
た。また、キャップレス熱処理後のリーク電流密度は
６．２×１０-8Ａ／ｃｍ2 となり、ほとんど増加は認め
られなかった。
である。導電性酸化膜は実施例７に記述の材料を採用し
た。また、キャップレス熱処理後のリーク電流密度は
６．２×１０-8Ａ／ｃｍ2 となり、ほとんど増加は認め
られなかった。
【００４７】
【発明の効果】本発明によれば、以下のとおりの効果が
得られる。 請求項１，６：下部電極、誘電体薄膜および上部電極を
備えて構成される容量素子を作製するための電極材料と
して、白金を主成分とし、白金とこれ以外の白金族元素
との合金材料を使用することで、耐熱性に優れた電極材
料が提供でき、従ってこの電極材料により耐熱性に優れ
た容量素子を作製することができる。
得られる。 請求項１，６：下部電極、誘電体薄膜および上部電極を
備えて構成される容量素子を作製するための電極材料と
して、白金を主成分とし、白金とこれ以外の白金族元素
との合金材料を使用することで、耐熱性に優れた電極材
料が提供でき、従ってこの電極材料により耐熱性に優れ
た容量素子を作製することができる。
【００４８】請求項２：電極材料として、ロジウムを３
〜２５ｗｔ％含む白金−ロジウム合金を使用すること
で、容量素子の最高耐熱温度８００℃を実現することが
できる。
〜２５ｗｔ％含む白金−ロジウム合金を使用すること
で、容量素子の最高耐熱温度８００℃を実現することが
できる。
【００４９】請求項３：電極材料として、パラジウムを
１５〜３０ｗｔ％含む白金−パラジウム合金を使用する
ことで、容量素子の最高耐熱温度７００℃を実現するこ
とができる。
１５〜３０ｗｔ％含む白金−パラジウム合金を使用する
ことで、容量素子の最高耐熱温度７００℃を実現するこ
とができる。
【００５０】請求項４：電極材料として、ルテニウムを
６〜１５ｗｔ％含む白金−ルテニウム合金を使用するこ
とで、容量素子の最高耐熱温度７５０℃を実現すること
ができる。
６〜１５ｗｔ％含む白金−ルテニウム合金を使用するこ
とで、容量素子の最高耐熱温度７５０℃を実現すること
ができる。
【００５１】請求項５：電極材料として、イリジウムを
５〜１３ｗｔ％含む白金−イリジウム合金を使用するこ
とで、容量素子の最高耐熱温度７５０℃を実現すること
ができる。
５〜１３ｗｔ％含む白金−イリジウム合金を使用するこ
とで、容量素子の最高耐熱温度７５０℃を実現すること
ができる。
【００５２】請求項７：強誘電体膜を例えば、ニオブ添
加ジルコン酸チタン酸鉛強誘電体により形成するととも
に、上部電極および下部電極を請求項２〜５のいずれか
に記載の合金材料で構成することによって、ファディー
グ特性に優れた強誘電体容量素子を提供することができ
る。
加ジルコン酸チタン酸鉛強誘電体により形成するととも
に、上部電極および下部電極を請求項２〜５のいずれか
に記載の合金材料で構成することによって、ファディー
グ特性に優れた強誘電体容量素子を提供することができ
る。
【００５３】請求項８：高誘電体膜を例えば、チタン酸
バリウムストロンチウム高誘電体により形成するととも
に、上部電極および下部電極を請求項２〜５のいずれか
に記載の合金材料で構成することによって、耐熱性に優
れた高誘電体容量素子を提供することができる。
バリウムストロンチウム高誘電体により形成するととも
に、上部電極および下部電極を請求項２〜５のいずれか
に記載の合金材料で構成することによって、耐熱性に優
れた高誘電体容量素子を提供することができる。
【００５４】請求項９：強誘電体膜を例えば、ニオブ添
加ジルコン酸チタン酸鉛強誘電体により形成するととも
に、前記強誘電体膜に接する第１の上部電極および下部
電極を導電性酸化物材料で構成し、更に第１の電極に接
する第２の上部電極および下部電極を請求項２〜５のい
ずれかに記載の合金材料で構成することによって、ファ
ディーグ特性に優れた強誘電体容量素子を提供すること
ができる。
加ジルコン酸チタン酸鉛強誘電体により形成するととも
に、前記強誘電体膜に接する第１の上部電極および下部
電極を導電性酸化物材料で構成し、更に第１の電極に接
する第２の上部電極および下部電極を請求項２〜５のい
ずれかに記載の合金材料で構成することによって、ファ
ディーグ特性に優れた強誘電体容量素子を提供すること
ができる。
【００５５】請求項１０：高誘電体膜を例えば、チタン
酸バリウムストロンチウム高誘電体により形成するとと
もに、前記強誘電体膜に接する第１の上部電極および下
部電極を導電性酸化物材料で構成し、更に第１の電極に
接する第２の上部電極および下部電極を請求項２〜５の
いずれかに記載の合金材料で構成することによって、耐
熱性に優れた強誘電体容量素子を提供することができ
る。なお、本発明の容量素子は、記憶素子や半導体装置
に有効に適用することができる。
酸バリウムストロンチウム高誘電体により形成するとと
もに、前記強誘電体膜に接する第１の上部電極および下
部電極を導電性酸化物材料で構成し、更に第１の電極に
接する第２の上部電極および下部電極を請求項２〜５の
いずれかに記載の合金材料で構成することによって、耐
熱性に優れた強誘電体容量素子を提供することができ
る。なお、本発明の容量素子は、記憶素子や半導体装置
に有効に適用することができる。
【図１】本発明に係る強誘電体容量素子の概念的な構造
を示す断面図である。
を示す断面図である。
【図２】本発明に係る高誘電体容量素子の概念的な構成
を示す断面図である。
を示す断面図である。
【図３】導電性酸化物電極を挿入した、本発明に係る強
誘電体容量素子の構造を示す断面図である。
誘電体容量素子の構造を示す断面図である。
【図４導電
性酸化物電極を挿入した、本発明に係る高誘電体容量素
子の構造を示す断面図である。 【符号の説明】 １０ シリコン基板 １１ 酸化膜 １２ 接着層 １３ 下部電極 １４ 強誘電体膜 １５ 上部電極 １６，２８ 導電性酸化物層 ２１ 層間絶縁膜 ２２ コンタクトホール ２３ 埋め込み電極 ２４ 窒化チタン膜（接着層） ２５ 下部電極 ２６ 高誘電体膜 ２７ 上部電極
性酸化物電極を挿入した、本発明に係る高誘電体容量素
子の構造を示す断面図である。 【符号の説明】 １０ シリコン基板 １１ 酸化膜 １２ 接着層 １３ 下部電極 １４ 強誘電体膜 １５ 上部電極 １６，２８ 導電性酸化物層 ２１ 層間絶縁膜 ２２ コンタクトホール ２３ 埋め込み電極 ２４ 窒化チタン膜（接着層） ２５ 下部電極 ２６ 高誘電体膜 ２７ 上部電極
Claims (10)
- 【請求項１】 基板上に形成される下部電極と、この下
部電極上に形成される誘電体薄膜と、この誘電体薄膜上
に形成される上部電極とを備えて構成される容量素子に
おいて、前記上部電極および下部電極の電極材料が、白
金を主成分とし、白金とこれ以外の白金族元素との合金
材料であることを特徴とする容量素子用電極材料。 - 【請求項２】 ロジウムを３〜２５ｗｔ％含む白金−ロ
ジウム合金であることを特徴とする請求項１に記載の電
極材料。 - 【請求項３】 パラジウムを１５〜３０ｗｔ％含む白金
−パラジウム合金であることを特徴とする請求項１に記
載の電極材料。 - 【請求項４】 ルテニウムを６〜１５ｗｔ％含む白金−
ルテニウム合金であることを特徴とする請求項１に記載
の電極材料。 - 【請求項５】 イリジウムを５〜１３ｗｔ％含む白金−
イリジウム合金であることを特徴とする請求項１に記載
の電極材料。 - 【請求項６】 基板上に形成される下部電極と、この下
部電極上に形成される誘電体薄膜と、この誘電体薄膜上
に形成される上部電極とを備えて構成される容量素子に
おいて、前記上部電極および下部電極の電極材料が、白
金を主成分とし、白金とこれ以外の白金族元素との合金
材料であることを特徴とする容量素子。 - 【請求項７】 前記誘電体薄膜が強誘電体膜であり、上
部電極および下部電極が請求項２〜５のいずれか一つの
項に記載の合金材料からなることを特徴とする請求項６
に記載の容量素子。 - 【請求項８】 前記誘電体薄膜が高誘電体膜であり、上
部電極および下部電極が請求項２〜５のいずれか一つの
項に記載の合金材料からなることを特徴とする請求項６
に記載の容量素子。 - 【請求項９】 前記強誘電体膜に接する第１の上部電極
および下部電極が導電性酸化物材料からなり、この第１
の電極に接する第２の上部電極および下部電極が請求項
２〜５のいずれか一つの項に記載の合金材料からなるこ
とを特徴とする請求項７に記載の容量素子。 - 【請求項１０】 前記高誘電体膜に接する第１の上部電
極および下部電極が導電性酸化物材料からなり、この第
１の電極に接する第２の上部電極および下部電極が請求
項２〜５のいずれか一つの項に記載の合金材料からなる
ことを特徴とする請求項８に記載の容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347409A JPH09162372A (ja) | 1995-12-13 | 1995-12-13 | 電極材料及びこれを用いた容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347409A JPH09162372A (ja) | 1995-12-13 | 1995-12-13 | 電極材料及びこれを用いた容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162372A true JPH09162372A (ja) | 1997-06-20 |
Family
ID=18390029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347409A Pending JPH09162372A (ja) | 1995-12-13 | 1995-12-13 | 電極材料及びこれを用いた容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162372A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201271B1 (en) | 1997-07-29 | 2001-03-13 | Sharp Kabushiki Kaisha | Semiconductor memory device prevented from deterioration due to activated hydrogen |
| US6284655B1 (en) | 1998-09-03 | 2001-09-04 | Micron Technology, Inc. | Method for producing low carbon/oxygen conductive layers |
| US6323081B1 (en) | 1998-09-03 | 2001-11-27 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
| US6329286B1 (en) | 1999-04-27 | 2001-12-11 | Micron Technology, Inc. | Methods for forming conformal iridium layers on substrates |
| KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
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| US6426292B2 (en) | 1998-09-03 | 2002-07-30 | Micron Technology, Inc. | Methods for forming iridium and platinum containing films on substrates |
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| US6690055B1 (en) | 1998-08-26 | 2004-02-10 | Micron Technology, Inc. | Devices containing platinum-rhodium layers and methods |
| KR100600283B1 (ko) * | 1999-12-14 | 2006-07-13 | 주식회사 하이닉스반도체 | 커패시터의 합금 전극 및 그의 형성 방법 |
| WO2010103609A1 (ja) * | 2009-03-09 | 2010-09-16 | 株式会社 東芝 | 情報記録再生装置 |
-
1995
- 1995-12-13 JP JP7347409A patent/JPH09162372A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5337234B2 (ja) * | 2009-03-09 | 2013-11-06 | 株式会社東芝 | 情報記録再生装置及びその製造方法 |
| US8581424B2 (en) | 2009-03-09 | 2013-11-12 | Kabushiki Kaisha Toshiba | Information recording/reproducing device |
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