TWI473275B - 具有強健型環溝結構的記憶體電容之製造方法 - Google Patents

具有強健型環溝結構的記憶體電容之製造方法 Download PDF

Info

Publication number
TWI473275B
TWI473275B TW101100351A TW101100351A TWI473275B TW I473275 B TWI473275 B TW I473275B TW 101100351 A TW101100351 A TW 101100351A TW 101100351 A TW101100351 A TW 101100351A TW I473275 B TWI473275 B TW I473275B
Authority
TW
Taiwan
Prior art keywords
layer
forming
capacitor
sacrificial layer
ring groove
Prior art date
Application number
TW101100351A
Other languages
English (en)
Other versions
TW201330285A (zh
Inventor
Tzung Han Lee
Chung Lin Huang
Ron Fu Chu
Original Assignee
Inotera Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inotera Memories Inc filed Critical Inotera Memories Inc
Priority to TW101100351A priority Critical patent/TWI473275B/zh
Priority to US13/426,848 priority patent/US20130168812A1/en
Publication of TW201330285A publication Critical patent/TW201330285A/zh
Application granted granted Critical
Publication of TWI473275B publication Critical patent/TWI473275B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

具有強健型環溝結構的記憶體電容之製造方法
本發明是有關一種記憶體電容之製造方法，且特別是有關於一種具有強健型環溝結構的動態隨機存取記憶體電容之製造方法。
隨著半導體製程技術能力不斷地向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，一般記憶體單元主要係由電晶體、電容及周邊控制電路所組成，而為了達到更快的運算速度，必須藉由增加電容器的表面積，以提高電容器所儲存之電荷。
惟，習知記憶體電容的製造方法主要係藉由一蝕刻(etching)步驟以同時形成環溝及複數列電容溝槽，當需要調整製程條件來改變電容溝槽的關鍵尺寸時，所改變的條件同樣會影響到環溝的關鍵尺寸，反之亦然，另外於後續製程中，環溝底部的內側壁容易受到破壞而產生缺陷(defect)，導致產品的良率受到影響。
緣是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
鑒於上述之問題，本發明提供一種具有強健型環溝結構的記憶體電容之製造方法，其主要包括提供一半導體基板，首先形成一圖形化之犧牲層於該半導體基 板上，該圖形化之犧牲層包含有一環溝，且該環溝用以區隔一陣列區及一空曠區，接著形成一支撐層於該圖形化之犧牲層上並填滿該環溝，隨後形成複數列電容溝槽於該半導體基板上，且該些電容溝槽貫穿所述陣列區中之該支撐層及該犧牲層，最後形成一導電層於該支撐層上且覆蓋於該些電容溝槽之內壁面及該半導體基板上。
綜上所述，本發明之具有強健型環溝結構的記憶體電容之製造方法中，採階段式形成環溝結構及電容溝槽，容易調整製程參數(例如氣體的流量或蝕刻的時間)來分別控制環溝結構及電容溝槽的關鍵尺寸，二者之間不會相互影響，因此，所形成的每個電容溝槽具有良好的一致性，此外，本發明於環溝內填滿氮化矽層以形成強建型的環溝結構，可避免環溝底部的內側壁於後續之等向性的濕式蝕刻步驟中，受到強酸的破壞而產生缺陷，大幅提升產品的良率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
本發明實施例提供一種具有強健型環溝結構的記憶體電容之製造方法，其至少包括以下步驟：請參照圖1，首先製備一半導體基板10，且該半導體基板10上成型有一圖形化之犧牲層21，其中，該半導體基 板10內埋設有數個多晶矽材質的導電插塞(圖未示)及與該些導電插塞電性連接的場效電晶體之源極或汲極(圖未示)。
具體而言，所述犧牲層21係沉積一或多種含氧化矽材質之介電層所形成，例如硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)或未參雜之矽玻璃(USG)，圖形化該犧牲層21之步驟主要包括，進行一曝光顯影(Lithography)製程，形成一具有圖樣的光阻層21A於該犧牲層21上，並以乾式蝕刻(Etching)的方式來移除無光阻覆蓋之該犧牲層21，藉此，成型一環溝21B於該半導體基板10上，其中，該環溝21B呈長溝狀，且該環溝21B用以區隔一空曠區(Peripheral area)及一陣列區(Array area)，所述空曠區係位於所述環溝21B之外側，所述陣列區則係位於所述環溝21B之內側。
請參照圖2，於此步驟中形成本實施例之一重要特徵，首先，形成一支撐層22於該圖形化之犧牲層21上，該支撐層22為一絕緣材質之氮化矽層，必須提及的是，於沉積所述支撐層22的過程中，該支撐層22順應性地填入並填滿該環溝21B，進而形成一環溝結構23，隨後，進行一研磨步驟以使該支撐層22之表面更為平整，其中所述環溝結構23於後續製程中可作為遮罩，避免該環溝21B底端之內側壁受到破壞。
請參照圖3，形成複數列電容溝槽24於該半導體基板10上，具體而言，先進行一曝光顯影製程，形成一具有圖樣的光阻層(圖未式)於該支撐層22上，再使用乾式蝕刻的方式來移除無光阻層覆蓋之該支撐層22及該犧牲層21，即A區之支撐層22及犧牲層21，藉此，形成該些圓柱溝狀之 電容溝槽24，換言之，該些電容溝槽24貫穿該支撐層22及該犧牲層21，該些電容溝槽24主要係用以製作動態隨機存取記憶體之電容器。或者，形成該些電容溝槽24的另一種實施方式為，先形成一阻擋層(圖未式)於該支撐層22上，該阻擋層為含碳(Carbon)材質且該阻擋層具有一預定之高度，使上述乾式蝕刻步驟能夠形成垂直度高的電容溝槽24。
請參照圖4，形成一導電層30於該支撐層22上且覆蓋於該些電容溝槽24之內壁面，所述導電層30即為動態隨機存取記憶體之電容器的電極，具體而言，該導電層30為一導電材質之氮化鈦層，且該導電層30係使用原子層沉積法所形成，必須提及的是，原子層沉積法適合在具有高深寬比的結構中成長薄膜，因此，所述導電層30具有良好的均勻性及覆蓋性。
進一步地，本發明具有強健型環溝結構的記憶體電容之製造方法還能夠進行以下之步驟來增加電容器的表面積，以提高電容器所儲存之電荷。
請參照圖5及6，選擇性地移除部分該導電層30至暴露該圖形化之犧牲層21，具體而言，此步驟係先進行一曝光顯影製程，形成一具有圖樣的光阻層(圖未式)於A區之部分該導電層30及部分該些電容溝槽24，接著使用利於蝕刻鈦及氮化鈦的蝕刻液來移除部分無光阻層覆蓋之該導電層30，以形成多數個部分裸露出該犧牲層21的缺口31，隨後使用一等向性的濕式蝕刻步驟，通過該些缺口31來移除該環溝結構23內側之所有犧牲層21，其中所使用的蝕刻液為稀釋氫氟酸(HF)，藉此，形成複數列 雙面電容結構25，進而得到較佳的電容值，且該導電層30的二側由該支撐層22所固定支撐，因此具有較佳的結構強度。
是以，運用上述製造方法，本發明得以提供一種具有強健型環溝結構的記憶體電容，其包括有一半導體基板10、一堆疊結構20、一環溝結構23、複數列電容溝槽24及一導電層30。
在本具體實施例中，該堆疊結構20位於該半導體基板10上，且該堆疊結構20包含有一犧牲層21及一位於該犧牲層21上的支撐層22，該些電容溝槽24間隔排列地容置於該堆疊結構20內，換言之，該些電容溝槽24係由該堆疊結構20的頂部延伸至該堆疊結構20的底部，且該些電容溝槽24的一端電性連接於該半導體基板10，另外，該環溝結構23容置於該堆疊結構20內且環繞於該些電容溝槽24，其中該環溝結構23係由一環溝21B及一填滿該環溝21B的支撐層22所構成，該導電層30位於該堆疊結構20上，且該導電層30覆蓋於該些電容溝槽24的內壁面。
綜上所述，本發明與現有的記憶體電容之製造方法相較之下，本發明具有以下優點：
1、本發明採階段式形成環溝結構及電容溝槽，容易調整製程參數(例如氣體的流量或蝕刻的時間)來分別控制環溝結構及電容溝槽的關鍵尺寸，二者之間不會相互影響，因此，所形成的每個電容溝槽具有良好的一致性。
2、本發明於環溝內填滿氮化矽層以形成強建型的環溝結構，可避免環溝底部的內側壁於後續之等向性的濕式蝕刻步驟中，受到強酸的破壞而產生缺陷，大幅提升產品的良率。
3、本發明所製成的雙面電容具有較佳的電容量，且電極的支撐強度也較大，因此具有較佳的電容特性，有助於整體元件之微小化。
10‧‧‧半導體基板
20‧‧‧堆疊結構
21‧‧‧犧牲層
21A‧‧‧光阻層
21B‧‧‧環溝
22‧‧‧支撐層
23‧‧‧環溝結構
24‧‧‧電容溝槽
25‧‧‧雙面電容結構
30‧‧‧導電層
31‧‧‧缺口
A‧‧‧陣列區
P‧‧‧空曠區
圖1至圖6為本發明具有強健型環溝結構的記憶體電容之製造流程圖。
10‧‧‧半導體基板
20‧‧‧堆疊結構
21‧‧‧犧牲層
22‧‧‧支撐層
23‧‧‧環溝結構
24‧‧‧電容溝槽
30‧‧‧導電層
A‧‧‧陣列區
P‧‧‧空曠區

Claims (7)

  1. 一種具有強健型環溝結構的記憶體電容之製造方法，包括：提供一半導體基板；形成一圖形化之犧牲層於該半導體基板上，該圖形化之犧牲層包含有一環溝，且該環溝用以區隔一陣列區及一空曠區；形成一支撐層於該圖形化之犧牲層上並填滿該環溝；形成複數列電容溝槽於該半導體基板上，且該些電容溝槽貫穿所述陣列區中之該支撐層及該犧牲層；以及形成一導電層於該支撐層上且覆蓋於該些電容溝槽之內壁面及該半導體基板上。
  2. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，更包括選擇性地移除部分該導電層至暴露該圖形化之犧牲層，以及移除該環溝內側之犧牲層，藉此，形成複數列雙面電容結構。
  3. 如申請專利範圍第2項所述之具有強健型環溝結構的記憶體電容之製造方法，其中選擇性地移除部分該導電層至暴露該圖形化之犧牲層的步驟中，包含有以下步驟：形成一圖形化之光阻層，該圖形化之光阻層覆蓋於部分該導電層及部分該些電容溝槽上；以及移除部分無該光阻層覆蓋之該導電層以形成多數個部分裸露出該犧牲層的缺口。
  4. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中該導電層為一導電材質之氮化鈦層，且形成該導電層的步驟係使用原子層積法。
  5. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中移除該環溝內側之犧牲層的步驟係使用等向性的濕式蝕刻方法，且所使用的蝕刻液為氫氟酸。
  6. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中形成該圖形化之犧牲層的步驟中，包含有以下步驟：形成一具有圖樣的光阻層於該犧牲層上；以及使用乾式蝕刻方法來移除無光阻覆蓋之該犧牲層，藉此，形成該長溝狀之環溝於該半導體基板上。
  7. 如申請專利範圍第1項所述之具有強健型環溝結構的記憶體電容之製造方法，其中形成該些電容溝槽的步驟中，包含有以下步驟：形成一具有圖樣的光阻層於該支撐層上；以及使用乾式蝕刻的方法來移除無光阻層覆蓋之該支撐層及該犧牲層，藉此，形成該些圓柱溝狀之電容溝槽。
TW101100351A 2012-01-04 2012-01-04 具有強健型環溝結構的記憶體電容之製造方法 TWI473275B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101100351A TWI473275B (zh) 2012-01-04 2012-01-04 具有強健型環溝結構的記憶體電容之製造方法
US13/426,848 US20130168812A1 (en) 2012-01-04 2012-03-22 Memory capacitor having a robust moat and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101100351A TWI473275B (zh) 2012-01-04 2012-01-04 具有強健型環溝結構的記憶體電容之製造方法

Publications (2)

Publication Number Publication Date
TW201330285A TW201330285A (zh) 2013-07-16
TWI473275B true TWI473275B (zh) 2015-02-11

Family

ID=48694176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101100351A TWI473275B (zh) 2012-01-04 2012-01-04 具有強健型環溝結構的記憶體電容之製造方法

Country Status (2)

Country Link
US (1) US20130168812A1 (zh)
TW (1) TWI473275B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6056177B2 (ja) * 2012-04-11 2017-01-11 セイコーエプソン株式会社 ジャイロセンサー、電子機器
US9171848B2 (en) 2013-11-22 2015-10-27 GlobalFoundries, Inc. Deep trench MIM capacitor and moat isolation with epitaxial semiconductor wafer scheme
CN108447864B (zh) * 2018-03-14 2023-09-29 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN108538835B (zh) * 2018-05-16 2024-02-06 长鑫存储技术有限公司 电容器阵列结构及其制备方法
CN109065501B (zh) * 2018-07-19 2024-02-06 长鑫存储技术有限公司 电容阵列结构及其制备方法
EP3985724B1 (en) 2020-08-21 2023-06-07 Changxin Memory Technologies, Inc. Semiconductor device and method for forming same
CN114078855A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其形成方法
CN114121811A (zh) * 2020-08-27 2022-03-01 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN114171464A (zh) * 2020-09-11 2022-03-11 长鑫存储技术有限公司 半导体结构及其制作方法
US11901405B2 (en) 2020-09-11 2024-02-13 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072078A (ja) * 2002-06-05 2004-03-04 Samsung Electronics Co Ltd 多層構造の集積回路キャパシタ電極及びその製造方法
US20100102374A1 (en) * 2008-10-29 2010-04-29 Hsiao-Ting Wu Storage node of stack capacitor and fabrication method thereof
US20100117196A1 (en) * 2003-09-04 2010-05-13 Manning Homer M Support For Vertically-Oriented Capacitors During The Formation of a Semiconductor Device
US20100237396A1 (en) * 2009-03-23 2010-09-23 John Kennedy DRAM Unit Cells, Capacitors, Methods Of Forming DRAM Unit Cells, And Methods Of Forming Capacitors
TW201110358A (en) * 2009-09-11 2011-03-16 Inotera Memories Inc Process for double side capacitor of stack DRAM

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323081B1 (en) * 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
JP4180716B2 (ja) * 1998-12-28 2008-11-12 富士通株式会社 半導体装置の製造方法
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
JP2010129770A (ja) * 2008-11-27 2010-06-10 Elpida Memory Inc 半導体装置およびその製造方法
US8058126B2 (en) * 2009-02-04 2011-11-15 Micron Technology, Inc. Semiconductor devices and structures including at least partially formed container capacitors and methods of forming the same
TWI399832B (zh) * 2009-10-07 2013-06-21 Inotera Memories Inc 半導體記憶體之電容下電極製程
TWI433274B (zh) * 2009-10-14 2014-04-01 Inotera Memories Inc 堆疊式動態隨機存取記憶體電容之單邊離子植入製程
US8193067B2 (en) * 2009-12-03 2012-06-05 International Business Machines Corporation Integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit
JP2011142214A (ja) * 2010-01-07 2011-07-21 Elpida Memory Inc 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072078A (ja) * 2002-06-05 2004-03-04 Samsung Electronics Co Ltd 多層構造の集積回路キャパシタ電極及びその製造方法
US20100117196A1 (en) * 2003-09-04 2010-05-13 Manning Homer M Support For Vertically-Oriented Capacitors During The Formation of a Semiconductor Device
US20100102374A1 (en) * 2008-10-29 2010-04-29 Hsiao-Ting Wu Storage node of stack capacitor and fabrication method thereof
US20100237396A1 (en) * 2009-03-23 2010-09-23 John Kennedy DRAM Unit Cells, Capacitors, Methods Of Forming DRAM Unit Cells, And Methods Of Forming Capacitors
TW201110358A (en) * 2009-09-11 2011-03-16 Inotera Memories Inc Process for double side capacitor of stack DRAM
US20110065253A1 (en) * 2009-09-11 2011-03-17 Inotera Memories, Inc. Manufacturing method for double-side capacitor of stack dram

Also Published As

Publication number Publication date
TW201330285A (zh) 2013-07-16
US20130168812A1 (en) 2013-07-04

Similar Documents

Publication Publication Date Title
TWI473275B (zh) 具有強健型環溝結構的記憶體電容之製造方法
TWI384587B (zh) 形成複數個電容器之方法
KR102623547B1 (ko) 반도체 소자
US8343845B2 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
TWI440140B (zh) 記憶體電容結構與其製作方法
US7951667B2 (en) Method for fabricating semiconductor device
US9076758B2 (en) Rectangular capacitors for dynamic random access (DRAM) and dual-pass lithography methods to form the same
JP2008010866A (ja) 非晶質カーボン層を利用したシリンダー型キャパシターの製造方法
TWI396260B (zh) 半導體記憶體之電容下電極製造方法
TWI571915B (zh) 電容器下電極之製造方法及半導體裝置
US9018733B1 (en) Capacitor, storage node of the capacitor, and method of forming the same
JP2009010318A (ja) キャパシタの製造方法
CN107785426B (zh) 一种半导体器件及其制造方法
JP2011142296A (ja) 半導体素子及びその製造方法
TWI404192B (zh) 冠狀電容器之製造方法
KR20100086795A (ko) 반도체 소자 및 그 제조 방법
TWI389260B (zh) 半導體記憶體之電容下電極的製備方法
US8404555B2 (en) Fabricating method of semiconductor device
JP2014022457A (ja) 半導体装置及びその製造方法
KR101068576B1 (ko) 반도체 장치 및 그 제조방법
TWI440190B (zh) 堆疊式隨機動態存取記憶體之雙面電容之製造方法
US7332393B2 (en) Method of fabricating a cylindrical capacitor
TWI399832B (zh) 半導體記憶體之電容下電極製程
JP2013247138A (ja) 半導体装置
TWI399831B (zh) 堆疊式隨機動態存取記憶體之電容結構之製造方法