TWI399832B - 半導體記憶體之電容下電極製程 - Google Patents

半導體記憶體之電容下電極製程 Download PDF

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Description

半導體記憶體之電容下電極製程
本發明有關於一種半導體記憶體之電容下電極製程，尤指一種堆疊式動態隨機存取記憶體之電容下電極製程。
動態隨機存取記憶體為一種半導體記憶體，而動態隨機存取記憶體中的每一記憶胞係由一場效電晶體(field effect transistor)與一電容所構成，其中場效電晶體之源極或汲極電性連接於電容，而電容又可分為堆疊式(stacked type)和深溝槽式(deep trench type)二種型態，堆疊式電容係直接形成在具有場效電晶體之半導體基板表面，而深溝槽式電容係形成於半導體基板之內部。
請參閱第一圖至第五圖，為習知半導體記憶體之電容下電極製程，首先製備一設有場效電晶體(圖未示)以及數個導電插塞11a之半導體基板1a，該些導電插塞11a與場效電晶體之源極或汲極電性連接。而後於該半導體基板1a之上表面形成一堆疊結構2a，該堆疊結構2a由下而上包含一絕緣氧化物層21a、一介質層22a以及一絕緣氮化物層23a，該絕緣氧化物層21a、介質層22a以及絕緣氮化物層23a對於酸具有不同的蝕刻速率。如第二圖所示，設置完堆疊結構2a後，使用黃光技術形成數個穿孔24a，使得導電插塞11a暴露於穿孔24a中，而後於每一穿孔24a中置入一導電金屬板25a，該些導電金屬板25a接觸導電插塞11a，又於每一穿孔24a中形成數個橫截面呈「ㄩ」形的電容下電極26a，該些電容下電極26a設於導電金屬板25a之上面，而後蝕刻局部的絕緣氮化物層23a以及電容下電極26a(如第一圖及第三圖所示，稱25 Lattice etch)形成一呈橢圓狀之蝕刻區27a，再由該蝕刻區27a進而蝕刻移除介質層22a(如第四圖所示)。
為了提升記憶體所能儲存的資料容量，必須要提高記憶胞的密度，而所採取的方式就是降低尺寸，或是增加電容下電極26a之表面面積。當尺寸越小時，「ㄩ」形之電容下電極26a之製作也越來越不容易，由於尺寸變小也使得其支撐力變弱，導致將來在電容下電極26a之外部製作介電層及電容上電極時，非常不易，容易發生崩塌或變形。且經過25 Lattice etch(橢圓狀之蝕刻區27a)的步驟處理後，每一個電容下電極26a之形狀皆不相同，影響電容之電氣特性。
緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
鑒於以上之問題，本發明之主要目的為提供一種半導體記憶體之電容下電極製程，可增加電容下電極的支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止崩塌或變形，並使每一個電容下電極形狀具有一致性。
為了達到上述之目的，本發明係提供一種半導體記憶體之電容下電極製程，包括下列步驟：於一半導體基板上形成一堆疊結構，該半導體基板具有多數個導電插塞，該堆疊結構包含有二絕緣氧化物層、一介質層以及一絕緣氮化物層，該介質層與該絕緣氮化物層位於該二絕緣氧化物層之間，該絕緣氮化物層位於該介質層之上面；形成一光阻層於較上層之絕緣氧化物層之上面，蝕刻局部之光阻層及局部之絕緣氧化物層；沉積一多晶矽層於較上層之絕緣氧化物層及該絕緣氮化物層之上面；研磨該多晶矽層，使該多晶矽層與較上層之絕緣氧化物層之上表面為同一水平面；沉積一氮氧化物層於該多晶矽層與較上層之絕緣氧化物層之上面；蝕刻局部之氮氧化物層、局部之較上層之絕緣氧化物層及局部之多晶矽層，以形成多數個穿孔；氧化該多晶矽層，使該些穿孔周緣之多晶矽層形成多數個氧化矽；蝕刻該些穿孔內之絕緣氮化物層、介質層及較下層之絕緣氧化物層，使該些導電插塞曝露於該些穿孔中；先後於每一穿孔內形成一導電金屬板及一電容下電極；以及依序蝕刻該氮氧化物層、該多晶矽層、局部之絕緣氮化物層及位於絕緣氮化物層下方之介質層。
本發明具有以下有益的效果：該些穿孔周緣之多晶矽層形成氧化矽，利用該些氧化矽為電容下電極之支撐物，更增加電容下電極的支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止崩塌或變形，有效節省成本。又，製程中無需經過25 Lattice etch(橢圓狀蝕刻)的步驟，使每一個電容下電極形狀具有一致性，保持電容之電氣特性。
請參閱第六圖至第十六圖，為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖，該半導體記憶體為動態隨機存取記憶體，其製程步驟(一)為：如第六圖所示，首先於一半導體基板1之上表面形成一堆疊結構2。其中該半導體基板1內埋設有數個多晶矽材質的導電插塞11以及與該些導電插塞11電性連接之場效電晶體之源極或汲極(圖未示)。
該堆疊結構2包含：二絕緣氧化物層21、一介質層22以及一絕緣氮化物層23，該介質層22與絕緣氮化物層23位於二絕緣氧化物層21之間，該絕緣氮化物層23位於介質層22之上面。在本實施例中，該介質層22的材質為磷矽玻璃(PSG)，該絕緣氮化物層23的材質為氮化矽(SiN)。
請參閱第七圖，其製程步驟(二)如下：形成一光阻層3於較上層之絕緣氧化物層21之上面，同時將堆疊結構2標記成一中心區A(array)及一週邊區P(periphery)，該中心區A即是電容區，該週邊區P具有電路(圖未示)。而後，先蝕刻位於中心區A之光阻層3及較上層之絕緣氧化物層21，再蝕刻位於週邊區P之光阻層3。
請參閱第八圖，其製程步驟(三)如下：沉積一多晶矽層24於較上層之絕緣氧化物層21及絕緣氮化物層23之上面。
請參閱第九圖，其製程步驟(四)如下：利用化學機械研磨方法(CMP)研磨該多晶矽層24，使多晶矽層24與較上層之絕緣氧化物層21為同一水平面。
請參閱第十圖，其製程步驟(五)如下：沉積一氮氧化物層4於多晶矽層24與較上層之絕緣氧化物層21之上面，在本實施例中，該氮氧化物層4為氮氧化矽。
請參閱第十一圖，其製程步驟(六)如下：蝕刻局部之氮氧化物層4、局部之較上層之絕緣氧化物層21及局部之多晶矽層24，以形成多數個間隔排列的穿孔25。該些穿孔25係先利用黃光技術(42 photo)於氮氧化物層4之上表面定位出位置，再利用電漿乾蝕刻技術(HM etch)蝕刻，並控制蝕刻時間，使其剛好蝕刻至絕緣氮化物層23之上表面。
請參閱第十二圖，其製程步驟(七)如下：利用退火技術將該穿孔25周緣之多晶矽層24氧化形成多數個氧化矽21’。其中該些氧化矽21’係由曝露於穿孔25中的多晶矽層24表面開始生成，該些氧化矽21’圍繞於該些穿孔25。
請參閱第十三圖，其製程步驟(八)如下：局部蝕刻該些穿孔25內之絕緣氮化物層23、介質層22及較下層之絕緣氧化物層21，保留每一穿孔25周緣之外之絕緣氮化物層23、介質層22及絕緣氧化物層21，最後使該些導電插塞11曝露於穿孔25中。
請參閱第十四圖，其製程步驟(九)如下：於每一穿孔25內形成一導電金屬板26及一電容下電極27。其中該導電金屬板26係設置於導電插塞11之表面上，該導電金屬板26為鈦金屬板，導電金屬板26之底面接觸於導電插塞11之上表面而達成電性連接。該電容下電極27之材質為氮化鈦，外形呈圓柱狀，橫截面呈「ㄩ」形，該電容下電極27貼附於穿孔25之壁面，且電容下電極27之底部接觸於導電金屬板26之上表面，達成電性連接。
請參閱第十五圖，其製程步驟(十)如下：依序分別蝕刻去除該氮氧化物層4、多晶矽層24、局部之絕緣氮化物層23及位於絕緣氮化物層23下方之介質層22，使氧化矽21’及剩下的絕緣氮化物層23圍繞於每一電容下電極27周緣，提供電容下電極27之支撐力。
值得一提的是：蝕刻位於絕緣氮化物層23下方之介質層22步驟中之前，更包括於週邊區P形成一護城溝5(如第十六圖所示)，該護城溝5為不易蝕刻的材質，用以防止蝕刻液向外蝕刻，破壞週邊區P之電路。
本發明半導體記憶體之電容下電極製程具有下列優點：
1、每一電容下電極27之周緣圍繞貼附有氧化矽21’及絕緣氮化物層23，氧化矽21’位於絕緣氮化物層23上，更增加電容下電極27之支撐力，降低將來在電容下電極27外部設置電容介電層以及電容上電極的困難度，有效防止電容下電極27崩塌或變形。
2、相較於習知電容之製程，本發明之製程中無需經過25 Lattice etch(橢圓蝕刻)的步驟，可使每一個電容下電極27形狀具有一致性，保持電容之電氣特性。
以上所述者，僅為本發明其中的較佳實施例而已，並非用來限定本發明的實施範圍，即凡依本發明申請專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。
 [習知]
1a．．．半導體基板
11a．．．導電插塞
2a．．．堆疊結構
21a．．．絕緣氧化物層
22a．．．介質層
23a．．．絕緣氮化物層
24a．．．穿孔
25a．．．導電金屬板
26a．．．電容下電極
27a．．．蝕刻區
[本發明]
1．．．半導體基板
11．．．導電插塞
2．．．堆疊結構
21．．．絕緣氧化物層
21’．．．氧化矽
22．．．介質層
23．．．絕緣氮化物層
24．．．多晶矽層
25．．．穿孔
26．．．導電金屬板
27．．．電容下電極
3．．．光阻層
4．．．氮氧化物層
5．．．護城溝
A．．．中心區
P．．．週邊區
第一圖為習知半導體記憶體之電容下電極之局部俯視示意圖。
第二圖為第一圖剖面線a-a製程步驟之剖視示意圖(一)。
第三圖為第一圖剖面線a-a製程步驟之剖視示意圖(二)。
第四圖為第一圖剖面線a-a製程步驟之剖視示意圖(三)。
第五圖為第一圖剖面線a-a製程步驟之剖視示意圖(四)。
第六圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(一)。
第七圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(二)。
第八圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(三)。
第九圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(四)。
第十圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(五)。
第十一圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(六)。
第十二圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(七)。
第十三圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(八)。
第十四圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(九)。
第十五圖為本發明半導體記憶體之電容下電極製程步驟之剖視示意圖(十)。
第十六圖為本發明半導體記憶體之電容下電極局部之俯視示意圖。
1‧‧‧半導體基板
11‧‧‧導電插塞
21‧‧‧絕緣氧化物層
21’‧‧‧氧化矽
22‧‧‧介質層
23‧‧‧絕緣氮化物層
25‧‧‧穿孔
26‧‧‧導電金屬板
27‧‧‧電容下電極

Claims (14)

  1. 一種半導體記憶體之電容下電極製程，包括下列步驟：於一半導體基板上形成一堆疊結構，該半導體基板具有多數個導電插塞，該堆疊結構包含有二絕緣氧化物層、一介質層以及一絕緣氮化物層，該介質層與該絕緣氮化物層位於該二絕緣氧化物層之間，該絕緣氮化物層位於該介質層之上面；形成一光阻層於較上層之絕緣氧化物層之上面，蝕刻局部之光阻層及局部之絕緣氧化物層；沉積一多晶矽層於較上層之絕緣氧化物層及該絕緣氮化物層之上面；沉積一氮氧化物層於該多晶矽層與較上層之絕緣氧化物層之上面；蝕刻局部之氮氧化物層、局部之較上層之絕緣氧化物層及局部之多晶矽層，以形成多數個穿孔；氧化該多晶矽層，使該些穿孔周緣之多晶矽層形成多數個氧化矽；蝕刻該些穿孔內之絕緣氮化物層、介質層及較下層之絕緣氧化物層，使該些導電插塞曝露於該些穿孔中；先後於每一穿孔內形成一導電金屬板及一電容下電極；以及依序蝕刻該氮氧化物層、該多晶矽層、局部之絕緣氮化物層及位於絕緣氮化物層下方之介質層，藉此每一電容下電極之周緣圍繞貼附有該氧化矽及該絕緣氮化物層，更增加每一電容下電極之支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，有效防止電容下電極崩塌或變形。
  2. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中蝕刻局部之光阻層及局部之絕緣氧化物層之步驟中，係先蝕刻位於中心區之光阻層及絕緣氧化物層，再蝕刻位於週邊區之光阻層。
  3. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中沉積氮氧化物層於該多晶矽層與較上層之絕緣氧化物層上面之前，還包括利用化學機械研磨方法研磨該多晶矽層，使該多晶矽層與較上層之絕緣氧化物層之上表面為同一水平面。
  4. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中形成該些穿孔之步驟中，係先利用黃光技術定位出該些穿孔位置，再利用電漿乾蝕刻技術蝕刻至該絕緣氮化物層。
  5. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中氧化該多晶矽層之步驟中，係利用退火技術將該穿孔周緣之多晶矽層氧化形成該些氧化矽。
  6. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中蝕刻局部之絕緣氮化物層、介質層及較下層之絕緣氧化物層之步驟中，係保留每一穿孔周緣之外之絕緣氮化物層、介質層及較下層之絕緣氧化物層。
  7. 如申請專利範圍第1項所述之半導體記憶體之電容下電極製程，其中蝕刻位於絕緣氮化物層下方之介質層步驟中之前，更包括於週邊區形成一護城溝，用以防止蝕刻液向外蝕刻。
  8. 一種半導體記憶體之電容下電極製程，包括下列步驟：提供一堆疊結構，該堆疊結構包含有二絕緣氧化物層、一介質層以及一絕緣氮化物層，該介質層與該絕緣氮化物層位於該二絕緣氧化物層之間，該絕緣氮化物層位於該介質層之上面；形成一光阻層於較上層之絕緣氧化物層之上面，蝕刻局部之光阻層及局部之絕緣氧化物層；沉積一多晶矽層於較上層之絕緣氧化物層及該絕緣氮化物層之上面；沉積一氮氧化物層於該多晶矽層與較上層之絕緣氧化物層之上面；蝕刻局部之氮氧化物層、局部之較上層之絕緣氧化物層及局部之多晶矽層，以形成多數個穿孔；氧化該多晶矽層，使該些穿孔周緣之多晶矽層形成多數個氧化矽；蝕刻該些穿孔內之絕緣氮化物層、介質層及較下層之絕緣氧化物層；於每一穿孔內形成一電容下電極；以及蝕刻該氮氧化物層、該多晶矽層、局部之絕緣氮化物層及位於絕緣氮化物層下方之介質層。
  9. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中蝕刻局部之光阻層及局部之絕緣氧化物層之步驟中，係先蝕刻位於中心區之光阻層及絕緣氧化物層，再蝕刻位於週邊區之光阻層。
  10. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中沉積氮氧化物層於該多晶矽層與較上層之絕緣氧化物層上面之前，還包括利用化學機械研磨方法研磨該多晶矽層，使該多晶矽層與較上層之絕緣氧化物層之上表面為同一水平面。
  11. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中形成該些穿孔之步驟中，係先利用黃光技術定位出該些穿孔位置，再利用電漿乾蝕刻技術蝕刻至該絕緣氮化物層。
  12. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中氧化該多晶矽層之步驟中，係利用退火技術將該穿孔周緣之多晶矽層氧化形成該些氧化矽。
  13. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中蝕刻局部之絕緣氮化物層、介質層及較下層之絕緣氧化物層之步驟中，係保留每一穿孔周緣之外之絕緣氮化物層、介質層及較下層之絕緣氧化物層。
  14. 如申請專利範圍第8項所述之半導體記憶體之電容下電極製程，其中蝕刻位於絕緣氮化物層下方之介質層步驟中之前，更包括於週邊區形成一護城溝，用以防止蝕刻液向外蝕刻。
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