TWI433274B - 堆疊式動態隨機存取記憶體電容之單邊離子植入製程 - Google Patents

堆疊式動態隨機存取記憶體電容之單邊離子植入製程 Download PDF

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Description

堆疊式動態隨機存取記憶體電容之單邊離子植入製程
本發明有關於一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，尤指一種堆疊式動態隨機存取記憶體電容以單邊離子植入的製程方法。
動態隨機存取記憶體為一種半導體記憶體，而動態隨機存取記憶體中的每一記憶胞係由一場效電晶體(field effect transistor)與一電容所構成，其中場效電晶體之源極或汲極電性連接於電容，而電容又可分為堆疊式(stacked type)和深溝槽式(deep trench type)二種型態，堆疊式電容係直接形成在具有場效電晶體之半導體基板表面，而深溝槽式電容係形成於半導體基板之內部。
如第一圖至第四圖所示，為習知半導體記憶體之電容下電極製作方法，首先製備一設有數個場效電晶體(圖未示)以及數個導電插塞11a之半導體基板1a，該些導電插塞11a與場效電晶體之源極或汲極電性連接。而後於該半導體基板1a之上表面形成一堆疊結構2a，而該堆疊結構2a由下而上包含一介質層21a以及一絕緣氮化物層22a，而介質層21a及絕緣氮化物層22a對於酸具有不同的蝕刻速率。如第二圖所示，設置完堆疊結構2a後，開始蝕刻局部的介質層21a及絕緣氮化物層22a而形成數個穿孔24a，使得導電插塞11a暴露於穿孔24a中，而後於每一穿孔24a中置入一導電金屬板25a，該些導電金屬板25a接觸該些導電插塞11a，又於每一穿孔24a中形成數個電容下電極26a，該些電容下電極26a壓制於該些導電金屬板25a之上面。而後如第三圖所示，藉由柵格3a蝕刻(Lattice Etch)移除局部的堆疊結構2a，除去局部未被柵格3a遮蔽到的介質層21a、絕緣氮化物層22a以及電容下電極26a。最後如第四圖所示，蝕刻移除介質層21a。
為了提升記憶體所能儲存的資料容量，必須要提高記憶胞的密度，而所採取的方式就是降低製程尺寸，當製程尺寸越來越小時，使用上述柵格蝕刻的精確性愈來愈難掌握，容易造成電容形狀及尺寸的偏差，使電容結構難以達到一致性，甚至可能因較大的柵格蝕刻偏差而過度破壞提供支撐作用的絕緣氮化物層22a，造成電容結構倒塌。
緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
鑒於以上之問題，本發明之主要目的為提供一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，提升電容結構的一致性，並使電容結構具有穩固的支撐能力。
為了達到上述之目的，本發明係提供一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，包括下列步驟：形成一堆疊結構於一半導體基板上；間隔地蝕刻貫穿該堆疊結構而形成數個溝槽；在該堆疊結構上表面及該些溝槽底部分別形成一導電金屬板，並在該些導電金屬板上表面及該些溝槽內側壁形成一導電氮化物膜，且在該導電氮化物膜表面形成一氧化物膜；形成一光阻層，該光阻層並填滿部分溝槽；進行斜向的單邊離子植入，在未被該光阻層覆蓋之單邊局部表面之氧化物膜中形成數個離子植入氧化物區域；移除該光阻層，並蝕刻移除該些離子植入氧化物區域；以及蝕刻移除無該氧化物膜蓋覆區域之導電金屬板及導電氮化物膜。
本發明另提供一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，包括下列步驟：形成一堆疊結構於一半導體基板上；間隔地蝕刻貫穿該堆疊結構而形成數個溝槽；在該堆疊結構上表面及該些溝槽底部分別形成一導電金屬板，並在該些導電金屬板上表面及該些溝槽內側壁形成一導電氮化物膜，且在該導電氮化物膜表面形成一多晶矽膜；進行斜向的單邊離子植入，在單邊局部表面之多晶矽膜中形成數個離子植入多晶矽區域；形成一光阻層，該光阻層並填滿部分溝槽；進行斜向的多邊離子植入，在未被該光阻層覆蓋之溝槽上半部及其開口周圍水平表面之多晶矽膜中形成離子植入多晶矽區域；移除該光阻層，並形成一緩衝層填滿該些溝槽並蓋覆頂部之水平表面；將該絕緣氮化物層頂面以上之膜層平整地磨除；將該些溝槽內的緩衝層表面蝕刻至低於溝槽開口；蝕刻移除裸露且未被離子植入之多晶矽膜；以及蝕刻移除裸露之導電氮化物膜。
本發明不會具有習知的蝕刻偏差問題，每個電容結構皆相同，具有良好的一致性，且完整的絕緣氮化物層提供電容結構良好的支撐能力。
請參閱第五圖至第十二圖，為本發明堆疊式動態隨機存取記憶體電容之單邊離子植入製程之步驟剖視圖，其中該半導體記憶體為動態隨機存取記憶體，本發明的步驟如下：如第五圖所示，首先製備一半導體基板1，該半導體基板1內埋設有數個多晶矽材質的導電插塞11以及與該些導電插塞11電性連接之場效電晶體之源極或汲極(圖未示)。接著形成一堆疊結構2於該半導體基板1之上表面，該堆疊結構2包含一介質層21及一絕緣氮化物層22，該介質層21位於該半導體基板1之上，該絕緣氮化物層22位於該介質層21之上，其中該介質層21的材質為絕緣氧化物或多晶矽。
接著，間隔地蝕刻貫穿該堆疊結構2形成數個溝槽3，該些溝槽3包含一分隔溝槽31(Moat)、至少一模型溝槽32(Dummy)及數個電容溝槽33(Capacitor)。該些溝槽3皆由該堆疊結構2頂部延伸至底部，該模型溝槽32及該些電容溝槽33對應該些導電插塞11，使該些導電插塞11暴露於該模型溝槽32及該些電容溝槽33底部。該些電容溝槽33皆位於該分隔溝槽31之後側，該模型溝槽32位於該分隔溝槽31及該些電容溝槽33之間，該分隔溝槽31用以區隔其前側之周邊電路(圖未示)與其後側之電容溝槽33。
接著如第六圖所示，在該堆疊結構2之絕緣氮化物層22上表面(不覆蓋溝槽3之開口)及該些溝槽3底部分別形成一導電金屬板41，且位於該些電容溝槽33底部的導電金屬板41疊於該些導電插塞11上而達成電性連接之作用，該導電金屬板41的材質為鈦。在該些導電金屬板41上表面及該些溝槽3內側壁形成一連續的導電氮化物膜42，與該導電金屬板41達成電性連接，該導電氮化物膜42的材質為氮化鈦。接著如第七圖所示，在該導電氮化物膜42表面形成一連續的氧化物膜43，該氧化物膜43的材質為氧化矽。
接著如第八圖所示，形成一光阻層5填滿該分隔溝槽31及模型溝槽32，且覆蓋該分隔溝槽31及模型溝槽32開口周圍之頂部水平表面。接著如第九圖所示，以單一傾斜方向進行單邊離子植入製程(植入方向如斜向箭頭)，僅將離子植入於未被該光阻層5覆蓋且面對單邊植入方向的區域表面，而不會植入於被該光阻層5覆蓋遮蔽的區域、背對單邊植入方向的區域及該些電容溝槽33內壁的下半部，在未被該光阻層5覆蓋之單邊局部表面之氧化物膜43中形成數個離子植入氧化物區域43’，在此植入之離子可為磷離子。蝕刻氧化物膜43時，該些離子植入氧化物區域43’較未被離子植入之氧化物膜43具有很高的相對蝕刻速率(高蝕刻選擇比)。
接著如第十圖所示，移除該光阻層5並對該氧化物膜43進行蝕刻，所使用的蝕刻液可為稀釋氟化氫(DHF)，僅迅速移除高蝕刻速率的離子植入氧化物區域43’，而保留其他低蝕刻速率之未被離子植入之氧化物膜43，局部裸露出該導電氮化物膜42。
接著如第十一圖所示，對該導電金屬板41及該導電氮化物膜42進行蝕刻，可使用利於蝕刻鈦及氮化鈦的蝕刻液，移除局部無該氧化物膜43蓋覆區域之導電金屬板41及導電氮化物膜42，形成局部露出該介質層21之數個缺口7。最後，如第十二圖所示，蝕刻移除該些氧化物膜43，並藉由該些缺口7蝕刻移除該分隔溝槽31後側之所有介質層21，此時，該導電氮化物膜42為電容之下電極，完整的絕緣氮化物層22則提供該些電極良好的支撐作用。
請參閱第五圖至第六圖、第十三圖至第二十二圖，為本發明堆疊式動態隨機存取記憶體電容之單邊離子植入製程之第二實施例，本發明第二實施例之前段步驟，如第五圖至第六圖所示，與本發明第一實施例之前段步驟相同。
如第六圖及第十三圖所示，在該些導電金屬板41上表面及該些溝槽3內側壁形成一連續的導電氮化物膜42之後，在該導電氮化物膜42表面形成一連續的多晶矽膜44。接著如第十四圖所示，以單一傾斜方向進行單邊離子植入製程(植入方向如斜向箭頭)，僅將離子植入於面對單邊植入方向的區域表面，而不會植入於背對單邊植入方向的區域及該些溝槽3內壁的下半部，在單邊局部表面之多晶矽膜44中形成數個離子植入多晶矽區域44’，在此植入之離子可為硼離子。蝕刻多晶矽膜44時，該些離子植入多晶矽區域44’較未被離子植入之多晶矽膜44具有很低的相對蝕刻速率(低蝕刻選擇比)。
接著如第十五圖所示，形成一光阻層5填滿該些電容溝槽33，且覆蓋該些電容溝槽33開口周圍之頂部水平表面。接著如第十六圖所示，以傾斜方向進行多邊離子植入製程(植入方向如斜向箭頭)，將離子植入於未被該光阻層5覆蓋且面對多邊植入方向的區域表面，以補償之前單邊離子植入製程時部份未被離子植入的區域，在未被該光阻層5覆蓋之溝槽3內壁上半部及其開口周圍水平表面之多晶矽膜44中皆形成離子植入多晶矽區域44’，在此植入之離子可為硼離子。
接著如第十七圖所示，移除該光阻層5後形成一緩衝層6，該緩衝層6填滿該些溝槽3並蓋覆頂部之水平表面。接著如第十八圖所示，以化學機械拋光(Chemical Mechanical Polishing)將該絕緣氮化物層22頂面以上之膜層皆平整地磨除。該緩衝層6的質地較軟，在化學機械拋光的過程中作為一緩衝作用，避免直接破壞頂部表面，可得到較為平整的拋光表面。該緩衝層6可為一抗反射層(Anti-Reflection Coating,ARC)。
接著如第十九圖所示，將該些溝槽3內的緩衝層6表面蝕刻至低於溝槽開口之適當水平位置，其低於該絕緣氮化物層22底面，且高於該些離子植入多晶矽區域44’之最低水平位置。接著如第二十圖所示，對該多晶矽膜44進行蝕刻，僅迅速移除高蝕刻選擇比、裸露且未被離子植入之多晶矽膜44，而保留其他低蝕刻選擇比之離子植入多晶矽區域44’，局部裸露出該導電氮化物膜42。
接著如第二十一圖所示，對該導電氮化物膜42進行蝕刻，可使用利於蝕刻氮化鈦的蝕刻液，移除局部裸露之導電氮化物膜42，形成局部露出該介質層21之數個缺口7。最後，如第二十二圖所示，蝕刻移除該些緩衝層6及多晶矽膜44，並藉由該些缺口7蝕刻移除該分隔溝槽31後側之所有介質層21，此時，該導電氮化物膜42為電容之下電極，完整的絕緣氮化物層22則提供該些電極良好的支撐作用。此時其俯視結構如第二十三圖所示，該分隔溝槽31為長溝狀，該模型溝槽32及該些電容溝槽33略為圓柱溝狀。
本發明堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其具有下列優點：
1、不會有習知的蝕刻偏差問題，每個電容結構皆相同，具有良好的一致性。
2、完整的絕緣氮化物層22提供電容結構良好的支撐能力，避免倒塌。
3、本發明的第一實施例可省略所有化學機械拋光過程。
以上所述者，僅為本發明其中的較佳實施例而已，並非用來限定本發明的實施範圍，即凡依本發明申請專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。
 【習知】
1a．．．半導體基板
11a．．．導電插塞
2a．．．堆疊結構
21a．．．介質層
22a．．．絕緣氮化物層
24a．．．穿孔
25a．．．導電金屬板
26a．．．電容下電極
3a．．．柵格
【本發明】
1．．．半導體基板
11．．．導電插塞
2．．．堆疊結構
21．．．介質層
22．．．絕緣氮化物層
3．．．溝槽
31．．．分隔溝槽
32．．．模型溝槽
33．．．電容溝槽
41．．．導電金屬板
42．．．導電氮化物膜
43．．．氧化物膜
43’．．．離子植入氧化物區域
44．．．多晶矽膜
44’．．．離子植入多晶矽區域
5．．．光阻層
6．．．緩衝層
7．．．缺口
第一圖為習知技術的製程步驟剖視圖(一)。
第二圖為習知技術的製程步驟剖視圖(二)。
第三圖為習知技術的製程步驟剖視圖(三)。
第四圖為習知技術的製程步驟剖視圖(四)。
第五圖為本發明第一實施例及第二實施例的製程步驟剖視圖(一)。
第六圖為本發明第一實施例及第二實施例的製程步驟剖視圖(二)。
第七圖為本發明第一實施例的製程步驟剖視圖(三)。
第八圖為本發明第一實施例的製程步驟剖視圖(四)。
第九圖為本發明第一實施例的製程步驟剖視圖(五)。
第十圖為本發明第一實施例的製程步驟剖視圖(六)。
第十一圖為本發明第一實施例的製程步驟剖視圖(七)。
第十二圖為本發明第一實施例的製程步驟剖視圖(八)。
第十三圖為本發明第二實施例的製程步驟剖視圖(三)。
第十四圖為本發明第二實施例的製程步驟剖視圖(四)。
第十五圖為本發明第二實施例的製程步驟剖視圖(五)。
第十六圖為本發明第二實施例的製程步驟剖視圖(六)。
第十七圖為本發明第二實施例的製程步驟剖視圖(七)。
第十八圖為本發明第二實施例的製程步驟剖視圖(八)。
第十九圖為本發明第二實施例的製程步驟剖視圖(九)。
第二十圖為本發明第二實施例的製程步驟剖視圖(十)。
第二十一圖為本發明第二實施例的製程步驟剖視圖(十一)。
第二十二圖為本發明第二實施例的製程步驟剖視圖(十二)。
第二十三圖為本發明電容結構之俯視圖。
1．．．半導體基板
11．．．導電插塞
2．．．堆疊結構
21．．．介質層
22．．．絕緣氮化物層
3．．．溝槽
31．．．分隔溝槽
32．．．模型溝槽
33．．．電容溝槽
41．．．導電金屬板
42．．．導電氮化物膜

Claims (24)

  1. 一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，包括下列步驟：形成一堆疊結構於一半導體基板上；間隔地蝕刻貫穿該堆疊結構而形成數個溝槽；在該堆疊結構上表面及該些溝槽底部分別形成一導電金屬板，並在該些導電金屬板上表面及該些溝槽內側壁形成一導電氮化物膜，且在該導電氮化物膜表面形成一氧化物膜；形成一光阻層，該光阻層並填滿部分溝槽；進行斜向的單邊離子植入，在未被該光阻層覆蓋之單邊局部表面之氧化物膜中形成數個離子植入氧化物區域；移除該光阻層，並蝕刻移除該些離子植入氧化物區域；以及蝕刻移除無該氧化物膜蓋覆區域之導電金屬板及導電氮化物膜。
  2. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該半導體基板具有數個導電插塞，該堆疊結構包含一介質層及一絕緣氮化物層，該介質層位於該半導體基板之上，該絕緣氮化物層位於該介質層之上。
  3. 如申請專利範圍第2項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該介質層的材質為絕緣氧化物或多晶矽。
  4. 如申請專利範圍第2項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該些溝槽包含一分隔溝槽、至少一模型溝槽及數個電容溝槽，該些電容溝槽皆位於該分隔溝槽之後側並對應該些導電插塞，該模型溝槽位於該分隔溝槽及該些電容溝槽之間。
  5. 如申請專利範圍第4項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中在形成該光阻層之步驟中，該光阻層填滿該分隔溝槽及模型溝槽，且覆蓋該分隔溝槽及模型溝槽開口周圍之頂部水平表面。
  6. 如申請專利範圍第4項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該分隔溝槽為長溝狀，該模型溝槽及該些電容溝槽為圓柱溝狀。
  7. 如申請專利範圍第5項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中蝕刻移除無該氧化物膜蓋覆區域之導電金屬板及導電氮化物膜之後，更包括蝕刻移除該些氧化物膜及該分隔溝槽後側之介質層。
  8. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該導電金屬板的材質為鈦。
  9. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該導電氮化物膜的材質為氮化鈦。
  10. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該氧化物膜的材質為氧化矽。
  11. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該些離子植入氧化物區域所植入之離子為磷離子。
  12. 如申請專利範圍第1項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中蝕刻移除該些離子植入氧化物區域所使用的蝕刻液為氟化氫。
  13. 一種堆疊式動態隨機存取記憶體電容之單邊離子植入製程，包括下列步驟：形成一堆疊結構於一半導體基板上；間隔地蝕刻貫穿該堆疊結構而形成數個溝槽；在該堆疊結構上表面及該些溝槽底部分別形成一導電金屬板，並在該些導電金屬板上表面及該些溝槽內側壁形成一導電氮化物膜，且在該導電氮化物膜表面形成一多晶矽膜；進行斜向的單邊離子植入，在單邊局部表面之多晶矽膜中形成數個離子植入多晶矽區域；形成一光阻層，該光阻層並填滿部分溝槽；進行斜向的多邊離子植入，在未被該光阻層覆蓋之溝槽上半部及其開口周圍水平表面之多晶矽膜中形成離子植入多晶矽區域；移除該光阻層，並形成一緩衝層填滿該些溝槽並蓋覆頂部之水平表面；將該絕緣氮化物層頂面以上之膜層平整地磨除；將該些溝槽內的緩衝層表面蝕刻至低於溝槽開口；蝕刻移除裸露且未被離子植入之多晶矽膜；以及蝕刻移除裸露之導電氮化物膜。
  14. 如申請專利範圍第13項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該半導體基板具有數個導電插塞，該堆疊結構包含一介質層及一絕緣氮化物層，該介質層位於該半導體基板之上，該絕緣氮化物層位於該介質層之上。
  15. 如申請專利範圍第14項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中將該些溝槽內的緩衝層表面蝕刻至低於溝槽開口之步驟中，該緩衝層表面蝕刻至低於該絕緣氮化物層底面，且高於該些離子植入多晶矽區域之最低水平位置。
  16. 如申請專利範圍第14項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該介質層的材質為絕緣氧化物或多晶矽。
  17. 如申請專利範圍第14項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該些溝槽包含一分隔溝槽、至少一模型溝槽及數個電容溝槽，該些電容溝槽皆位於該分隔溝槽之後側並對應該些導電插塞，該模型溝槽位於該分隔溝槽及該些電容溝槽之間。
  18. 如申請專利範圍第17項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中在形成該光阻層之步驟中，該光阻層填滿該些電容溝槽。
  19. 如申請專利範圍第17項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該分隔溝槽為長溝狀，該模型溝槽及該些電容溝槽為圓柱溝狀。
  20. 如申請專利範圍第18項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中蝕刻移除裸露之導電氮化物膜之後，更包括蝕刻移除該些緩衝層、多晶矽膜及該分隔溝槽後側之介質層。
  21. 如申請專利範圍第13項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該導電金屬板的材質為鈦。
  22. 如申請專利範圍第13項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該導電氮化物膜的材質為氮化鈦。
  23. 如申請專利範圍第13項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該些離子植入多晶矽區域所植入之離子為硼離子。
  24. 如申請專利範圍第13項所述之堆疊式動態隨機存取記憶體電容之單邊離子植入製程，其中該緩衝層為一抗反射層。
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