TWI549168B - 電容器結構之製造方法及半導體裝置 - Google Patents

電容器結構之製造方法及半導體裝置 Download PDF

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Description

電容器結構之製造方法及半導體裝置
本發明涉及一種電荷儲存結構之製造方法，特別是指一種動態隨機存取記憶體之電容器結構之製造方法及半導體裝置。
動態隨機存取記憶體(Dynamic random access memory,DRAM)係屬於一種揮發性記憶體，其為多個記憶胞所組成並藉由字元線(Word Line,WL)與位元線(Bit Line,BL)彼此電性連接，其中每一個記憶胞包括一個電晶體及一個電容器；如此一來，便可利用電容器並配合電晶體開關以達到儲存不同電荷資料的目的，並且矩陣排列之電容器單元可配合位元線及字元線以達到動態隨機存取的效果。
隨著半導體產業的大力發展，如今積體電路元件的尺度已從微米進入深次微米(Deep sub-micron)的製程領域，對DRAM來說，即代表著每單位電容截面積以及電容間的距越來越小；基於電腦應用軟體的運算能力越趨強大，對記憶體容量的要求也就越來越高，針對在縮小電容器尺寸的同時還能夠增加單位面積之電容值的發展趨勢，傳統DRAM之電容器製程必須要有所變革，始能朝高階深次微米製程邁進。
一般來說，為了提高電容器之單位面積電容值以增加電荷儲存能力，常使用的方法有以下幾種：增加介電材料的介電係數、 減少介電層的厚度、增加電容器的電極接觸面積等等。但是，在微影製程技術的範疇內，因為曝光解析度(resolution)的緣故或者是光阻材質自身的特性，會使光阻的圖案線寬(line width)受到限制，此限制會連帶影響到上述之增加電容器的電極接觸面積之方式的發展。
雖然，我國第I399831號專利案揭露了一種雙面電容結構，此雙面電容結構可以增加電極之間的接觸面積，此雙面電容結構因為下電極的頂端附近還設置有分離的支撐結構，故可進一步防止電容結構於製程步驟中發生傾倒。惟，為了進一步提高DRAM的積集度(integration)，電容器必須提供足夠的電容量以維持訊號強度，因此在DRAM設計中特別會強調電容器的高度及電極厚度與電容量之關聯性；必須要說明的是，無論是增加電容器的高度還是使電極薄化，均會造成電容結構強度變弱而發生傾倒接觸短路而失效(Twin Bit Failure)。
除此之外，由下電極所構成之電容器的基本架構該支柱具有相當高的深寬比(aspect ratio)，因此在以濕蝕刻方式去除氧化層101的步驟中，容易因為蝕刻液的黏滯效應而使下電極產生彎曲(bending)的現象而影響到後續電容的製作品質，造成良率降低的問題。
因此，本發明人有鑑於傳統DRAM之電容器製程實在有其改良之必要性，遂以其多年從事相關領域的設計及專業製造經驗，積極地針對增加電容器的電極接觸面的方式進行改良研究，在各方條件的審慎考慮下，終於開發出本發明。
有鑑於現有技術存在之缺失，本發明提出一種電容器結構之製造方法及半導體裝置，此製造方法之製程簡單，且可以避免具有高深寬比的電容器結構因為蝕刻液的黏滯效應而發生傾倒，進 而可以增加電容下電極之有效表面積，達到提升電容的目的。
為達成上述目的及功效，本發明採用以下技術方法：一種電容器結構之製造方法，包括以下步驟：首先，提供一半導體基底；接著，形成一模板疊層於該半導體基底上，該模板疊層包含相互堆疊的至少一犧牲層及至少一圖案化補強層，其中該圖案化補強層具有複數個補強結構，且該些補強結構進一步界定出複數個校準孔；隨後，形成一支撐層於該模板疊層上；之後，通過該些校準孔選擇性地移除該支撐層及該模板疊層，以形成複數個深溝槽；之後，形成一下電極於各該些深溝槽的內壁面，其中該些下電極為該些補強結構所抵接；之後，選擇性地移除該支撐層、該模板疊層及該些下電極，以形成複數個位於該些校準孔上方的開口；最後，通過該些開口及該些校準孔完全移除該模板疊層中之該犧牲層。
基於上述之方法，本發明另提出一種半導體裝置，包括一半導體基底、至少一圖案化補強層、複數個下電極及一支撐層。其中，該圖案化補強層係形成於該半導體基底的上方，該圖案化補強層具有複數個補強結構，且該些補強結構進一步界定出複數個校準孔；該些下電極中的N個對應穿過各該些校準孔而形成於該半導體基底上且為該些補強結構所抵接，N為大於或等於1之整數；該支撐層係形成於該圖案化補強層的上方且位於該些下電極之間。
根據本發明之一變化實施例，本發明還提出一種半導體裝置，包括一半導體基底、一第一圖案化補強層、一第二圖案化補強層、複數個下電極及一支撐層。其中該第一圖案化補強層係形成於該半導體基底的上方，該第一圖案化補強層具有複數個第一補強結構，且該些第一補強結構進一步界定出複數個第一圖形校準孔；該第二圖案化補強層係形成於該第一圖案化補強層的上方，該第二圖案化補強層具有複數個第二補強結構，且該些第二 補強結構進一步界定出複數個第二圖形校準孔；該些下電極中的N個對應穿過各該些第一圖形校準孔而形成於該半導體基底上，該些下電極中的M個對應穿過各該些第二圖形校準孔而形成於該半導體基底上，N及M為大於或等於1之整數，且N不等於M，其中該些下電極為該些補強結構所抵接；該支撐層係形成於該第二圖案化補強層的上方且位於該些下電極之間。
本發明至少具有以下有益效果：本發明之方法預先於模板層中設置至少一圖案化補強層(圖案化補強層之數量較佳隨著電容器下電極之高度而增加)，除了能增加下電極之有效表面積以提升電容有效表面積外，還能省去後續以光阻定義蝕刻範圍的步驟，達到製程減化和良率提升的目的。
再者，本發明之方法係通過至少一圖案化補強層之自我校準孔在模板層中形成電容器溝槽，因此可對電容器溝槽之位置作多重檢視，以檢知其是否發生偏移。
以上關於本發明內容的說明以及以下實施方式的說明係用以舉例並解釋本創作的原理，並且提供本發明之專利申請範圍進一步的解釋。
1‧‧‧半導體基底
10‧‧‧基板
10a‧‧‧陣列區
11‧‧‧埋入式位元線
12‧‧‧位元線接觸窗
13‧‧‧導電結構
10b‧‧‧周邊區
14‧‧‧電晶體
15‧‧‧導電結構
2‧‧‧模板疊層
21‧‧‧犧牲層
21a‧‧‧第一犧牲層
21b‧‧‧第二犧牲層
21c‧‧‧第三犧牲層
22‧‧‧圖案化補強層
221‧‧‧補強結構
222‧‧‧校準孔
22a‧‧‧第一圖案化補強層
221a‧‧‧第一補強結構
222a‧‧‧第一校準孔
22b‧‧‧第二圖案化補強層
221b‧‧‧第二補強結構
222b‧‧‧第二校準孔
3‧‧‧支撐層
4‧‧‧遮罩層
5‧‧‧深溝槽
6‧‧‧下電極
7‧‧‧圖案化光阻層
8‧‧‧開口
C‧‧‧電容器預定成型區域
d1‧‧‧間隔距離
圖1為本發明之電容器結構之製造方法之流程示意圖。
圖2為本發明之電容器結構之製造方法之前段製程示意圖。
圖3A至3C為本發明之圖案化補強層之上視示意圖。
圖4至7為電容器結構之製造方法之後段製程示意圖。
本發明係為一種電容器結構之製造方法，其特點是先在模板層中設置圖案化補強層，而後通過圖案化補強層中之自我校準孔進行蝕刻以去除犧牲層，如此可省去後續以光阻定義蝕刻範圍的 步驟，進而可達到製程減化和良率提升的目的；進一步地，藉由所述圖案化補強層中之補強結構抵接著電容器之下電極，可防止下電極架構在後續濕蝕刻程序中產生彎曲，以解決高深寬比的電容器容易發生傾倒的問題。
下文中將配合所附圖式以更充分地描述本發明之實施例，讓本領域的技術人員可經由實施例揭露內容而輕易了解本發明的特點和功效。需要說明的是，本發明的尚可採取多種不同的形式來施行，且圖式中為明確起見可能誇示各層/區域的尺寸而未按照實際比例繪示。
請參考圖1，為本發明之電容器結構之製造方法之流程示意圖，並請配合參考圖2至7，為對應本發明之電容器結構之製造方法之製程示意圖。如圖1所示，所述電容器結構之製造方法包括以下之步驟：
步驟S10：提供一半導體基底1。如圖2所示，所述半導體基底1上可區分成一陣列區10a(Array region)以及至少一陣列區10a一側的周邊區10b(Peripheral region)，所述陣列區10a中形成有多數條埋入式位元線11、多數個位元線接觸窗12及數個導電結構13，而所述周邊區10b中形成有多數個電晶體14及多數個導電結構15。需說明的是，上述該些元件可以任何習知製程形成，所以在此不予贅述。
具體而言，提供一半導體基底1的步驟如下：首先，準備一基板10，係定義有一陣列區10a及一環繞於陣列區10a之周邊區10b；接著，形成複數條埋入式位元線11於基板10之陣列區10a中；之後，形成複數個位元線接觸窗12於基板10之陣列區10a中且交錯排列於該些埋入式位元線11之間，意即相鄰兩條埋入式位元線11之間有一位元線接觸窗12；之後，形成複數個導電結構13於該些位元線接觸窗12上，可作為電性連接電容器之下電極底端(未繪示)之導電插塞。
另外，周邊區10b中之電晶體14及導電結構15可於進行上述該些步驟時同步成型，或於上述該些步驟完成之後再形成於基板10之周邊區10b上。所述電晶體○可為但不限於金氧半場效電晶體(MOSFET)，所述導電結構13可作為電性連接源極區/汲極區之接觸窗(未標示)之導電插塞。
步驟S11：形成一模板疊層2於半導體基底1上。同樣如圖2所示，所述模板疊層2為至少一犧牲層21以及至少一圖案化補強層22相互堆疊所構成，值得說明的是，本發明之圖案化補強層22具有複數個補強結構221，此除了能維持電容器之下電極的結構性外，還能預先定義出電容器之預定成型區域(未標示)以提升良率。原因在於，所述補強結構221可界定出複數個校準孔222，而通過校準孔222成型之電容器之間可保持適當有效距離，以提高DRAM之積極度。
如圖3A所示，在一實施例中，所述圖案化補強層22上可形成複數個呈矩陣排列之校準孔222，其中兩相鄰的校準孔222之間具有一間隔距離d1，每一個校準孔222為圓形且可以定義出一個電容器之預定成型區域C。另如圖3B所示，在一變化實施例中，所述圖案化補強層22上可形成複數個呈緊密蜂巢狀排列之校準孔222，其中每一個校準孔222為六邊形且可以定義出N個電容器之預定成型區域C，N為大於1之整數。又如圖3C所示，在另一變化實施例中，所述圖案化補強層22之校準孔222無特定排列方式，其中每一個校準孔222為矩形且可以定義出M個電容器之預定成型區域C，M為大於或等於1之整數。
請復參考圖2，值得注意的是，為了增加電容器之深寬比(A/R)以提高單位面積電容值，在形成一模板疊層2於半導體基底1上的步驟中，可採用以下步驟：首先，形成一第一犧牲層21a於半導體基底1上，所述第一犧牲層21a之材質可為但不限於硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、未摻雜矽 玻璃(USG)或四乙氧基矽烷(TEOS)，且可由任何習知製程形成；接著，形成一第一圖案化補強層22a於第一犧牲層21a上，其中第一圖案化補強層22a上預先利用習知微影暨蝕刻技術形成有複數個第一補強結構221a，用以抵頂並支持後續步驟形成之電容器的電極結構，而該些第一補強結構221a進一步界定出複數個第一圖形校準孔222a，其形狀可為但不限於圓形、三角形、矩形、五邊形或六邊形。
在形成第一圖案化補強層22a之後，形成一第二犧牲層21b於第一圖案化補強層22a上，第二犧牲層21b與第一犧性層21a可根據製程需求而選擇為相同材質或不同材質；之後，形成一第二圖案化補強層22b於第二犧牲層21b上，所述第二圖案化補強層22b上同樣預利用習知微影暨蝕刻技術形成有複數個第二補強結構221b，用以抵頂並加強對電容器之電極結構的支持，而該些第二補強結構221b進一步界定出複數個第二圖形校準孔222b，其形狀可為但不限於圓形、三角形、矩形、五邊形或六邊形。最後，形成一第三犧牲層21c於第二圖案化補強層22上，第三犧牲層21c同樣可依照製程需求而選擇與第一犧牲層21a/第二犧牲層21b相同或不同之材質。
進一步值得注意的是，第二圖形校準孔222b的形狀可以和第一圖形校準孔222a的形狀相同或不同，而且第一、第二圖形校準孔222a、222b可分別定義出不同數量的電容器之預定成型區域C，本發明不對此進行限制。換言之，舉凡是在模板疊層2中預先形成至少一圖案化補強層22以定義電容器之預定成型區域C並支托電極結構者，均屬於本發明所公開內容之範疇。
步驟S12：依序形成一支撐層3及一硬遮罩層4於模板疊層2上。同樣如圖2所示，支撐層3之材質可為但不限於氮化矽或氮氧化矽，而硬遮罩層4可為含氧化物之材質，形成支撐層3、硬遮罩層4之方法例如為化學氣相沉積法。
步驟S13：通過校準孔222進行選擇性蝕刻，以形成複數個深溝槽5。如圖2及4所示，形成複數個深溝槽5的步驟如下：首先，對硬遮罩層4進行圖案化，在硬遮罩層4上形成電容陣列(Array of capacitors)之圖案；隨後，利用對支撐層3和模板疊層2之材質具有較高之蝕刻反應選擇比(Etch selectivity)的蝕刻氣體，並經由圖案化之硬遮罩層4進行蝕刻，以將硬遮罩層4去除並形成貫穿支撐層3和模板疊層2之深溝槽5。
在一較佳的實施例中，於進行蝕刻時可對應穿過第一圖案化補強層22a之第一圖形校準孔222a而形成N個深溝槽5，同時也可對應穿過第二圖案化補強層22b之第二圖形校準孔222b而形成M個深溝槽5，N及M為大於或等於1之整數。藉此，本發明之電容器結構之製造方法實可透過圖案化補強層22之校準孔222對深溝槽5之位置作多重檢視，以檢知其是否發生偏移。
步驟S14：形成下電極6於該些深溝槽5之內壁面。如圖2及5所示，形成下電極6的步驟如下：首先，形成一電極材料(如氮化鈦)以連續地覆蓋支撐層3之外表面及深溝槽5之內側壁；隨後，對支撐層3上方之電極材料進行化學機械研磨(CMP)以將之去除，如此留下來的電極材料即成型為下電極6，其可為但不限於中空圓柱狀。更進一步值得注意的是，成型於深溝槽5之內壁面的下電極6可為圖案化補強層22之補強結構221所支托，如此可防止下電極6於後續濕蝕刻時因為蝕刻液之黏滯效應而產生彎曲，甚至發生傾倒。
步驟S15：進行選擇性蝕刻，以形成複數個位於校準孔222上方的開口8。如圖6所示，形成下電極6的步驟如下：首先，形成一圖案化光阻層7於支撐層3上以定義出開口8圖形；接著，以圖案化光阻層7作為罩幕蝕刻部分支撐層3、第二犧牲層21b及下電極6，以形成該些開口8；之後，利用乾式或濕式去光阻方式將圖案化光阻層7去除。
步驟S16：通過該些開口8及校準孔222完全移除模板疊層2之犧牲層21。如圖2及7所示，具體而言，於此步驟中可使用對模板疊層2之第一、第二及第三犧牲層21a、21b、21c同時具有較高之蝕刻反應選擇比的蝕刻液，並透過第一及第二校準孔222a、222b以將其完全去除，同時留下第一及第二補強層22a、22b以支托下電極6，完全不需要以光阻定義蝕刻液之蝕刻範圍的步驟。
請復參考圖2及7，所述電容器下電極之製造方法之技術特徵已詳述如上，於是本發明另提供一種半導體裝置，包括一半導體基底1、一第一圖案化補強層22、一第二圖案化補強層22、複數個下電極6及一支撐層3。
具體而言，第一圖案化補強層22形成於半導體基底1上方且具有複數個第一補強結構221，該些第一補強結構221進一步界定出複數個第一圖形校準孔222；第二圖案化補強層22形成於半導體基底1上方且具有複數個第二補強結構221，該些第二補強結構221進一步界定出複數個第二圖形校準孔222；該些下電極6之其中N個對應穿過各該些第一圖形校準孔222而形成於半導體基底1上，該些下電極6之其中M個則對應穿過各該些第二圖形校準孔222而形成於半導體基底1上，所述N及M為大於等於1之整數，且N可以和M相同或不同，其中該些下電極6可為該些第一及第二補強結構221a、221b所抵接；該支撐層3形成於該第二圖案化補強層22的上方且位於該些下電極6之間。
更詳細地說，所述半導體基底1包括一基板10、複數個埋入式位元線11、複數個位元線接觸窗12及複數個導電結構13。其中該些埋入式位元線11形成於基板10中，各該些位元線接觸窗12分別位於相鄰的兩埋入式位元線11之間，該些導電結構13分別形成於位元線接觸窗12上並與該些下電極6相接觸。需說明的是，由於上述之所有元件的形成方式可以如前文所述，所以不再 重覆。
綜上所述，相較於習知利用光阻在補強層上定義蝕刻範圍之電容器製程，本發明至少具有下列優點：
1.本發明之方法預先於模板層中設置至少一圖案化補強層(圖案化補強層之數量較佳隨著電容器下電極之高度而增加)，除了能增加下電極之有效表面積以提升電容有效表面積外，還能省去後續以光阻定義蝕刻範圍的步驟，達到製程減化和良率提升的目的。
2.本發明之方法係通過至少一圖案化補強層之自我校準孔在模板層中形成電容器溝槽，因此可對電容器溝槽之位置作多重檢視，以檢知其是否發生偏移。
3.本發明之方法藉由至少一圖案化補強層中之補強結構以抵頂著電容器下電極，可避免具有高深寬比的電容器結構因為蝕刻液的黏滯效應而發生傾倒，進而可解決高深寬比的電容器容易發生傾倒的問題。
4.利用本發明之方法所製成之電容器結構具有優異的單位面積電容值以及元件積集度，且應用該電容器結構之半導體裝置可同時達到微型化和效能提升之目的。
綜上所述，本發明實已符合發明專利之要件，依法提出申請。惟以上所揭露者，僅為本發明較佳實施例而已，自不能以此限定本案的權利範圍，因此依本案申請範圍所做的均等變化或修飾，仍屬本案所涵蓋的範圍。
1‧‧‧半導體基底
10‧‧‧基板
10a‧‧‧陣列區
11‧‧‧埋入式位元線
12‧‧‧位元線接觸窗
13‧‧‧導電結構
10b‧‧‧周邊區
14‧‧‧電晶體
15‧‧‧導電結構
22‧‧‧圖案化補強層
22a‧‧‧第一圖案化補強層
22b‧‧‧第二圖案化補強層
3‧‧‧支撐層
5‧‧‧深溝槽
6‧‧‧下電極

Claims (10)

  1. 一種電容器結構之製造方法，包括以下步驟：提供一半導體基底；形成一模板疊層於該半導體基底上，該模板疊層包含相互堆疊的至少一犧牲層及至少一圖案化補強層，其中該圖案化補強層具有複數個補強結構，且該些補強結構進一步界定出複數個校準孔；形成一支撐層於該模板疊層上；通過該些校準孔選擇性地移除該支撐層及該模板疊層，以形成複數個深溝槽；形成一下電極於各該些深溝槽的內壁面，其中該些下電極為該些補強結構所抵接；選擇性地移除該支撐層、該模板疊層及該些下電極，以形成複數個位於該些校準孔上方的開口；以及通過該些開口及該些校準孔完全移除該模板疊層中之該犧牲層。
  2. 如請求項1所述的電容器結構之製造方法，其中該提供一半導體基底的步驟包括：提供一基板；形成複數個埋入式位元線於該基板中；形成複數個位元線接觸窗於該基板中，並與該些埋入式位元線呈交錯排列；以及形成複數個導電結構於該些位元線接觸窗上，且該些導電結構分別電性連接該些下電極的底端。
  3. 如請求項1所述的電容器結構之製造方法，其中該形成一模板疊層於該半導體基底上的步驟包括：形成一第一犧牲層於該半導體基底上；形成一第一圖案化補強層於該半導體基底上，其中該第一圖案 化補強層具有複數個第一圖形校準孔；形成一第二犧牲層於該第一圖案化補強層上；形成一第二圖案化補強層於該第二犧牲層上，其中該第二圖案化補強層具有複數個第二圖形校準孔，且該些第二圖形校準孔之形狀係不同於該些第一圖形校準孔之形狀；以及形成一第三犧牲層於該第二圖案化補強層上。
  4. 如請求項3所述的電容器結構之製造方法，其中各該些第一圖形校準孔之形狀為圓形、三角形、矩形、五邊形或六邊形，各該些第二圖形校準孔之形狀為圓形、三角形、矩形、五邊形或六邊形。
  5. 如請求項3所述的電容器結構之製造方法，其中該通過該些校準孔選擇性地移除該支撐層及該模板疊層的步驟中係對應穿過各該些第一圖形校準孔而形成有N個深溝槽，並對應穿過各該些第二圖形校準孔而形成有M個深溝槽，N及M為大於或等於2之整數，且N不等於M。
  6. 一種半導體裝置，包括：一半導體基底；至少一圖案化補強層，係形成於該半導體基底的上方，該圖案化補強層具有複數個補強結構，且該些補強結構進一步界定出複數個校準孔；複數個下電極，該些下電極中的N個對應穿過各該些校準孔而形成於該半導體基底上，N為大於或等於2之整數，其中該些下電極為該些補強結構所抵接；以及一支撐層，係形成於該圖案化補強層的上方且位於該些下電極之間。
  7. 如請求項6所述的半導體裝置，其中該半導體基底包括一基板、複數個埋入式位元線、複數個位元線接觸窗及複數個導電結構，該些埋入式位元線係形成於該基板中，各該些位元線接觸 窗係形成於相鄰的兩埋入式位元線之間，該些導電結構係形成於該些位元線接觸窗上並分別抵接該些下電極的底端。
  8. 一種半導體裝置，包括：一半導體基底；一第一圖案化補強層，係形成於該半導體基底的上方，該第一圖案化補強層具有複數個第一補強結構，且該些第一補強結構進一步界定出複數個第一圖形校準孔；一第二圖案化補強層，係形成於該第一圖案化補強層的上方，該第二圖案化補強層具有複數個第二補強結構，且該些第二補強結構進一步界定出複數個第二圖形校準孔；複數個下電極，該些下電極中的N個對應穿過各該些第一圖形校準孔而形成於該半導體基底上，該些下電極中的M個對應穿過各該些第二圖形校準孔而形成於該半導體基底上，N及M為大於或等於2之整數，且N不等於M，其中該些下電極為該些補強結構所抵接；以及一支撐層，係形成於該第二圖案化補強層的上方且位於該些下電極之間。
  9. 如請求項8所述的半導體裝置，其中各該些第一圖形校準孔之形狀為圓形、三角形、矩形、五邊形或六邊形，各該些第二圖形校準孔之形狀為圓形、三角形、矩形、五邊形或六邊形。
  10. 如請求項8所述的半導體裝置，其中該半導體基底包括一基板、複數個埋入式位元線、複數個位元線接觸窗及複數個導電結構，該些埋入式位元線係形成於該基板中，各該些位元線接觸窗係形成於相鄰的兩埋入式位元線之間，該些導電結構係分別形成於該些位元線接觸窗上並分別抵接該些下電極的底端。
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