KR20140028910A - 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법 - Google Patents

비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

비대칭 형상의 비트라인 컨택을 구비함으로써 인접 스토리지 노드 컨택과의 단락을 방지하고, 액티브영역과의 접촉면적을 증가시켜 컨택저항을 개선할 수 있는 구조의 반도체 소자와, 그 제조방법, 그리고 반도체 소자의 컨택 형성방법을 개시한다. 본 발명의 컨택 형성방법은, 반도체기판에 액티브영역을 형성하는 단계와, 반도체기판 상에, 액티브영역에 교차하는 라인 형상의 제1 절연층 패턴을 형성하는 단계와, 제1 절연층 패턴 사이를 채우면서 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계와, 액티브영역의 표면 일부를 노출하면서, 제1 방향으로는 제1 절연층 패턴 및 제2 절연층을 노출하고, 제1 방향에 수직인 제2 방향으로는 제2 절연층만 노출하는 컨택홀을 형성하는 단계와, 제2 절연층의 측면을 선택적으로 식각하여 컨택홀을 제2 방향으로 확장시키는 단계, 및 확장된 컨택홀을 채우는 도전층을 형성하는 단계를 포함한다.

Description

비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having asymmetry bit line contact and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 DRAM(dynamic random access memory)과 같은 반도체 장치는 다수의 트랜지스터들과, 트랜지스터들과 연결되어 정보를 저장하기 위한 캐패시터들을 포함한다. 트랜지스터들은 반도체 기판의 표면 부위에 정의된 다수의 액티브영역들에 형성되며, 캐패시터들은 컨택 패드(contact pad)와 컨택 플러그(contact plug) 등을 통해 트랜지스터들과 각각 연결된다. 최근 반도체 장치의 집적도가 높아짐에 따라 단위 셀이 차지하는 면적이 급격하게 감소하고 있으며, 셀 면적의 감소를 극복하기 위하여 초미세 공정의 개발뿐만 아니라 단위 셀에 대한 구조적인 변화가 시도되고 있다. 예를 들면, 미합중국 특허 제6,809,364호에는 서로 다른 방향들로 연장되는 액티브영역들, 워드라인들 및 비트라인들을 갖는 반도체 장치가 개시되어 있다.
상기 특허에 따르면, 제1 방향으로 연장되는 워드라인과, 제1 방향에 직교하는 제2 방향으로 연장되는 비트라인, 그리고 제1 방향에 대해 일정 각도 어긋나게 배치된 액티브영역들을 포함한다. 그런데, 비트라인 컨택과 인접 스토리지 노드 컨택이 매우 근접하게 형성되므로 이들 사이에서 빈번하게 브릿지(bridge) 현상이 발생한다. 이러한 브릿지 현상은 비트라인들 사이에서 자기정렬되는 스토리지 노드 컨택과 인접하는 비트라인 컨택 사이의 간격이 매우 작기 때문에 발생하는데, 이러한 현상을 방지하기 위한 구조 및 공정에 대한 개선이 요구되고 있다.
본 발명이 해결하려는 과제는, 비대칭 형상의 비트라인 컨택을 구비함으로써 인접 스토리지 노드 컨택과의 단락을 방지하고, 액티브영역과의 접촉면적을 증가시켜 컨택저항을 개선할 수 있는 구조의 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 비대칭 형상의 컨택을 형성하는 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 비대칭 형상의 비트라인 컨택을 갖는 반도체 소자의 적합한 제조방법을 제공하는 것이다.
본 발명의 일 관점에 따른 반도체 소자는, 제1 방향을 따라 길게 배치되며 상기 제1 방향과 수직인 제2 방향으로 상호 이격되도록 배치되는 워드라인들; 제2 방향을 따라 길게 배치되며 제1 방향으로 상호 이격되도록 배치되는 비트라인들; 제2 방향과 일정 각도 어긋나도록 배치되며, 워드라인에 의해 한정되는 중앙의 제1 불순물영역 및 양 가장자리의 제2 불순물영역들을 갖는 액티브영역; 제1 불순물영역을 노출하면서 측면으로 제1 방향으로는 제1 절연막을 노출하고 제2 방향으로는 소정의 식각 공정에서 제1 절연막에 대해 빠른 식각률을 갖는 제2 절연막을 노출하게 형성된 비대칭 형태의 비트라인 컨택홀; 및 비트라인 컨택홀 내에 배치되어 제1 불순물영역과 비트라인을 연결하며, 제2 방향으로의 장축 및 제1 방향으로의 단축을 갖는 비대칭 형태로 이루어진 비트라인 컨택을 포함한다.
상기 제1 절연막 및 제2 절연막은, 산화막 또는 질화막 중의 어느 하나일 수 있다.
상기 비트라인 컨택과 비트라인 컨택홀 내벽 사이에 개재된 절연막 스페이서를 더 포함할 수 있다.
상기 비트라인 컨택은 제2 방향으로 확장된 타원(oval) 형태일 수 있다.
상기 비트라인들 사이에 배치되며 상기 액티브영역의 제2 불순물영역과 접속되는 스토리지 노드 컨택을 더 포함할 수 있다.
본 발명의 일 관점에 따른 반도체 소자의 컨택 형성방법은, 반도체기판에 액티브영역을 형성하는 단계; 상기 반도체기판 상에, 액티브영역에 교차하는 라인 형상의 제1 절연층 패턴을 형성하는 단계; 제1 절연층 패턴 사이를 채우면서 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계; 액티브영역의 표면 일부를 노출하면서, 제1 방향으로는 제1 절연층 패턴 및 제2 절연층을 노출하고, 제1 방향에 수직인 제2 방향으로는 제2 절연층만 노출하는 컨택홀을 형성하는 단계; 제2 절연층의 측면을 선택적으로 식각하여 컨택홀을 제2 방향으로 확장시키는 단계; 및 확장된 컨택홀을 채우는 도전층을 형성하는 단계를 포함한다.
상기 제1 절연층 패턴과 제2 절연층은 소정의 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성할 수 있다.
상기 컨택홀을 형성하는 단계에서, 상기 제1 절연층 패턴 및 제2 절연층에 대해 비슷한 식각률을 나타내는 식각 조건으로 식각할 수 있다.
상기 컨택홀을 제2 방향으로 확장하는 단계에서, 상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시할 수 있다.
상기 등방성 식각은 플라즈마를 이용한 건식 식각 또는 식각 용액을 이용한 습식 식각으로 진행할 수 있다.
본 발명의 일 관점에 따른 반도체 소자의 제조방법은, 반도체기판에 액티브영역들을 형성하는 단계; 상기 액티브영역들에 교차되면서 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들의 배열을 형성하는 단계; 상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계; 상기 액티브영역의 표면 일부를 노출하면서, 상기 제1 방향으로는 상기 제1 절연층 패턴 및 제2 절연층을 노출하고, 상기 제1 방향에 수직인 제2 방향으로는 상기 제2 절연층만 노출하는 컨택홀을 형성하는 단계; 상기 제2 절연층의 측면을 선택적으로 식각하여 상기 컨택홀을 제2 방향으로 확장하는 단계; 상기 확장된 컨택홀을 채우는 컨택 패턴을 형성하는 단계; 컨택 패턴이 형성된 반도체기판 상부에 도전층을 형성하는 단계; 상기 도전층을 패터닝하여 상기 제2 방향으로 연장되면서 상기 컨택 패턴과 접속하는 비트라인을 형성하는 단계; 상기 비트라인에 노출된 상기 컨택 패턴을 식각하여 상기 비트라인에 정렬되는 비트라인 컨택을 형성하는 단계; 상기 비트라인 및 비트라인 컨택의 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 상기 비트라인 및 비트라인 컨택과 격리되며 상기 액티브영역에 접속되는 스토리지 노드 컨택을 형성하는 단계를 포함한다.
일 예에서, 상기 제1 절연층 패턴은 워드라인이 형성되는 영역을 한정하는 마스크 패턴일 수 있다.
상기 제1 절연층 패턴과 제2 절연층은 소정의 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성할 수 있다.
상기 컨택홀을 형성하는 단계에서, 상기 제1 절연층 패턴 및 제2 절연층에 대해 비슷한 식각률을 나타내어 상기 제1 절연층 패턴 및 제2 절연층이 함께 식각되는 조건으로 식각할 수 있다.
상기 컨택홀을 제2 방향으로 확장하는 단계에서, 상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시할 수 있다.
상기 등방성 식각은 플라즈마를 이용한 건식 식각 또는 식각 용액을 이용한 습식 식각으로 진행할 수 있다.
상기 제1 절연층 패턴은 산화막으로 형성하고, 상기 제2 절연층은 질화막으로 형성할 수 있다.
상기 컨택홀을 제2 방향으로 확장하는 단계 후, 상기 컨택홀의 크기(CD) 및 프로파일을 조절하기 위하여 습식 식각 용액에 디핑(dipping)하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 및 그 제조방법에 따르면, 비트라인 컨택 에지부와 스토리지 노드 컨택 사이의 간격이 증가하여 두 컨택 사이의 단락을 방지할 수 있다. 또한, 확장된 비트라인 컨택으로 인해 액티브영역과의 접촉 면적이 증가하므로 비트라인 컨택의 저항이 감소하는 이점도 있다. 또한, 절연층들에 컨택홀을 형성한 후 절연층들 사이의 식각률의 차이를 이용하여 컨택홀을 확장함으로써 패턴 미세화에 따른 노광 공정의 한계로 인해 마스크 상에서 형성하지 못하는 타원 형상의 비트라인 컨택을 형성할 수 있다.
도 1은 종래기술에 따른 반도체 소자의 레이아웃을 설명하기 위한 평면도이다.
도 2는 본 발명에 따른 반도체 소자의 레이아웃을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 구조를 설명하기 위한 단면도들이다.
도 4a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
본 발명에 대한 설명에 앞서, 본 발명과의 비교를 위해 미합중국 특허 제6,809,364호에 개시된 반도체 장치를 간략히 설명한다.
도 1은 반도체 장치의 일 예를 설명하기 위하여 나타내 보인 평면도이다.
도 1을 참조하면, 반도체기판의 제1 방향으로 연장되는 다수의 액티브영역들(12)이 배치되고, 액티브영역(12) 상에는 제1 방향과 다른 제2 방향으로 연장되며, 액티브영역(12)과 교차하도록 워드라인(20)이 배치된다. 워드라인(20)과 인접하는 액티브영역(12)의 표면 부위들에는 트랜지스터의 소스/드레인으로서 기능하는 불순물영역들이 형성된다. 워드라인(20) 상부에는 액티브영역의 불순물영역들과 전기적으로 연결되는 비트라인(30)이 배치된다. 비트라인(30)은 워드라인(20)과 수직인 제3 방향으로 연장하며, 액티브영역(12)의 중앙부와 각각 교차한다. 비트라인(30) 상부에는 데이터 저장을 위한 캐패시터들(미도시)이 형성되며, 각각의 캐패시터의 스토리지 전극은 스토리지 노드 컨택(50)에 의해 액티브영역(12)의 불순물영역들에 전기적으로 연결된다. 도면 부호 40은 비트라인 컨택을 나타낸다.
그런데, 비트라인들(30) 사이에서 자기정렬되는 스토리지 노드 컨택(50)과 인접하는 비트라인 컨택(40) 사이의 간격이 매우 좁기 때문에, 비트라인 컨택(40)과 인접 스토리지 노드 컨택(50) 사이에서 빈번하게 단락(short)이 발생하게 된다.
이러한 비트라인 컨택과 스토리지 노드 컨택 사이의 단락을 방지하기 위해 본 발명에서는, 비트라인 컨택을 비트라인 방향으로 확장시켜 타원(oval) 형상과 같은 비대칭 형태로 형성하는 것을 특징으로 한다. 그런데, 패턴 크기의 미세화에 따른 노광 공정의 한계로 인해 비대칭 형상의 비트라인 컨택은 마스크 패터닝만으로 형성하기 어려운 점이 있다. 본 발명에서는, 마스크를 이용하여 둥근 원(circle) 형태의 비트라인 컨택홀을 형성한 후, 하부 패턴 구조의 특성 및 식각 공정에서의 막질 간 식각률의 차이를 이용하여 추가 식각을 실시함으로써 원(circle) 형태의 비트라인 컨택홀을 타원(oval) 형태로 변형시킨다. 예를 들면, 비트라인 컨택홀이 형성될 구조를 X축 방향(워드라인 방향)으로는 산화막으로 형성하고, Y축 방향(비트라인 방향)으로는 질화막으로 형성한 후, 원(circle) 모양의 1차 비트라인 컨택홀을 형성하여 산화막과 질화막을 노출시킨 다음, 산화막에 대한 고선택비를 갖는 식각 조건으로 등방성 식각을 추가 실시함으로써, 비트라인 컨택홀이 Y축 방향으로만 확장되도록 하여 최종적으로 타원 형상으로 만들어지게 한다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 평면도이고, 도 3a 및 도 3b는 도 2의 A-A' 방향 및 B-B' 방향을 따른 단면도들이다. 도면에서는 X축 방향으로 워드라인이 배치되고, Y축 방향으로 비트라인이 배치된 경우를 나타내었다.
도 2 내지 도 3b를 참조하면, 본 발명에 따른 반도체 소자는, 제1 방향을 따라 길게 배치되며 제1 방향과 수직인 제2 방향으로 상호 이격되도록 배치되는 워드라인들(110)과, 제2 방향을 따라 길게 배치되며 제1 방향으로 상호 이격되도록 배치되는 비트라인들(142)과, 제2 방향과 일정 각도 어긋나도록 배치되며, 워드라인(110)에 의해 한정되는 중앙의 제1 불순물영역(120) 및 양 가장자리의 제2 불순물영역들(122)을 갖는 액티브영역들(102), 및 제1 불순물영역(120)과 비트라인(142)을 전기적으로 연결하며 제2 방향으로의 장축 및 제1 방향으로의 단축을 갖는 비대칭 형태로 이루어진 비트라인 컨택(134)을 포함한다.
보다 구체적으로, 반도체기판(100)에는 소자분리막(104)에 의해 한정되는 다수의 액티브영역들(102)이 배치되는데, 제2 방향과 일정 각도 어긋나도록 배치된다. 각각의 액티브영역(102)의 중심부가 인접하는 액티브영역의 단부들 사이에 배열된다. 액티브영역(102) 상에는 제2 방향에 직교하는 제1 방향으로 연장되며, 액티브영역(102)과 교차하면서 워드라인(110)이 배치된다. 워드라인(110)과 인접하는 액티브영역(102)의 표면 부위들에는 트랜지스터의 소스/드레인으로서 기능하는 불순물영역들(120, 122)이 형성된다. 즉, 각각의 액티브영역(102)에는 두 개의 트랜지스터가 형성되며, 각각의 액티브영역(102)의 중앙부에는 두 트랜지스터가 공유하는 제1 불순물영역(120)이 형성되고, 양측 단부들에는 제2 불순물영역들(122)이 형성된다.
워드라인(110) 상부에는 액티브영역의 제1 불순물영역(120)과 전기적으로 연결되는 비트라인(142)이 배치된다. 비트라인(142)은 워드라인(110)과 수직하는 제2방향으로 연장되며, 액티브영역(102)의 중앙부와 각각 교차한다. 비트라인(142) 상부에는 데이터 저장을 위한 캐패시터들(미도시)이 형성되며, 각 캐패시터의 스토리지 전극은 액티브영역(102)의 양측 단부에 형성된 제2 불순물영역(122)과 전기적으로 연결된다. 구체적으로, 스토리지 전극들은 제2 불순물영역들(122) 상에 형성된 스토리지 노드 컨택(146)에 의해 제2 불순물영역들(122)에 전기적으로 연결된다. 스토리지 노드 컨택(146)은 비트라인들(142) 사이로 연장되며, 스토리지 전극들은 스토리지 노드 컨택(146)의 상부에 형성된다.
비트라인(142)의 하부에는 액티브영역(102)의 중앙부에 형성된 제1 불순물영역(120)과 비트라인(142)을 전기적으로 연결하는 비트라인 컨택(134)이 배치된다. 비트라인 컨택(134)은 둥근 원(circle) 형이 아니라, 제2 방향으로의 장축 및 제1 방향으로의 단축을 갖는 비대칭 형태로 이루어진다. 따라서, 도 1에 도시된 종래의 둥근 비트라인 컨택(40)을 구비하는 반도체 소자에 비해, 본 발명의 경우 비트라인 컨택(134) 에지부와 스토리지 노드 컨택(146) 사이의 간격이 증가하여 두 컨택 사이의 단락을 방지할 수 있다. 또한, 확장된 비트라인 컨택(134)으로 인해 액티브영역(102)과의 접촉 면적이 증가하므로 비트라인 컨택의 저항이 감소하는 이점도 있다.
도 4a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로서, 도 4c 내지 도 10c는 평면도를, 도 4a 내지 도 10a는 상기 평면도의 A-A' 방향을 자른 단면도를, 도 4b 내지 도 10b는 상기 평면도의 B-B' 방향을 자른 단면도이다.
도 4a 내지 도 4c를 참조하면, 실리콘 웨이퍼와 같은 반도체기판(100) 상에 소자분리막(104)을 형성함으로써 액티브영역들(102)을 정의한다. 소자분리막(104)은 예를 들면 쉘로우 트렌치 소자분리(STI) 공정을 이용하여 형성할 수 있다. 소자분리막(104)은 예를 들면 실리콘질화막과 같은 질화막으로 형성하는 것이 바람직하다. 액티브영역들(102)은 반도체기판(100) 상에서, 제2 방향에 대해 일정 각도 어긋나게 사선 방향으로 연장되며, 각각 중앙부와 양측의 단부들을 갖는다. 각각의 액티브영역(102)의 중앙부의 양측에는 인접하는 액티브영역(102)의 단부가 각각 배치된다. 즉, 각각의 액티브영역(102)의 중심에 대하여 인접하는 액티브영역들(102)이 실질적인 점대칭으로 배치된다.
도 5a 내지 도 5c를 참조하면, 소자분리막(104)이 형성된 반도체기판(100) 상에 매몰 게이트 형성을 위한 하드마스크 패턴(106)을 형성한다. 하드마스크 패턴(106)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식으로 산화막을 증착하여 이용하여 형성할 수 있다. 이어서, 하드마스크 패턴(106)에 의해 노출된 액티브영역(102) 및 소자분리막(104)을 소정 깊이 식각하여 매몰 게이트를 형성하기 위한 트렌치를 형성하고, 트렌치의 표면에 게이트산화막을 형성한 뒤, 게이트 도전층(112)을 형성한다. 게이트 도전층(112)은 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드(TiN)와 텅스텐(W)이 적층된 구조를 포함할 수 있다. 이후 게이트도전층(112)의 상부를 평탄화시키고, 에치백(etch back) 공정을 실시하여 게이트도전층(112)을 활성영역(102) 표면에서 일정 깊이만큼 리세스시킨다. 다음에, 트렌치 내부에서 게이트도전층(112)의 상부에 캐핑층(114)으로 질화막을 증착하여 매몰 게이트(110)를 형성한다.
매몰 게이트(110)는 워드라인을 구성하는데, 워드라인들은 액티브영역(102)의 연장 방향과는 다른 제1 방향으로 연장되며, 각각의 액티브영역(102)은 두 개의 워드라인과 교차한다. 즉, 상기 워드라인들(110)은 액티브영역들(102)의 중앙 부위들과 양측 단부들 사이를 통과하면서 액티브영역(102)의 중앙 부위들 및 양측 단부들을 노출시킨다. 다음에, 액티브영역들(102)의 중앙부 및 양측 단부들에 각각 제1 불순물영역(120)과 제2 불순물영역(122)을 형성함으로써 반도체기판(100) 상에 다수의 트랜지스터들을 완성한다. 제1 불순물영역들(120) 및 제2 불순물영역들(122)은 트랜지스터의 소스/드레인으로서 기능하며, 하나의 액티브영역(102) 상에는 제1 불순물영역(120)을 공유하는 두 개의 트랜지스터가 형성된다.
여기서, 액티브영역(102)과 비트라인을 전기적으로 접속시키는 비트라인 컨택은 두 인접하는 워드라인 사이에 노출되는 제1 불순물영역(120) 상부에 형성된다. 본 발명에서는 비트라인 컨택이 형성되는 영역에서의 물질층의 식각률 차이를 이용하여 컨택홀을 일 방향으로 확장시켜 최종적으로 비대칭 형상의 비트라인 컨택을 형성하기 때문에, 상기 소자분리막(104), 하드마스크 패턴(106), 그리고 캐핑층(114)을 서로 다른 식각률을 갖는 물질로 형성하는 것이 바람직하다. 본 실시예에서 소자분리막(104)을 실리콘질화막과 같은 질화막으로, 하드마스크 패턴(106)은 산화막으로, 캐핑층(114)은 질화막으로 각각 형성하였다.
도 6a 내지 도 6c를 참조하면, 트랜지스터가 형성된 반도체기판 상부에 비트라인 컨택을 형성하기 위한 하드마스크층(124, 126)과 반사방지층(128)을 차례로 적층한다. 하드마스크층은 아몰퍼스 카본(amorphous carbon)막으로 이루어진 제1 하드마스크층(124)과 실리콘산질화막(SiON)으로 이루어진 제2 하드마스크층(126)을 적층하여 형성할 수 있다.
반사방지막(128) 상에 비트라인 컨택 영역을 한정하는 포토레지스트 패턴(130)을 형성한다. 포토레지스트 패턴(130)은 도 6c에 도시된 바와 같이 액티브영역(102) 상에서 두 매몰 게이트(110) 사이를 둥근 원(circle) 모양으로 노출하도록 형성된다.
도 7a 내지 도 7c를 참조하면, 포토레지스트 패턴(도 6a 및 도 6b의 130)을 마스크로 반사방지막 및 하드마스크층을 차례로 식각한다. 포토레지스트 패턴, 반사망지막 및 제2 하드마스크층을 스트립하여 제거한 후, 패터닝된 제1 하드마스크층(124)을 마스크로 캐핑층(114)과 하드마스크 패턴(106)을 식각하여 제1 비트라인 컨택홀(132a)을 형성한다. 포토레지스트 패턴 및 반사방지막을 제거하지 않고 캐핑 질화막과 하드마스크 패턴을 식각할 수도 있다.
제1 비트라인 컨택홀(132a)은 도 7c에 도시된 바와 같이 액티브영역(102) 상에서 두 매몰 게이트(110) 사이의 제1 불순물영역을 둥근 원(circle) 모양으로 노출하도록 형성된다. 이때, 제1 비트라인 컨택홀(132a)의 측벽으로, X축 방향(도 7a)으로는 질화막-산화막-질화막 구조의 캐핑층(114)-하드마스크 패턴(106)-소자분리막(104)이 노출되고, Y축 방향(도 7b)으로는 질화막 재질의 캐핑층(114)만 노출된다.
상기 제1 비트라인 컨택홀(132a)을 형성하기 위한 식각 공정은 건식 식각으로 진행할 수 있는데, 질화막과 산화막이 동시에 식각되도록 주 식각 가스로써 CxFy(1≤x≤5, 2≤y≤8), CxHFy(1≤x≤3, 1≤y≤3), NF3 및 SF6 중의 어느 하나 또는 둘 이상을 혼용하여 사용할 수 있다. 여기에, 부 가스로 O2, CO, COS, N2, CH4, Ar, He 중의 어느 하나 또는 둘 이상을 함께 사용할 수 있다. 또는 상기 가스들에 Cl2 또는 HBr 가스를 추가하여 하부의 반도체기판의 일부가 식각되도록 할 수도 있다.
도 8a 내지 도 8c를 참조하면, 제1 하드마스크층에 의해 노출된 제1 비트라인 컨택홀(132a)에 대해 등방성 식각을 실시한다. 이 등방성 식각 공정은 산화막에 대해 높은 선택비를 나타내는 질화막 식각 조건으로 실시한다. 구체적으로, ICP(Inductively Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance) 장비에서 5 ∼ 100mT의 압력 범위, 0 ∼ 150W의 바이어스 파워(power) 조건으로 진행할 수 있다. 또는, CCP(Capacitively Coupled Plasma) 장비에서 15 ∼ 100mT의 압력 범위, 0 ∼ 500W의 바이어스 파워(power) 조건으로 진행할 수 있다. 주 식각 가스로는 CxFy(1≤x≤5, 2≤y≤8), CxHFy(1≤x≤3, 1≤y≤3), NF3 및 SF6 중의 어느 하나 또는 둘 이상을 혼용하여 사용하고, 부 가스로 O2, CO, COS, N2, CH4, Ar, He 중의 어느 하나 또는 둘 이상을 함께 사용할 수 있다. 또는, 인산 등 질화막 식각용액을 사용하는 습식식각 방식으로 수행할 수 있다.
또한, 제1 비트라인 컨택홀(132a)을 형성한 후 포토레지스트 패턴이나 제1 하드마스크층을 제거하지 않은 상태에서 등방성 식각을 실시할 수도 있으며, 제1 하드마스크층을 제거한 후 등방성 식각을 실시하여 비트라인 컨택홀의 상부가 둥글게 라운딩(rounding)되도록 할 수도 있다. 또한, 등방성 식각 후 비트라인 컨택홀(132b)의 측벽으로 노출되는 하드마스크 패턴(106)의 사이즈(CD) 및 프로파일(profile)을 조절하기 위해, 예를 들면 버퍼산화막 식각액(Buffered Oxide Etchant; BOE)과 같은 산화막 식각액으로 식각 공정을 실시할 수도 있다.
상기 등방성 식각과정에서 X축 방향(도 8a)으로는 질화막으로 이루어진 캐핑층(114)만 식각되어 제1 비트라인 컨택홀의 상부만 확장되고, Y축 방향(도 8b)으로는 질화막만 노출되어 있으므로 전체적으로 식각되어 크기가 확장된다. 캐핑층(114)의 경우 후속 공정에서 제거되므로 최종적인 비트라인 컨택홀이 되는 하부 영역에서, X축 방향으로는 하드마스크 패턴(106)이 거의 식각되지 않기 때문에 비트라인 컨택홀(132b)의 크기(CD)가 커지지 않고, Y축 방향으로는 질화막으로 이루어진 캐핑층(114)의 등방성 식각이 이루어져 도 8c에 도시된 것처럼 최종적으로 Y축 방향으로 확장된 타원(oval) 모양의 비트라인 컨택홀(132b)이 형성된다.
도 9a 내지 도 9c를 참조하면, 타원 모양의 제2 비트라인 컨택홀이 형성된 반도체기판 상부에 도전물질, 예를 들면 불순물이 도핑된 폴리실리콘막을 상기 컨택홀이 충분히 채워지도록 증착한 다음, 증착된 폴리실리콘막에 대해 에치백 등의 공정을 실시하여 제2 비트라인 컨택홀에 매립된 비트라인 컨택(134)을 형성한다.
다음에, 비트라인 컨택(134)이 형성된 반도체기판 상부에 비트라인 도전층(136, 138)과 비트라인 하드마스크층(140)을 차례로 형성한다. 비트라인 도전층은 예를 들면 티타늄나이트라이드(TiN)막(136)과 텅스텐(W)막(138)의 적층 구조로 형성할 수 있고, 비트라인 하드마스크층(140)은 실리콘질화막으로 형성할 수 있다. 비트라인 도전층(136)을 형성하기 전에 금속 확산을 방지하기 위한 장벽층을 더 형성할 수도 있다. 장벽층으로는 금속막 및 금속화합물막이 사용될 수 있다. 예를 들면 장벽층은 티타늄(Ti) 및 티타늄나이트라이드(TiN)으로 형성할 수 있다.
비트라인 하드마스크층(140) 상에 비트라인을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 비트라인 하드마스크층을 식각한다. 포토레지스트 패턴을 스트립한 후, 패터닝된 비트라인 하드마스크층(140)을 마스크로 비트라인 도전층(138, 136)을 식각한다. 이때, 도 9a에 도시된 바와 같이, X축 방향으로는 비트라인 컨택홀(도 8a의 132b) 내에서 비트라인 컨택(134)도 식각되어 비트라인 도전층(136, 138) 하부에만 비트라인 컨택(134)이 남게 된다. 비트라인 도전층(136, 138)과 비트라인 하드마스크층(140)으로 이루어진 비트라인들(142)은 워드라인(110)에 실질적으로 수직하는 제2 방향으로 연장되며, 액티브영역들(102)의 중앙부와 교차한다. 즉, 비트라인들(142)은 액티브영역(102)의 제1 불순물영역들의 상부를 통과하게 된다.
상기 비트라인 도전층을 식각하는 공정에서, 비트라인 컨택과 셀 비트라인의 경계부에서 도전층 테일(tail)이 형성되지 않도록, 주 식각 가스로 Cl2, HBr 중의 어느 하나 또는 둘을 사용하고, 부 가스로 O2, N2, Ar, He, CH4, SiCl4 중의 어느 하나 이상, 그리고 펄스드 파워(pulsed power)를 사용하여 식각할 수 있다.
도 10a 내지 도 10c를 참조하면, 비트라인(140)이 형성된 반도체기판의 상부 전면에 스페이서 절연막을 형성한다. 스페이서 절연막은 예를 들면 질화막을 20 ∼ 400Å의 두께로 증착하여 형성할 수 있다. 증착된 스페이서 절연막에 대해 이방성 식각 또는 에치백을 실시하여 비트라인(142)의 측벽에 비트라인 스페이서(144)를 형성한다. 비트라인 하드마스크층(140)과 비트라인 스페이서(144)는 비트라인 도전층(136, 138)과 후속하여 형성될 스토리지 노드 컨택 사이에 전기적 절연을 제공한다.
다음에, 비트라인 도전층, 비트라인 하드마스크층, 비트라인 스페이서로 이루어진 비트라인 구조물을 포함한 반도체기판 상부 전면에 비트라인 구조물 사이를 충분히 채울 때까지 층간절연막을 형성한다. 층간절연막 상부에 스토리지 노드 컨택을 한정하는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 층간절연막과, 액티브영역의 제2 불순물영역 표면에 잔류하는 캐핑층 및 하드마스크 패턴을 제거하여 제2 불순물영역을 노출하는 스토리지 노드 컨택홀을 형성한다. 이어서, 스토리지 노드 컨택홀을 채우도록 전면에 도전층을 형성한 후 에치백을 실시하여 스토리지 노드 컨택(146)을 형성한다. 스토리지 노드 컨택(146)은 스페이서(144)에 의해 비트라인 구조물과 격리되면서 비트라인 구조물(142) 사이에 배치되며 액티브영역(102)의 양 단부에 형성된 제2 불순물영역들과 접속된다.
계속해서, 도시되지는 않았지만, 통상의 잘 알려진 방법으로 상기 스토리지 노드 컨택(146)과 전기적으로 접속된 스토리지 전극을 형성하여 캐패시터 형성을 완료한다.
한편, 본 실시예에서는 비트라인 컨택홀을 비대칭 형상으로 만들기 위해 일 방향으로는 질화막-산화막-질화막이 노출되고 다른 일 방향으로는 질화막만 노출되도록 원(circle) 모양의 1차 컨택홀을 형성한 후, 질화막 식각 조건으로 등방성 식각을 실시한 경우를 예를 들었는데, 이는 일 실시예에 불과하며 많은 변형이 가능하다. 예를 들면, 본 발명과는 다르게 질화막에 대해 고선택비를 갖는 산화막 식각 조건으로 등방성 식각을 실시하여 질화막은 식각되지 않고 산화막만 선택적으로 식각되게 하여 다른 일 방향으로 확장된 비대칭 형상의 비트라인 컨택홀을 형성할 수도 있다. 또는, 1차 컨택홀의 측면으로 노출되는 적층막의 구성을 달리하여, 일 방향으로는 산화막-질화막-산화막이 노출되고 다른 일 방향으로는 산화막이 노출되도록 한 다음, 질화막에 대해 고 선택비를 갖는 산화막 식각 조건으로 등방성 식각을 행하여 일 방향으로 확장된 비대칭 컨택홀을 형성할 수도 있다.
본 발명의 반도체 소자의 제조방법에 따르면, 절연층들에 컨택홀을 형성한 후 절연층들 사이의 식각률의 차이를 이용하여 컨택홀을 확장함으로써 패턴 미세화에 따른 노광 공정의 한계로 인해 마스크 상에서 형성하지 못하는 타원 형상의 비트라인 컨택을 형성할 수 있다.
이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 제1 방향을 따라 길게 배치되며 상기 제1 방향과 수직인 제2 방향으로 상호 이격되도록 배치되는 워드라인들;
    상기 제2 방향을 따라 길게 배치되며 상기 제1 방향으로 상호 이격되도록 배치되는 비트라인들;
    상기 제2 방향과 일정 각도 어긋나도록 배치되며, 상기 워드라인에 의해 한정되는 중앙의 제1 불순물영역 및 양 가장자리의 제2 불순물영역들을 갖는 액티브영역;
    상기 제1 불순물영역을 노출하면서 측면으로 제1 방향으로는 제1 절연막을 노출하고 제2 방향으로는 소정의 식각 공정에서 상기 제1 절연막에 대해 빠른 식각률을 갖는 제2 절연막을 노출하게 형성된 비대칭 형태의 비트라인 컨택홀; 및
    상기 비트라인 컨택홀 내에 배치되어 상기 제1 불순물영역과 비트라인을 연결하며, 상기 제2 방향으로의 장축 및 상기 제1 방향으로의 단축을 갖는 비대칭 형태로 이루어진 비트라인 컨택을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 절연막 및 제2 절연막은,
    산화막 또는 질화막 중의 어느 하나인 반도체 소자.
  3. 제1항에 있어서,
    상기 비트라인 컨택과 비트라인 컨택홀 내벽 사이에 개재된 스페이서를 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 비트라인 컨택은 제2 방향으로 확장된 타원(oval) 형태인 반도체 소자.
  5. 제1항에 있어서,
    상기 비트라인들 사이에 배치되며 상기 액티브영역의 제2 불순물영역과 접속되는 스토리지 노드 컨택을 더 포함하는 반도체 소자.
  6. 반도체기판에 액티브영역을 형성하는 단계;
    상기 반도체기판 상에, 상기 액티브영역에 교차하는 라인 형상의 제1 절연층 패턴을 형성하는 단계;
    상기 제1 절연층 패턴 사이를 채우면서 상기 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계;
    상기 액티브영역의 표면 일부를 노출하면서, 제1 방향으로는 상기 제1 절연층 패턴 및 제2 절연층을 노출하고, 상기 제1 방향에 수직인 제2 방향으로는 상기 제2 절연층만 노출하는 컨택홀을 형성하는 단계;
    상기 제2 절연층의 측면을 선택적으로 식각하여 상기 컨택홀을 제2 방향으로 확장시키는 단계; 및
    상기 확장된 컨택홀을 채우는 도전층을 형성하는 단계를 포함하는 반도체 소자의 컨택 형성방법.
  7. 제6항에 있어서,
    상기 제1 절연층 패턴과 제2 절연층은 소정의 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성하는 반도체 소자의 컨택 형성방법.
  8. 제6항에 있어서,
    상기 컨택홀을 형성하는 단계에서,
    상기 제1 절연층 패턴 및 제2 절연층에 대해 비슷한 식각률을 나타내어 상기 제1 절연층 패턴 및 제2 절연층이 함께 식각되는 조건으로 식각하는 반도체 소자의 컨택 형성방법.
  9. 제6항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계에서,
    상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시하는 반도체 소자의 컨택 형성방법.
  10. 제9항에 있어서,
    상기 등방성 식각은 플라즈마를 이용한 건식 식각 또는 식각 용액을 이용한 습식 식각으로 진행하는 반도체 소자의 컨택 형성방법.
  11. 반도체기판에 액티브영역들을 형성하는 단계;
    상기 액티브영역들에 교차되면서 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들의 배열을 형성하는 단계;
    상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계;
    상기 액티브영역의 표면 일부를 노출하면서, 상기 제1 방향으로는 상기 제1 절연층 패턴 및 제2 절연층을 노출하고, 상기 제1 방향에 수직인 제2 방향으로는 상기 제2 절연층만 노출하는 컨택홀을 형성하는 단계;
    상기 제2 절연층의 측면을 선택적으로 식각하여 상기 컨택홀을 제2 방향으로 확장하는 단계;
    상기 확장된 컨택홀을 채우는 컨택 패턴을 형성하는 단계;
    컨택 패턴이 형성된 반도체기판 상부에 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상기 제2 방향으로 연장되면서 상기 컨택 패턴과 접속하는 비트라인을 형성하는 단계;
    상기 비트라인에 노출된 상기 컨택 패턴을 식각하여 상기 비트라인에 정렬되는 비트라인 컨택을 형성하는 단계;
    상기 비트라인 및 비트라인 컨택의 측벽에 절연막 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 상기 비트라인 및 비트라인 컨택과 격리되며 상기 액티브영역에 접속되는 스토리지 노드 컨택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제1 절연층 패턴은 워드라인이 형성되는 영역을 한정하는 마스크 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 제1 절연층 패턴과 제2 절연층은 소정의 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성하는 반도체 소자의 제조방법.
  14. 제11항에 있어서,
    상기 컨택홀을 형성하는 단계에서,
    상기 제1 절연층 패턴 및 제2 절연층에 대해 비슷한 식각률을 나타내어 상기 제1 절연층 패턴 및 제2 절연층이 함께 식각되는 조건으로 식각하는 반도체 소자의 제조방법.
  15. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계에서,
    상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 등방성 식각은 플라즈마를 이용한 건식 식각 또는 식각 용액을 이용한 습식 식각으로 진행하는 반도체 소자의 제조방법.
  17. 제11항에 있어서,
    상기 제1 절연층 패턴은 산화막으로 형성하고,
    상기 제2 절연층은 질화막으로 형성하는 반도체 소자의 제조방법.
  18. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계는,
    ICP 또는 ECR 장비에서 5 ∼ 100mT의 압력 범위와, 0 ∼ 150W의 바이어스 파워(power) 조건으로 실시하는 반도체 소자의 제조방법.
  19. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계는,
    CCP 장비에서 15 ∼ 100mT의 압력 범위와, 0 ∼ 500W의 바이어스 파워(power) 조건으로 실시하는 반도체 소자의 제조방법.
  20. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계에서,
    주 식각 가스로 CxFy(1≤x≤5, 2≤y≤8), CxHFy(1≤x≤3, 1≤y≤3), NF3 및 SF6 중의 어느 하나 또는 둘 이상을 혼용하여 사용하고,
    부 가스로 O2, CO, COS, N2, CH4, Ar, He 중의 어느 하나 이상을 사용하는 반도체 소자의 제조방법.
  21. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계는,
    인산 용액을 이용한 습식 식각 방식으로 수행하는 반도체 소자의 제조방법.
  22. 제11항에 있어서,
    상기 컨택홀을 제2 방향으로 확장하는 단계 후,
    상기 컨택홀의 크기(CD) 및 프로파일을 조절하기 위하여 습식 식각 용액에 디핑(dipping)하는 단계를 더 포함하는 반도체 소자의 제조방법.
  23. 제11항에 있어서,
    상기 절연막 스페이서는 질화막을 20 ∼ 400Å의 두께로 증착하여 형성하는 반도체 소자의 제조방법.
  24. 제11항에 있어서,
    상기 도전층은 폴리실리콘막으로 형성하고,
    상기 도전층을 식각하여 비트라인을 형성하는 단계에서 비트라인 컨택과의 경계부에 테일(tail)이 형성되지 않도록 주 식각 가스로 Cl2 및 HBr 중의 어느 하나 또는 둘을 사용하고, 부 가스로 O2, N2, Ar, He, CH4, SiCl4 중의 어느 하나 이상을 사용하는 반도체 소자의 제조방법.


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