JP2011142296A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタ間の誘電物質を互いに分離することのできる半導体素子及びその製造方法を提供する。
【解決手段】下部電極コンタクトプラグ１２０を含む半導体基板１００上に誘電膜２２０の吸着防止層１４０を蒸着してキャパシタの間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス（ｂｉａｓ）から影響を受けなくなり、セルのリフレッシュ特性が改善する。
【選択図】図１ｆ
【解決手段】下部電極コンタクトプラグ１２０を含む半導体基板１００上に誘電膜２２０の吸着防止層１４０を蒸着してキャパシタの間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス（ｂｉａｓ）から影響を受けなくなり、セルのリフレッシュ特性が改善する。
【選択図】図１ｆ
Description
本発明は、半導体素子及びその製造方法に関し、特にキャパシタ間の誘電物質を互いに分離することのできる半導体素子及びその製造方法に関する技術である。
最近ディラム(DRAM)のような半導体素子の場合、集積度が高くなりながら素子の占める面積は減少する反面、必要な静電容量は維持又は増加することが求められている。一般に、制限された面積内で充分なセル静電容量を確保するための方法の例としては、高誘電物質を誘電体膜に用いる方法、誘電体膜の厚さを減少させる方法、下部電極の有効面積を増加させる方法などがある。この中で、高誘電物質を用いる方法は、新規設備導入と誘電体膜の信頼性、及び量産性検証の必要性、後続工程の低温化など物質的、時間的投資を要する。それに従い、既存に用いていた誘電体膜を引き続き用いることができ、比較的工程を具現するのが容易であるとの理由で、下部電極の有効面積を増加させる方法が実際工程で多く利用されている。
下部電極の有効面積を増加させる方法としては、下部電極をシリンダー(cylinder)形、フィン(fin)形などに立体化する方法、下部電極にHSG(Hemi Spherical Grain)を成長させる方法、下部電極の高さを増加させる方法などがある。この中でHSGを成長させる方法は、下部電極の間の間隔CD(Critical Dimension)を一定水準確保する時に障害となり、たまにHSGが剥離されて下部電極間のブリッジを誘発させる問題があるので、デザインルール(design rule)0.14μm以下の半導体素子では適用するのが困難である。これに伴い、 通常セル静電容量を向上させるため下部電極を立体化し、その高さを増加させる方法が採用されているが、そのうち広く知られた方法がシリンダー(cylinder)形、又はスタック(stack)形で下部電極を形成する方法である。
特に、従来のシリンダー形の下部電極を形成する方法は、必須に下部電極周辺の犠牲絶縁膜を除去した後、下部電極上部に誘電膜を蒸着する。このとき、 誘電膜を構成する誘電物質は、下部電極にのみ蒸着されるものではなく、隣接した下部電極の間に蒸着されて誘電物質とその上部に形成される上部電極まですべてのセルなどが共有して用いることになる。このような誘電物質を共有して用いれば、全ての下部電極の間のキャパシタンス(格納容量)が干渉、又は歪曲される問題がある。
本発明は、下部電極コンタクトプラグを含む半導体基板上に誘電膜の吸着防止層を蒸着し、キャパシタ間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス(bias)から影響を受けなくなり、セルのリフレッシュ特性が改善する半導体素子及びその製造方法を提供する。
本発明は、下部電極コンタクトプラグを含む半導体基板上に形成された吸着防止層、前記下部電極コンタクトプラグと連結された下部電極、及び前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜を含むことを特徴とする半導体素子を提供する。
好ましくは、前記半導体基板と前記吸着防止層との間に蒸着されたエッチング停止膜(Etch Stopper layer)を含むことを特徴とする。
好ましくは、前記吸着防止層上に非晶質炭素層(Amorphous Carbon)及び犠牲絶縁膜をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜上に蒸着されたNFC(Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
好ましくは、前記吸着防止層上に非晶質炭素層(Amorphous Carbon)及び犠牲絶縁膜をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜上に蒸着されたNFC(Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
併せて、本発明は下部電極コンタクトプラグを含む半導体基板上に形成された犠牲絶縁膜、前記犠牲絶縁膜を含む全面に形成された吸着防止層、前記下部電極コンタクトプラグと連結された下部電極、及び前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜を含むことを特徴とする半導体素子を提供する。
好ましくは、前記半導体基板と前記犠牲絶縁膜との間に蒸着されたエッチング停止膜(Etch Stopper layer)を含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
好ましくは、前記犠牲絶縁膜と前記吸着防止層との間に蒸着された NFC(Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
好ましくは、前記犠牲絶縁膜と前記吸着防止層との間に蒸着された NFC(Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする。
併せて、本発明は下部電極コンタクトプラグを含む半導体基板上に吸着防止層を形成する段階、前記吸着防止層を含む全面に犠牲絶縁膜を形成する段階、 前記下部電極コンタクトプラグを露出するまで前記犠牲絶縁膜及び前記吸着防止層をエッチングして下部電極領域を形成する段階、前記下部電極領域に下部電極を形成する段階、前記犠牲絶縁膜を除去する段階、及び前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜を形成する段階を含むことを特徴とする半導体素子の製造方法を提供する。
好ましくは、前記半導体基板と前記吸着防止層との間にエッチング停止膜(Etch Stopper layer)を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記吸着防止層と前記犠牲絶縁膜との間に非晶質炭素層(Amorphous Carbon)を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
好ましくは、前記犠牲絶縁膜上にNFC(Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜はPSG(Phosphorus Silicate Glass)膜とTEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする。
好ましくは、前記犠牲絶縁膜を除去する段階は、ディップアウト(Dip out)工程を実施して除去することを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階を含むことを特徴とする。
好ましくは、前記下部電極領域に下部電極を形成する段階は、前記下部電極領域に導電層を形成する段階及び前記犠牲絶縁膜が露出するまで前記導電層をエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)する段階を含むことを特徴とする。
好ましくは、前記吸着防止層と前記犠牲絶縁膜との間に非晶質炭素層(Amorphous Carbon)を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記吸着防止層はTEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする。
好ましくは、前記犠牲絶縁膜上にNFC(Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜はPSG(Phosphorus Silicate Glass)膜とTEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする。
好ましくは、前記犠牲絶縁膜を除去する段階は、ディップアウト(Dip out)工程を実施して除去することを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階を含むことを特徴とする。
好ましくは、前記下部電極領域に下部電極を形成する段階は、前記下部電極領域に導電層を形成する段階及び前記犠牲絶縁膜が露出するまで前記導電層をエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)する段階を含むことを特徴とする。
併せて、本発明は下部電極コンタクトプラグを含む半導体基板上に犠牲絶縁膜を形成する段階、前記犠牲絶縁膜上に吸着防止層を形成する段階、前記下部電極コンタクトプラグを露出するまで前記吸着防止層、及び前記犠牲絶縁膜をエッチングして下部電極領域を形成する段階、前記下部電極領域に下部電極を形成する段階、及び前記下部電極上に形成され、前記下部電極間に互いに分離した誘電膜を形成する段階を含むことを特徴とする半導体素子の製造方法を提供する。
好ましくは、前記半導体基板と前記犠牲絶縁膜との間にエッチング停止膜(Etch Stopper layer)を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜と前記吸着防止層との間にNFC(Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜はPSG(Phosphorus Silicate Glass)膜と、TEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする。
好ましくは、前記下部電極領域に下部電極を形成する段階は、前記下部電極領域に導電層を形成する段階、及び前記吸着防止層が露出するまで前記導電層をエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)する段階を含むことを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする。
好ましくは、 前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階をさらに含むことを特徴とする。
好ましくは、前記上部電極を形成する段階の後、前記上部電極を平坦化エッチング(Chemical Mechanical Polishing)し、前記上部電極を互いに分離する段階をさらに含む。
好ましくは、前記犠牲絶縁膜と前記吸着防止層との間にNFC(Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする。
好ましくは、前記犠牲絶縁膜はPSG(Phosphorus Silicate Glass)膜と、TEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする。
好ましくは、前記下部電極領域に下部電極を形成する段階は、前記下部電極領域に導電層を形成する段階、及び前記吸着防止層が露出するまで前記導電層をエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)する段階を含むことを特徴とする。
好ましくは、前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする。
好ましくは、 前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階をさらに含むことを特徴とする。
好ましくは、前記上部電極を形成する段階の後、前記上部電極を平坦化エッチング(Chemical Mechanical Polishing)し、前記上部電極を互いに分離する段階をさらに含む。
本発明は、下部電極コンタクトプラグを含む半導体基板上に誘電膜の吸着防止層を蒸着し、キャパシタ間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス(bias)から影響を受けなくなり、セルのリフレッシュ特性が改善する長所を有する。
以下、図を参照しながら本発明の実施例を詳しく説明する。
図1aないし図1fは、本発明の実施例に係る半導体素子の製造方法を示した断面図である。
図1aを参照すれば、半導体基板100上に層間絶縁膜110を形成する。下部電極コンタクトマスクを利用し前記層間絶縁膜110をエッチングして下部電極コンタクト領域(図示省略)を形成した後、前記下部電極コンタクト領域に導電物質を埋め込んで下部電極コンタクト120を形成する。
前記下部電極コンタクト120を含む全面にエッチング停止膜130を蒸着する。このとき、 エッチング停止膜130は窒化膜(Nitride)が好ましい。
前記エッチング停止膜130を含む全面に吸着防止層140を蒸着する。このとき、 吸着防止層140はTEMA(Tetra-Ethyl-Methyl Amino)物質を蒸着するのが好ましい。ここで、吸着防止層140は後続工程のうちジルコニウムダイオキシド(ZrO2)のような誘電膜蒸着の際、誘電膜の成長(growth)又は吸着を妨害する物質である。
前記吸着防止層140を含む全面に非晶質炭素層(Amorphous carbon、150)を蒸着する。ここで、非晶質炭素層150は後続工程のうちディップアウト(dip out) 工程の際、HFエッチング溶液に殆ど溶解しない特性のため、下部の膜又は層を保護することができる。
前記非晶質炭素層150を含む全面に犠牲絶縁膜165を形成する。このとき、 犠牲絶縁膜165はPSG(Phosphorus Silicate Glass、160)膜、及びTEOS(Tetra Ethyl Ortho Silicate、170)膜を順次積層するのが好ましい。
次に、犠牲絶縁膜165を含む全面に、NFC(Nitride Floating Capacitor)用窒化膜180及び絶縁膜190を順次形成する。このとき、NFC(Nitride Floating Capacitor)用窒化膜180は、後続工程時形成される下部電極の間の崩壊現象などを防止して支持する役目を果たす。
図1aを参照すれば、半導体基板100上に層間絶縁膜110を形成する。下部電極コンタクトマスクを利用し前記層間絶縁膜110をエッチングして下部電極コンタクト領域(図示省略)を形成した後、前記下部電極コンタクト領域に導電物質を埋め込んで下部電極コンタクト120を形成する。
前記下部電極コンタクト120を含む全面にエッチング停止膜130を蒸着する。このとき、 エッチング停止膜130は窒化膜(Nitride)が好ましい。
前記エッチング停止膜130を含む全面に吸着防止層140を蒸着する。このとき、 吸着防止層140はTEMA(Tetra-Ethyl-Methyl Amino)物質を蒸着するのが好ましい。ここで、吸着防止層140は後続工程のうちジルコニウムダイオキシド(ZrO2)のような誘電膜蒸着の際、誘電膜の成長(growth)又は吸着を妨害する物質である。
前記吸着防止層140を含む全面に非晶質炭素層(Amorphous carbon、150)を蒸着する。ここで、非晶質炭素層150は後続工程のうちディップアウト(dip out) 工程の際、HFエッチング溶液に殆ど溶解しない特性のため、下部の膜又は層を保護することができる。
前記非晶質炭素層150を含む全面に犠牲絶縁膜165を形成する。このとき、 犠牲絶縁膜165はPSG(Phosphorus Silicate Glass、160)膜、及びTEOS(Tetra Ethyl Ortho Silicate、170)膜を順次積層するのが好ましい。
次に、犠牲絶縁膜165を含む全面に、NFC(Nitride Floating Capacitor)用窒化膜180及び絶縁膜190を順次形成する。このとき、NFC(Nitride Floating Capacitor)用窒化膜180は、後続工程時形成される下部電極の間の崩壊現象などを防止して支持する役目を果たす。
図1bを参照すれば、前記絶縁膜190上に感光膜を形成した後、下部電極マスクを利用して前記下部電極コンタクト120が露出するまで前記絶縁膜190、NFC用窒化膜180、犠牲絶縁膜165、非晶質炭素層150、吸着防止層140 及びエッチング停止膜130をエッチングして下部電極領域200を形成する。
図1cを参照すれば、下部電極領域200に導電層(図示省略)を蒸着した後、前記絶縁膜190が露出するまでエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)して下部電極210を形成する。このとき、導電層はチタニウム窒化膜(TiN)又はチタニウム窒化膜(TiN)とタングステン(W)が積層された構造で形成するのが好ましい。
図1dを参照すれば、前記下部電極210を形成した後、ディップアウト(Dip out)工程を実施して絶縁膜190及び犠牲絶縁膜165を除去する。ここで、ディップアウト工程後にも前記非晶質炭素層150が下部電極210の下側の側壁を支持しているため、下部電極の崩壊現象を防止することができる。さらに、非晶質炭素層150の下部に形成された吸着防止層140及びエッチング停止膜130が保護され、下部層に発生するバンカー(Bunker) 不良を防止することができる。
図1eを参照すれば、プラズマ(plasma)工程を利用したアッシング(ashing)処理で前記非晶質炭素層150を除去する。このとき、プラズマ工程はO2ガスを利用したプラズマ工程であるのが好ましい。
図1fを参照すれば、下部電極210の上部に誘電膜220を蒸着する。このとき、 前記誘電膜220はALD(Atomic Layer Deposition)工程を利用して蒸着されるのが好ましい。ここで、誘電膜220の蒸着の際、下部電極210の間には蒸着されている吸着防止層140により、下部電極210の間には誘電膜220の成長(growth)又は吸着がなされない。
図2aないし図2eは、本発明の他の実施例に係る半導体素子及びその製造方法を示した断面図である。
図2aを参照すれば、半導体基板300上に層間絶縁膜310を形成する。下部電極コンタクトマスクを利用し、前記層間絶縁膜310をエッチングして下部電極コンタクト領域(図示省略)を形成した後、前記下部電極コンタクト領域に導電物質を埋め込んで下部電極コンタクト320を形成する。
前記下部電極コンタクト320を含む全面にエッチング停止膜330を蒸着する。このとき、エッチング停止膜330は窒化膜(Nitride)が好ましい。
前記エッチング停止膜330を含む全面に犠牲絶縁膜345を形成する。このとき、 犠牲絶縁膜345はPSG(Phosphorus Silicate Glass、340)膜及びTEOS(Tetra Ethyl Ortho Silicate、350)膜を順次積層するのが好ましい。
次は、犠牲絶縁膜345を含む全面にNFC(Nitride Floating Capacitor)用窒化膜360、絶縁膜370及び吸着防止層385を順次形成する。このとき、 NFC(Nitride Floating Capacitor)用窒化膜360は、後続工程時に形成される下部電極間の崩壊現象などを防止し支持する役目を果たす。さらに、このとき、吸着防止層385はTEMA(Tetra-Ethyl-Methyl Amino)物質を蒸着するのが好ましい。ここで、吸着防止層385は後続工程のうちジルコニウムダイオキシド(ZrO2)のような誘電膜蒸着の際、誘電膜の成長(growth)又は吸着を妨害する物質である。
図2aを参照すれば、半導体基板300上に層間絶縁膜310を形成する。下部電極コンタクトマスクを利用し、前記層間絶縁膜310をエッチングして下部電極コンタクト領域(図示省略)を形成した後、前記下部電極コンタクト領域に導電物質を埋め込んで下部電極コンタクト320を形成する。
前記下部電極コンタクト320を含む全面にエッチング停止膜330を蒸着する。このとき、エッチング停止膜330は窒化膜(Nitride)が好ましい。
前記エッチング停止膜330を含む全面に犠牲絶縁膜345を形成する。このとき、 犠牲絶縁膜345はPSG(Phosphorus Silicate Glass、340)膜及びTEOS(Tetra Ethyl Ortho Silicate、350)膜を順次積層するのが好ましい。
次は、犠牲絶縁膜345を含む全面にNFC(Nitride Floating Capacitor)用窒化膜360、絶縁膜370及び吸着防止層385を順次形成する。このとき、 NFC(Nitride Floating Capacitor)用窒化膜360は、後続工程時に形成される下部電極間の崩壊現象などを防止し支持する役目を果たす。さらに、このとき、吸着防止層385はTEMA(Tetra-Ethyl-Methyl Amino)物質を蒸着するのが好ましい。ここで、吸着防止層385は後続工程のうちジルコニウムダイオキシド(ZrO2)のような誘電膜蒸着の際、誘電膜の成長(growth)又は吸着を妨害する物質である。
図2bを参照すれば、前記吸着防止層385上に感光膜を形成した後、下部電極マスクを利用して前記下部電極コンタクト320が露出するまで前記吸着防止層385、絶縁膜370、NFC用窒化膜360、犠牲絶縁膜345、及びエッチング停止膜330をエッチングして下部電極領域380を形成する。
次は、下部電極領域380に導電層(図示省略)を蒸着した後、前記吸着防止層385が露出するまでエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)して下部電極390を形成する。このとき、導電層はチタニウム窒化膜(TiN)、又はチタニウム窒化膜(TiN)とタングステン(W)が積層された構造で形成するのが好ましい。
次は、下部電極領域380に導電層(図示省略)を蒸着した後、前記吸着防止層385が露出するまでエッチバック(Etchback)、又は平坦化エッチング(Chemical Mechanical Polishing)して下部電極390を形成する。このとき、導電層はチタニウム窒化膜(TiN)、又はチタニウム窒化膜(TiN)とタングステン(W)が積層された構造で形成するのが好ましい。
図2c及び図2dを参照すれば、前記下部電極390を含む全面に誘電膜400及び上部電極410を順次蒸着する。このとき、誘電膜400は高誘電膜(High-K Dielectric)物質が好ましく、上部電極410はチタニウム窒化膜(TiN)、又はチタニウム窒化膜(TiN)とタングステン(W)が積層された構造で形成するのが好ましい。このとき、誘電膜400 の蒸着時、吸着防止層385はジルコニウムダイオキシド(ZrO2)のような誘電膜400の成長(growth)又は吸着を妨害し、露出した吸着防止層385の表面には誘電膜400が形成されず、このような特性のため前記下部電極390 の間に互いに分離した誘電膜400 構造を有する。
図2eを参照すれば、前記NFC用窒化膜360が露出するまで前記上部電極410及び誘電膜400を平坦化エッチング(Chemical Mechanical Polishing)し、誘電膜400が互いに分離したコンケーブ(Concave)形状のキャパシタを完成する。
前述したように、本発明は下部電極コンタクトプラグを含む半導体基板上に誘電膜の吸着防止層を蒸着し、キャパシタの間の誘電膜を互いに分離することにより隣接したキャパシタのバイアス(bias)から影響を受けなくなってセルのリフレッシュ特性が改善する長所を有する。
併せて、本発明の好ましい実施例は例示の目的のためのもので、当業者であれば特許請求の範囲の技術的思想と範囲を介して様々な修正、変更、代替及び付加が可能なはずであり、このような修正変更などは特許請求の範囲に属するものと見なければならないはずである 。
Claims (27)
- 下部電極コンタクトプラグを含む半導体基板上に形成された吸着防止層;
前記下部電極コンタクトプラグと連結された下部電極;及び
前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜
を含むことを特徴とする半導体素子。 - 前記半導体基板と前記吸着防止層との間に蒸着されたエッチング停止膜(Etch Stopper layer)を含むことを特徴とする請求項1記載の半導体素子。
- 前記吸着防止層上に非晶質炭素層(Amorphous Carbon)及び犠牲絶縁膜をさらに含むことを特徴とする請求項1記載の半導体素子。
- 前記犠牲絶縁膜上に蒸着されたNFC((Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする請求項3記載の半導体素子。
- 前記吸着防止層は、TEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする請求項1記載の半導体素子。
- 下部電極コンタクトプラグを含む半導体基板上に形成された犠牲絶縁膜;
前記犠牲絶縁膜を含む全面に形成された吸着防止層;
前記下部電極コンタクトプラグと連結された下部電極;及び
前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜
を含むことを特徴とする半導体素子。 - 前記半導体基板と前記犠牲絶縁膜との間に蒸着されたエッチング停止膜(Etch Stopper layer)を含むことを特徴とする請求項6記載の半導体素子。
- 前記吸着防止層は、TEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする請求項6記載の半導体素子。
- 前記犠牲絶縁膜と前記吸着防止層との間に蒸着されたNFC(Nitride Floating Capacitor)用窒化膜をさらに含むことを特徴とする請求項6記載の半導体素子。
- 下部電極コンタクトプラグを含む半導体基板上に吸着防止層を形成する段階;
前記吸着防止層を含む全面に犠牲絶縁膜を形成する段階;
前記下部電極コンタクトプラグを露出するまで、前記犠牲絶縁膜及び前記吸着防止層をエッチングして下部電極領域を形成する段階;
前記下部電極領域に下部電極を形成する段階;
前記犠牲絶縁膜を除去する段階;及び
前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜を形成する段階
を含むことを特徴とする半導体素子の製造方法。 - 前記半導体基板と前記吸着防止層との間にエッチング停止膜(Etch Stopper layer)を蒸着する段階をさらに含むことを特徴とする請求項10記載の半導体素子の製造方法。
- 前記吸着防止層と前記犠牲絶縁膜との間に非晶質炭素層(Amorphous Carbon)を蒸着する段階をさらに含むことを特徴とする請求項10記載の半導体素子の製造方法。
- 前記吸着防止層は、TEMA(Tetra-Ethyl-Methyl Amino)物質であることを特徴とする請求項10記載の半導体素子の製造方法。
- 前記犠牲絶縁膜上に、NFC(Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする請求項10記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、PSG(Phosphorus Silicate Glass)膜とTEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする請求項10記載の半導体素子の製造方法。
- 前記犠牲絶縁膜を除去する段階は、ディップアウト(Dip out)工程を実施して除去することを特徴とする請求項10記載の半導体素子の製造方法。
- 前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする請求項10記載の半導体素子の製造方法。
- 前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階を含むことを特徴とする請求項10記載の半導体素子の製造方法。
- 前記下部電極領域に下部電極を形成する段階は、
前記下部電極領域に導電層を形成する段階;及び
前記犠牲絶縁膜が露出するまで、前記導電層をエッチバック(Etchback)又は平坦化エッチング(Chemical Mechanical Polishing)する段階
を含むことを特徴とする請求項10記載の半導体素子の製造方法。 - 下部電極コンタクトプラグを含む半導体基板上に犠牲絶縁膜を形成する段階;
前記犠牲絶縁膜上に吸着防止層を形成する段階;
前記下部電極コンタクトプラグを露出するまで、前記吸着防止層及び前記犠牲絶縁膜をエッチングして下部電極領域を形成する段階;
前記下部電極領域に下部電極を形成する段階; 及び
前記下部電極上に形成され、前記下部電極の間に互いに分離した誘電膜を形成する段階
を含むことを特徴とする半導体素子の製造方法。 - 前記半導体基板と前記犠牲絶縁膜との間にエッチング停止膜(Etch Stopper layer)を蒸着する段階をさらに含むことを特徴とする請求項20記載の半導体素子の製造方法。
- 前記犠牲絶縁膜と前記吸着防止層との間に、NFC((Nitride Floating Capacitor)用窒化膜を蒸着する段階をさらに含むことを特徴とする請求項20記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、PSG(Phosphorus Silicate Glass)膜とTEOS(Tetra Ethyl Ortho Silicate)膜で形成されていることを特徴とする請求項20記載の半導体素子の製造方法。
- 前記下部電極領域に下部電極を形成する段階は、
前記下部電極領域に導電層を形成する段階;及び
前記吸着防止層が露出するまで、前記導電層をエッチバック(Etchback)又は平坦化エッチング(Chemical Mechanical Polishing)する段階
を含むことを特徴とする請求項20記載の半導体素子の製造方法。 - 前記誘電膜が互いに分離した構造を形成する段階は、前記吸着防止層上に前記誘電膜が形成されないことを特徴とする請求項20記載の半導体素子の製造方法。
- 前記誘電膜が互いに分離した構造を形成する段階の後、上部電極を形成する段階をさらに含むことを特徴とする請求項20記載の半導体素子の製造方法。
- 前記上部電極を形成する段階の後、前記上部電極を平坦化エッチング(Chemical Mechanical Polishing)して前記上部電極を互いに分離する段階をさらに含むことを特徴とする請求項26記載の半導体素子の製造方法。
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