CN114078855A - 半导体器件及其形成方法 - Google Patents

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Abstract

本公开提供一种半导体器件及其形成方法，涉及半导体技术领域。本公开的半导体器件包括衬底、电容阵列及支撑结构，其中：衬底上形成有多个间隔排布的导电接触塞；电容阵列包括多个间隔排布的柱状电容，各柱状电容分别形成在各导电接触塞上，且柱状电容的下电极与导电接触塞接触连接；支撑结构形成于电容阵列边缘的衬底上，并环绕电容阵列，且支撑结构的内壁与外壁在平行于衬底的任一横截面上的间距大于任一柱状电容的电容孔在横截面上的孔径。本公开的半导体器件可对电容阵列外部进行横向支撑，避免短路，提高电容量。

Description

半导体器件及其形成方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件及其形成方法。
背景技术
随着移动设备的不断发展，手机、平板电脑、可穿戴设备等带有电池供电的移动设备被越来越多地应用于生活中，存储器作为移动设备中必不可少的元件，人们对存储器的小体积、集成化提出了巨大的需求。
目前，动态随机存储器(Dynamic Random Access Memory，DRAM)以其快速的传输速度被广泛应用于移动设备中。但是，随着体积的不断微缩，动态随机存储器中的柱状存储电容的尺寸也在不断缩小，密度也越来越大，电容结构的稳定性也随之降低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术中的不足，提供一种半导体器件及其形成方法，可对电容阵列外部进行横向支撑，避免短路，提高电容量。
根据本公开的一个方面，提供一种半导体器件，包括：
衬底，所述衬底上形成有多个间隔排布的导电接触塞；
电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接；
支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
在本公开的一种示例性实施例中，所述导电接触塞包括第一导电接触塞和第二导电接触塞，所述第一导电接触塞与所述柱状电容的下电极层接触，所述第二导电接触塞与所述支撑结构的底部接触。
在本公开的一种示例性实施例中，所述衬底上至少形成有绝缘介质层，所述电容阵列和所述支撑结构形成于所述绝缘介质层中。
在本公开的一种示例性实施例中，所述支撑结构在所述第二导电接触塞上的正投影与所述第二导电接触塞的边界重合。
在本公开的一种示例性实施例中，所述衬底包括单元区域和外围区域，所述电容阵列形成在所述单元区域，所述导电接触塞还包括外围导电接触塞，所述外围导电接触塞形成在所述外围区域，所述半导体器件还包括与所述外围导电接触塞连接的互连结构，所述互连结构形成在所述绝缘介质层中。
在本公开的一种示例性实施例中，所述绝缘介质层包括沿垂直于所述衬底的方向间隔排布的第一绝缘介质层和第二绝缘介质层，所述电容阵列和所述支撑结构形成在所述第一绝缘介质层和所述第二绝缘介质层中。
根据本公开的一个方面，提供一种半导体器件的形成方法，所述形成方法包括：
提供衬底；
在所述衬底上形成多个间隔排布的导电接触塞；
形成电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接；
形成支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
在本公开的一种示例性实施例中，所述衬底具有单元区域，所述单元区域上形成有多个间隔排布的导电接触塞，且位于所述单元区域边缘的所述导电接触塞的宽度大于所述单元区域中非边缘的所述导电接触塞的宽度，所述形成电容阵列和支撑结构包括：
在所述衬底上依次形成牺牲层和绝缘介质层，以所述导电接触塞为蚀刻停止层，蚀刻所述单元区域的所述牺牲层和所述绝缘介质层，在所述单元区域形成多个间隔排布的柱状空隙结构，并控制蚀刻窗口，使得位于所述单元区域外围的柱状空隙结构在平行于所述衬底方向上的横截面间距大于所述单元区域中非外围的柱状空隙结构的横截面间距；
沉积下电极材料，在所述柱状空隙结构的侧壁形成下电极层；
沉积电介质材料，所述电介质材料填满所述单元区域外围的所述柱状空隙结构，以形成所述支撑结构，且在所述单元区域的非外围柱状空隙结构未被填充；
去除所述单元区域内的所述牺牲层，保留所述绝缘介质层；
在所述单元区域的非外围柱状空隙结构的下电极层上依次形成电容介质层和上电极层，以形成电容阵列。
在本公开的一种示例性实施例中，所述衬底还具有外围区域，在蚀刻所述单元区域的所述牺牲层和所述绝缘介质层之前，所述形成方法还包括：
在所述外围区域形成互连结构。
在本公开的一种示例性实施例中，形成所述互连结构包括：
在所述衬底的单元区域上形成所述导电接触塞的同时在所述外围区域形成所述导电接触塞；
在所述外围区域形成第一牺牲层；
以所述外围区域的所述导电接触塞为蚀刻停止层，蚀刻所述第一牺牲层，以形成第一过孔；
在所述第一过孔中形成第一互连结构。
在本公开的一种示例性实施例中，在形成所述第一互连结构后，所述形成方法还包括：
在所述外围区域的第一牺牲层上依次形成所述绝缘介质层和第二牺牲层，以所述第一互连结构为蚀刻停止层，蚀刻所述绝缘介质层和所述第二牺牲层，以形成第二过孔；
在所述第二过孔中形成第二互连结构。
本公开的半导体器件及其形成方法，由于支撑结构环绕于电容阵列外侧，可对电容阵列外部进行横向支撑，增加电容阵列在横向上的稳定性，防止电容阵列中的电容产生横向形变，避免短路；同时，由于支撑结构的内壁与外壁在平行于衬底的任一横截面上的间距大于电容阵列中任一电容孔在横截面上的孔径，可保证支撑结构的支撑强度。此外，由于电容阵列中包含多个电容，在使用时，多个电容可同时充放电，可提高电容量。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施方式半导体器件的结构示意图。
图2为本公开实施方式电容孔和环形圈的结构示意图。
图3为本公开实施方式下电极层的结构示意图。
图4为本公开实施方式支撑结构的结构示意图。
图5为本公开实施方式半导体层的结构示意图。
图6为本公开实施方式绝缘介质层的结构示意图。
图7为本公开实施方式第一过孔的结构示意图。
图8为本公开实施方式连接层的结构示意图。
图9为本公开实施方式半导体器件的形成方法的流程图。
图10为本公开实施方式中形成电容阵列及支撑结构的流程图。
图11为本公开实施方式绝缘介质层和牺牲层的结构示意图。
图12为本公开实施方式在绝缘介质层上形成光刻胶后的结构示意图。
图13为本公开实施方式中覆盖电容孔及其顶表面的下电极层的结构示意图。
图14为本公开实施方式覆盖层的结构示意图。
图15为本公开实施方式在覆盖层上形成光刻胶后的结构示意图。
图16为本公开实施方式在覆盖层上形成的开口的结构示意图。
图17为本公开实施方式去除顶部牺牲层后的结构示意图。
图18为本公开实施方式对覆盖层进行平坦化处理后的结构示意图。
图19为对应于图9中步骤S160的流程图。
图中：1、衬底；11、单元区域；12、外围区域；2、导电接触塞；21、第一导电接触塞；22、第二导电接触塞；23、外围导电接触塞；3、电容阵列；31、绝缘层；32、绝缘介质层；321、第一牺牲层；322、第一绝缘介质层；323、第二牺牲层；324、第二绝缘介质层；3341、光刻胶层；33、下电极层；34、电容介质层；35、上电极层；37、电容孔；4、支撑结构；41、环形圈；5、半导体层；6、第一互连结构；61、第一过孔；62、连接层；63、引出层；7、覆盖层；71、开口。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
本公开实施方式提供了一种半导体器件，如图1所示，该半导体器件可以包括衬底1、电容阵列3及支撑结构4，其中：
衬底1上形成有多个间隔排布的导电接触塞2；
电容阵列3包括多个间隔排布的柱状电容，各柱状电容分别形成在各导电接触塞2上，且柱状电容的下电极层33与导电接触塞2接触连接；
支撑结构4形成于电容阵列3边缘的衬底1上，并环绕电容阵列3，且支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距大于任一柱状电容的电容孔在横截面上的孔径。
本公开的半导体器件，由于支撑结构4环绕于电容阵列3外侧，可对电容阵列3外部进行横向支撑，增加电容阵列3在横向上的稳定性，防止电容阵列3中的电容产生横向形变，避免短路；同时，由于支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距大于电容阵列3中任一电容孔在横截面上的孔径，可保证支撑结构4的支撑强度。此外，由于电容阵列3中包含多个电容，在使用时，多个电容可同时充放电，可提高电容量。
下面对本公开实施方式半导体器件的各部分进行详细说明：
如图1所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
可在衬底1上形成多个间隔排布的导电接触塞2，举例而言，可通过真空蒸镀、磁控溅射或化学气相沉积等方式在衬底1上形成导电接触塞2，当然，还可以通过其他方式形成导电接触塞2，在此不再一一列举。
在一实施方式中，导电接触塞2可以包括第一导电接触塞21和第二导电接触塞22，第二导电接触塞22可为环形结构，其可以是圆形环，也可以是矩形环；第二导电接触塞22可由导体或半导体材料构成，举例而言，其材料可以是钨、铜或聚硅等。第一导电接触塞21可以有多个，多个第一导电接触塞21可位于第二导电接触塞22的环形内，并可呈阵列分布，且第一导电接触塞21的材料可与第二导电接触塞22的材料相同。
如图2所示，衬底1可包括并排设置的单元区域11和外围区域12，电容阵列3可形成于衬底1上，并可位于单元区域11上，电容阵列3可包括多个间隔排布的柱状电容，各柱状电容可分别形成在各导电接触塞2上，具体而言，各柱状电容可分别形成在各第一导电接触塞21上。在使用时，多个电容可同时充放电，从而提高电容量。
在本开的一种实施方式中，电容阵列3可以包括绝缘层31、绝缘介质层32、下电极层33、电容介质层34及上电极层35。绝缘层31分布于各第一导电接触塞21之间，可用于分隔各第一导电接触塞21；下电极层33可呈条状，其可形成于第一导电接触塞21背离衬底1的一侧，并可与第一导电接触塞21接触连接，且其可沿垂直于第一导电接触塞21接触的方向向第一导电接触塞21背离衬底1的一侧延伸，以便形成柱状电容。电容介质层34位于下电极层33和上电极层35之间可形成双面电容，以便于提高电容量。绝缘介质层32可包覆于下电极层33的外周，可对下电极层33进行横向支撑，增加下电极层33在横向上的稳定性，防止下电极层33产生横向形变。
举例而言，绝缘层31可形成于衬底1上，可通过真空蒸镀、磁控溅射或化学气相沉积等方式在衬底1上形成绝缘层31，当然，还可以通过其他方式形成绝缘层31，在此不再一一列举。绝缘层31可与衬底1的形状相同，其材料可以是氮化硅、氧化硅等，在此不对其材料做特殊限定。
绝缘层31上可设有环形孔以及位于环形孔内部的多个呈阵列分布的开口，环形孔和各开口均可为通孔，环形孔可为圆形环，也可为矩形环，各开口可呈圆形，也可呈矩形或不规则图形，在此不对环形孔和各开口的形状做特殊限定。
可在环形孔内形成第二导电接触塞22，同时，可在各开口内形成第一导电接触塞21，可通过一次工艺同时形成第二导电接触塞22和多个第一导电接触塞21，举例而言，可通过化学气相沉积工艺同时形成第二导电接触塞22和多个第一导电接触塞21。在一实施方式中，第二导电接触塞22可通过环形孔与衬底1接触，同时，各第一导电接触塞21可通过各开口与衬底1相接触。
衬底1上至少形成有绝缘介质层32，例如，可在绝缘层31背离衬底1的一侧形成绝缘介质层32，该绝缘介质层32可同时覆盖于单元区域11和外围区域12。电容阵列3和支撑结构4均可形成于与单元区域11正对的绝缘介质层32中，即：绝缘介质层32可用于支撑电容。
如图2所示，绝缘介质层32可具有分别露出各第一导电接触塞21的多个通孔，通孔可为电容孔37，可用于形成电容，各电容孔37可在垂直于绝缘介质层32的方向上贯穿绝缘介质层32，其横截面的形状可以是圆形，矩形等，还可以是不规则形状，在此不对电容孔37的形状做特殊限定。通孔还可以包括环形圈41，可用于形成支撑结构4，其可以是圆形环，也可以是矩形环，在此不做特殊限定。
举例而言，绝缘介质层32可包括沿垂直于衬底1的方向间隔排布的第一绝缘介质层322和第二绝缘介质层324，可通过真空蒸镀、磁控溅射或化学气相沉积等方式形成第一绝缘介质层322和第二绝缘介质层324，当然，还可通过其他工艺形成绝缘介质层32，在此不做特殊限定。
电容阵列3和支撑结构4均可形成于第一绝缘介质层322和第二绝缘介质层324中，可通过第一绝缘介质层322和第二绝缘介质层324对电容阵列3内部的各电容进行支撑，同时可通过支撑结构4对电容阵列3的边缘进行支撑。
如图3所示，可在电容孔37内形成随形贴合于电容孔37底部及侧壁表面的下电极层33，且下电极层33可通过电容孔37与第一导电接触塞21接触连接，以将下电极层33存储的电量输入至第一导电接触塞21，从而实现电容存储。举例而言，可采用化学气相沉积工艺在电容孔37中形成下电极层33，当然，还可通过其他工艺形成下电极层33，在此不做特殊限定。下电极层33的材料可以是氮化钛，其厚度可以是4nm～10nm，举例而言，其可以是4nm、6nm、8nm或10nm，当然，下电极层33还可以是其他材料或其他厚度，在此不再一一列举。
如图1所示，电容介质层34可以是形成于下电极层33和绝缘介质层32共同构成的结构的外表面和内表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成电容介质层34，当然，还可以通过其他工艺形成电容介质层34，在此不再一一列举。电容介质层34可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，其可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
可采用化学气相沉积工艺在电容介质层34的外表面形成上电极层35，当然，还可通过其他工艺形成上电极层35，在此不做特殊限定。上电极层35的材料可以是氮化钛，其厚度可以是2nm～8nm，举例而言，其可以是2nm、4nm、6nm或8nm，当然，上电极层35还可以是其他材料或其他厚度，在此不再一一列举。
支撑结构4可形成于衬底1上，其可位于电容阵列3的边缘，并可环绕于电容阵列3的外周，举例而言，如图4所示，支撑结构4可形成于第二导电接触塞22背离衬底1的表面，其底部可与第二导电接触塞22接触。可通过真空蒸镀、磁控溅射或化学气相沉积等方式在第二导电接触塞22背离衬底1的表面形成支撑结构4。支撑结构4可与绝缘介质层32的材料相同，举例而言，其可以是氮化硅。
支撑结构4可与电容阵列3接触连接，举例而言，其可与电容阵列3中的绝缘介质层32接触连接，以便对位于电容阵列3边缘部分的电容的四周均进行支撑，增加电容阵列3在横向上的稳定性，防止位于电容阵列3边缘部分的电容产生横向形变，避免短路。
支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距大于电容阵列3中任一柱状电容的电容孔37在横截面上的孔径，可保证支撑结构4对位于电容阵列3边缘部分的电容的支撑强度。举例而言，支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距可至少为电容阵列3中任一电容孔37在该横截面上的孔径的两倍。当然，支撑结构4的内壁与外壁之间的间距的最小值也可大于任一电容孔37的孔径的最大值。
同时，为了保证对电容顶部的支撑强度，支撑结构4的内壁与外壁之间的间距可由靠近衬底1一侧向远离衬底1的一侧依次增大，当然，在平行于衬底1的所有横截面上，其内壁与外壁之间的间距也均可相等，在此不对支撑结构4的内壁与外壁之间的尺寸做特殊限定。
在一实施方式中，支撑结构4在第二导电接触塞22上的正投影可与第二导电接触塞22的边界重合，即：支撑结构4可为连续的整体，其可连续的包覆于电容阵列3外部，以便对电容阵列3边缘部分进行连续支撑。在另一实施方式中，支撑结构4可为非连续的片段，其可包括多个间隔分布的支撑区域及一一对应的形成于各支撑区域上的支撑柱，各支撑柱的厚度均可相等，并可围成环形，且各支撑柱可分别与电容阵列3的绝缘介质层32接触连接，以便对电容阵列3进行分段支撑。
支撑结构4在垂直于衬底1的方向上的厚度可与电容阵列3中的各电容在垂直于衬底1的方向上的高度相等，既可在横向上对电容阵列3进行支撑，又可在纵向上对电容阵列3进行支撑，提高器件稳定性。举例而言，支撑结构4在垂直于衬底1的方向上的厚度可与下电极层33在垂直于衬底1的方向上的高度相等，可通过支撑结构4对位于电容阵列3边缘的电容的下电极层33进行横向和纵向支撑，防止位于电容阵列3边缘的电容的下电极层33向外发生形变。
在一实施方式中，如图1、图5及图6所示，本公开的半导体器件还可包括半导体层5，半导体层5可覆盖于电容阵列3的表面，且可充满电容孔37及电容阵列3中相邻两个电容之间的间隙，
可通过真空蒸镀工艺在上电极层35的表面形成覆盖电容阵列3的半导体层5，以使电荷与第二电极充分接触，有助于提高电容充电效率。如图5所示，该半导体层5可覆盖于电容阵列3的表面，且可充满电容孔37及电容阵列3中相邻两个电容之间的间隙，可提高器件的导电性能，加强电容阵列3中各电容的稳定性。半导体层5可由硅材料、金属材料或金属化合物构成，举例而言，其可以是硅、锗硅、钨、硅化钛、氧化钛或氧化钨等，在此不做特殊限定。
在一实施方式中，导电接触塞2还可以包括外围导电接触塞23，该外围导电接触塞23可形成于衬底1的外围区域12中，本公开的半导体器件还可以包括互连结构，该互连结构可形成于外围区域12对应的绝缘介质层32中，并可与外围导电接触塞23接触连接，以便将电容阵列3电学引出。外围导电接触塞23可与第一导电接触塞21以及第二导电接触塞22的材料相同，厚度相等，可在形成第一导电接触塞21以及第二导电接触塞22的同时形成外围导电接触塞23。
如图7-图8所示，可通过化学气相沉积工艺在第一过孔61内形成第一互连结构6，该第一互连结构6可通过第一过孔61与半导体层5连通，以便将电容阵列3电学引出。
第一互连结构6可以包括连接层62和引出层63，连接层62可随型贴附于第一过孔61的孔壁和底面，并可与半导体层5的顶部连通，引出层63可位于连接层62上，且可填满第一过孔61。连接层62和引出层63的材料均可为导电材料，例如，连接层62的材料可为氮化钛，引出层63的材料可为钨。
本公开实施方式还提供一种半导体器件的形成方法，如图9所示，该形成方法可以包括：
步骤S110，提供衬底；
步骤S120，在所述衬底上形成多个间隔排布的导电接触塞；
步骤S130，形成电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接；
步骤S140，形成支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
本公开的半导体器件的形成方法，由于支撑结构4环绕于电容阵列3外侧，可对电容阵列3外部进行横向支撑，增加电容阵列3在横向上的稳定性，防止电容阵列3中的电容产生横向形变，避免短路；同时，由于支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距大于电容阵列3中任一电容孔37在横截面上的孔径，可保证支撑结构4的支撑强度。此外，由于电容阵列3中包含多个电容，在使用时，多个电容可同时充放电，可提高电容量。
下面对本公开实施方式形成方法的各步骤进行详细说明：
在步骤S110中，提供衬底。
衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
在步骤S120中，在所述衬底上形成多个间隔排布的导电接触塞内。
可在衬底1上形成多个间隔排布的导电接触塞2，举例而言，可通过真空蒸镀、磁控溅射或化学气相沉积等方式在衬底1上形成导电接触塞2，当然，还可以通过其他方式形成导电接触塞2，在此不再一一列举。
在一实施方式中，导电接触塞2可以包括第一导电接触塞21和第二导电接触塞22，第二导电接触塞22可为环形结构，其可以是圆形环，也可以是矩形环；第二导电接触塞22可由导体或半导体材料构成，举例而言，其材料可以是钨、铜或聚硅等。第一导电接触塞21可以有多个，多个第一导电接触塞21可位于第二导电接触塞22的环形内，并可呈阵列分布，且第一导电接触塞21的材料可与第二导电接触塞22的材料相同。衬底1可包括并排设置的单元区域11和外围区域12，第一导电接触塞21和第二导电接触塞22形成于单元区域11内。
在步骤S130中，形成电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接。
电容阵列3可形成于衬底1上，并可位于单元区域11上，电容阵列3可包括多个间隔排布的柱状电容，各柱状电容可分别形成在各导电接触塞上，具体而言，各柱状电容可分别形成在各第一导电接触塞21上。在使用时，多个电容可同时充放电，从而提高电容量。
在本开的一种实施方式中，电容阵列3可以包括绝缘层31、绝缘介质层32、下电极层33、电容介质层34及上电极层35。绝缘层31分布于各第一导电接触塞21之间，可用于分隔各第一导电接触塞21；下电极层33可呈条状，其可形成于第一导电接触塞21背离衬底1的一侧，并可与第一导电接触塞21接触连接，且其可沿垂直于第一导电接触塞21接触的方向向第一导电接触塞21背离衬底1的一侧延伸，以便形成柱状电容。电容介质层34位于下电极层33和上电极层35之间可形成双面电容，以便于提高电容量。绝缘介质层32可包覆于下电极层33的外周，可对下电极层33进行横向支撑，增加下电极层33在横向上的稳定性，防止下电极层33产生横向形变。
举例而言，绝缘层31可形成于衬底1上，可通过真空蒸镀、磁控溅射或化学气相沉积等方式在衬底1上形成绝缘层31，当然，还可以通过其他方式形成绝缘层31，在此不再一一列举。绝缘层31可与衬底1的形状相同，其材料可以是氮化硅、氧化硅等，在此不对其材料做特殊限定。
绝缘层31上可设有环形孔以及位于环形孔内部的多个呈阵列分布的开口，环形孔和各开口均可为通孔，环形孔可为圆形环，也可为矩形环，各开口可呈圆形，也可呈矩形或不规则图形，在此不对环形孔和各开口的形状做特殊限定。
可在环形孔内形成第二导电接触塞22，同时，可在各开口内形成第一导电接触塞21，可通过一次工艺同时形成第二导电接触塞22和多个第一导电接触塞21，举例而言，可通过化学气相沉积工艺同时形成第二导电接触塞22和多个第一导电接触塞21。在一实施方式中，第二导电接触塞22可通过环形孔与衬底1接触，同时，各第一导电接触塞21可通过各开口与衬底1相接触。
衬底1上至少形成有绝缘介质层32，例如，可在绝缘层31背离衬底1的一侧形成绝缘介质层32，该绝缘介质层32可同时覆盖于单元区域11和外围区域12。电容阵列3和支撑结构4均可形成于与单元区域11正对的绝缘介质层32中，即：绝缘介质层32可用于支撑电容。
如图2所示，绝缘介质层32可具有分别露出各第一导电接触塞21的多个通孔，通孔可为电容孔37，可用于形成电容，各电容孔37可在垂直于绝缘介质层32的方向上贯穿绝缘介质层32，其横截面的形状可以是圆形，矩形等，还可以是不规则形状，在此不对电容孔37的形状做特殊限定。通孔还可以包括环形圈41，可用于形成支撑结构4，其可以是圆形环，也可以是矩形环，在此不做特殊限定。
举例而言，绝缘介质层32可包括沿垂直于衬底1的方向间隔排布的第一绝缘介质层322和第二绝缘介质层324，可通过真空蒸镀、磁控溅射或化学气相沉积等方式形成第一绝缘介质层322和第二绝缘介质层324，当然，还可通过其他工艺形成绝缘介质层32，在此不做特殊限定。
电容阵列3和支撑结构4均可形成于第一绝缘介质层322和第二绝缘介质层324中，可通过第一绝缘介质层322和第二绝缘介质层324对电容阵列3内部的各电容进行支撑，同时可通过支撑结构4对电容阵列3的边缘进行支撑。
如图3所示，可在电容孔37内形成随形贴合于电容孔37底部及侧壁表面的下电极层33，且下电极层33可通过电容孔37与第一导电接触塞21接触连接，以将下电极层33存储的电量输入至第一导电接触塞21，从而实现电容存储。举例而言，可采用化学气相沉积工艺在电容孔37中形成下电极层33，当然，还可通过其他工艺形成下电极层33，在此不做特殊限定。下电极层33的材料可以是氮化钛，其厚度可以是4nm～10nm，举例而言，其可以是4nm、6nm、8nm或10nm，当然，下电极层33还可以是其他材料或其他厚度，在此不再一一列举。
如图1所示，电容介质层34可以是形成于下电极层33和绝缘介质层32共同构成的结构的外表面和内表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成电容介质层34，当然，还可以通过其他工艺形成电容介质层34，在此不再一一列举。电容介质层34可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，其可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
可采用化学气相沉积工艺在电容介质层34的外表面形成上电极层35，当然，还可通过其他工艺形成上电极层35，在此不做特殊限定。上电极层35的材料可以是氮化钛，其厚度可以是2nm～8nm，举例而言，其可以是2nm、4nm、6nm或8nm，当然，上电极层35还可以是其他材料或其他厚度，在此不再一一列举。
在步骤S140中，形成支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
支撑结构4可形成于衬底1上，其可位于电容阵列3的边缘，并可环绕于电容阵列3的外周，举例而言，如图4所示，支撑结构4可形成于第二导电接触塞22背离衬底1的表面，其底部可与第二导电接触塞22接触。可通过真空蒸镀、磁控溅射或化学气相沉积等方式在第二导电接触塞22背离衬底1的表面形成支撑结构4。支撑结构4可与绝缘介质层32的材料相同，举例而言，其可以是氮化硅。
支撑结构4可与电容阵列3接触连接，举例而言，其可与电容阵列3中的绝缘介质层32接触连接，以便对位于电容阵列3边缘部分的电容的四周均进行支撑，增加电容阵列3在横向上的稳定性，防止位于电容阵列3边缘部分的电容产生横向形变，避免短路。
支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距大于电容阵列3中任一柱状电容的电容孔37在横截面上的孔径，可保证支撑结构4对位于电容阵列3边缘部分的电容的支撑强度。举例而言，支撑结构4的内壁与外壁在平行于衬底1的任一横截面上的间距可至少为电容阵列3中任一电容孔37在该横截面上的孔径的两倍。当然，支撑结构4的内壁与外壁之间的间距的最小值也可大于任一电容孔37的孔径的最大值。
同时，为了保证对电容顶部的支撑强度，支撑结构4的内壁与外壁之间的间距可由靠近衬底1一侧向远离衬底1的一侧依次增大，当然，在平行于衬底1的所有横截面上，其内壁与外壁之间的间距也均可相等，在此不对支撑结构4的内壁与外壁之间的尺寸做特殊限定。
在一实施方式中，支撑结构4在第二导电接触塞22上的正投影可与第二导电接触塞22的边界重合，即：支撑结构4可为连续的整体，其可连续的包覆于电容阵列3外部，以便对电容阵列3边缘部分进行连续支撑。在另一实施方式中，支撑结构4可为非连续的片段，其可包括多个间隔分布的支撑区域及一一对应的形成于各支撑区域上的支撑柱，各支撑柱的厚度均可相等，并可围成环形，且各支撑柱可分别与电容阵列3的绝缘介质层32接触连接，以便对电容阵列3进行分段支撑。
支撑结构4在垂直于衬底1的方向上的厚度可与电容阵列3中的各电容在垂直于衬底1的方向上的高度相等，既可在横向上对电容阵列3进行支撑，又可在纵向上对电容阵列3进行支撑，提高器件稳定性。举例而言，支撑结构4在垂直于衬底1的方向上的厚度可与下电极层33在垂直于衬底1的方向上的高度相等，可通过支撑结构4对位于电容阵列3边缘的电容的下电极层33进行横向和纵向支撑，防止位于电容阵列3边缘的电容的下电极层33向外发生形变。
在一实施方式中，在衬底1上形成电容阵列3及支撑结构4可以包括步骤S210-步骤S250，如图10所示，其中：
步骤S210，在所述衬底上依次形成牺牲层和绝缘介质层，以所述导电接触塞为蚀刻停止层，蚀刻所述单元区域的所述牺牲层和所述绝缘介质层，在所述单元区域形成多个间隔排布的柱状空隙结构，并控制蚀刻窗口，使得位于所述单元区域外围的柱状空隙结构在平行于所述衬底方向上的横截面间距大于所述单元区域中非外围的柱状空隙结构的横截面间距。
可通过真空蒸镀、磁控溅射或化学气相沉积等方式在衬底1上形成绝缘层31，当然，还可以通过其他方式形成绝缘层31，在此不再一一列举。绝缘层31可与衬底1的形状相同，其材料可以是氮化硅、氧化硅等，在此不对其材料做特殊限定。
可通过光刻工艺将掩膜版中的图案转移至绝缘层31上，掩膜版可为网格状，其上的图案可与环形孔及各开口所需的图案相同，以便在绝缘层31上形成环形孔以及位于环形孔内部的多个呈阵列分布的开口，环形孔和各开口均可为通孔，环形孔可为圆形环，也可为矩形环，各开口可呈圆形，也可呈矩形或不规则图形，在此不对环形孔和各开口的形状做特殊限定。
步骤S220，在各所述存储节点接触塞、所述环形导电接触塞及所述衬底共同构成的结构的表面形成参考支撑结构，所述参考支撑结构包括交叠设置的支撑层和牺牲层。
可通过化学气相沉积或物理气相沉积的方式在各第一导电接触塞21、第二导电接触塞22及衬底1共同构成的结构的表面依次形成交叠设置的牺牲层和绝缘介质层32。如图11所示，其可以包括依次叠层设置的第一牺牲层321、第一绝缘介质层322、第二牺牲层323和第二绝缘介质层324，可通过真空蒸镀或磁控溅射等方式形成第一牺牲层321、第一绝缘介质层322、第二牺牲层323和第二绝缘介质层324，当然，也可通过其他方式形成叠层设置的第一牺牲层321、第一绝缘介质层322、第二牺牲层323和第二绝缘介质层324，在此不做特殊限定。
第一牺牲层321可形成于各第一导电接触塞21、第二导电接触塞22及衬底1共同构成的结构的表面，其材料可以是SiO2；第一绝缘介质层322可以是形成于第一牺牲层321背离衬底1的一侧的薄膜，其材料可以是氮化硅或SiCN；第二牺牲层323可形成于第一绝缘介质层322背离第一牺牲层321的一侧，并可与第一牺牲层321的材料相同，厚度相等，可采用化学抛光工艺对第一牺牲层321和第二牺牲层323的顶表面进行抛光处理，以使第一牺牲层321和第二牺牲层323各部分的厚度均匀一致；第二绝缘介质层324可形成于第二牺牲层323层背离第一绝缘介质层322的一侧，其可与第一绝缘介质层322的材料相同，需要说明的是，各绝缘介质层32的厚度可以相同，也可以不同，在此不做特殊限定。
可通过旋涂或其他方式在第二绝缘介质层324上形成光刻胶层3341，光刻胶层3341的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。光刻胶层3341远离第二绝缘介质层324的表面的形状可与第二绝缘介质层324表面的形状相同。可采用掩膜版对光刻胶层3341进行曝光，该掩膜版的图案可与环形圈41和各电容孔37所需的图案匹配。随后，可对曝光后的光刻胶层3341进行显影，从而形成显影区，如图12所示，该显影区可露出第二绝缘介质层324，且显影区的图案可与环形圈41和各电容孔37所需的图案相同，显影区的尺寸可与所需环形圈41和各电容孔37的尺寸相同。
可通过干法刻蚀在显影区对第一牺牲层321、第一绝缘介质层322、第二牺牲层323和第二绝缘介质层324进行刻蚀，并以导电接触塞2为蚀刻停止层，在单元区域11形成多个间隔排布的柱状空隙结构，该柱状孔隙结构可露出第二导电接触塞22和各第一导电接触塞21，同时，可对柱状孔隙结构的开口尺寸进行控制，使得位于单元区域11外围的柱状空隙结构在平行于衬底1方向上的横截面间距大于单元区域11中非外围的柱状空隙结构的横截面间距。为了便于区分，可将与第一导电接触塞21对应的柱状孔隙结构作为电容孔37，将与第二导电接触塞22对应的柱状孔隙结构作为环形圈41。
为了提高电容储量，各电容孔37的尺寸可由靠近衬底1一侧向远离衬底1的一侧依次增大，当然，各电容孔37也可均为直孔，在此不对各电容孔37的尺寸做特殊限定。同时，为了保证对电容顶部的支撑强度，环形圈41的内壁与外壁之间的间距可由靠近衬底1一侧向远离衬底1的一侧依次增大，当然，在平行于衬底1的所有横截面上，其内壁与外壁之间的间距也均可相等，在此不对环形圈41的内壁与外壁之间的尺寸做特殊限定。
步骤S220，沉积下电极材料，在所述柱状空隙结构的侧壁形成下电极层。
可在柱状空隙结构的侧壁形成下电极层33，具体而言，可在电容孔37内形成随形贴合于电容孔37底部及侧壁表面的下电极层33，如图13所示，为了工艺方便，可在电容孔37内和其顶表面同时形成下电极层33，随后可去除电容孔37顶表面的下电极层33，只保留其底部及侧壁上的下电极层33，最终形成的下电极层33，如图3所示。且下电极层33可通过电容孔37与第一导电接触塞21接触连接，以将下电极层33存储的电量输入至存储介电接触塞，从而实现电容存储。
举例而言，可采用化学气相沉积工艺在电容孔37中形成下电极层33，当然，还可通过其他工艺形成下电极层33，在此不做特殊限定。下电极层33的材料可以是氮化钛，其厚度可以是4nm～10nm，举例而言，其可以是4nm、6nm、8nm或10nm，当然，下电极层33还可以是其他材料或其他厚度，在此不再一一列举。此外，为了工艺方便，也可同时在环形圈41内形成下电极层33。
步骤S230，沉积电介质材料，所述电介质材料填满所述单元区域外围的所述柱状空隙结构，以形成所述支撑结构，且在所述单元区域的非外围柱状空隙结构未被填充。
可采用化学气相沉积工艺在第二绝缘介质层324背离第二牺牲层323的表面及环形圈41内沉积电介质材料，以形成覆盖层7，如图14所示，该覆盖层7能够填满单元区域11外围的柱状空隙结构，即填满环形圈41，以形成支撑结构4，此时，位于单元区域11的非外围的柱状空隙结构未被填充，即电容孔37未被填充。同时，可通过化学气相沉积或其它方式在距离衬底1最远的绝缘介质层32背离衬底1的一侧形成掩膜材料层，该掩膜材料层可覆盖电容孔37远离第一导电接触塞21的一侧。掩膜材料层的材料可以是氧化硅、氮氧化物或碳中至少一种，当然，也可以是其它材料，在此不再一一列举。掩膜材料层可以是单层结构也可以是多层结构在此不做特殊限定。
可通过旋涂或其它方式在掩膜材料层上形成光刻胶层3341，光刻胶层3341材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。如图17所示，可采用掩膜版对光刻胶层3341进行曝光，掩膜版的图案可与距离衬底1最远的绝缘介质层32上的开口所需的图案匹配，如图16所示，开口71在衬底1上的正投影可覆盖于相邻两个电容孔37之间的区域。随后，可对曝光后的光刻胶层3341进行显影，从而形成显影区，该显影区可露出掩膜材料层。如图17所示，在显影区对掩膜材料层及距离衬底1最远的绝缘介质层32进行刻蚀，以形成开口71，可通过该开口71露出与绝缘介质层32邻接的牺牲层。
步骤S240，去除所述单元区域内的所述牺牲层，保留所述绝缘介质层。
在形成下电极层33后可去除单元区域11内各牺牲层，而保留各绝缘介质层32，既可增大电容存储密度，又可对下电极层33进行支撑，避免下电极层33发生形变，降低短路风险。
此外，如图18所示，还可对覆盖层7的表面进行平坦化处理，以去除位于环形圈41外部的顶部的覆盖层7，使环形圈41中的覆盖层7的表面与第二绝缘介质层324背离衬底1一侧的表面平齐，从而成支撑结构4。
步骤S250，在所述单元区域的非外围柱状空隙结构的下电极层上依次形成电容介质层和上电极层，以形成电容阵列。
可在单元区域11的电容孔37内的下电极层33上形成电容介质层34，举例而言，电容介质层34可以是形成于下电极层33表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成电容介质层34，当然，还可以通过其他工艺形成电容介质层34，在此不再一一列举。电容介质层34可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，其可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。
可采用化学气相沉积工艺在电容介质层34的外表面形成上电极层35，当然，还可通过其他工艺形成上电极层35，在此不做特殊限定。上电极层35的材料可以是氮化钛，其厚度可以是2nm～8nm，举例而言，其可以是2nm、4nm、6nm或8nm，当然，上电极层35还可以是其他材料或其他厚度，在此不再一一列举。
在一实施方式中，本公开的形成方法还可包括步骤：如图9所示，其中：
步骤S150，形成覆盖所述电容阵列的表面的半导体层，所述半导体层充满所述电容孔及所述电容阵列中相邻两个电容之间的间隙。
可通过真空蒸镀工艺在上电极层35的表面形成覆盖电容阵列3的半导体层5，以使电荷与第二电极充分接触，有助于提高电容充电效率。该半导体层5可覆盖于电容阵列3的表面，且可充满电容孔37及电容阵列3中相邻两个电容之间的间隙，可提高器件的导电性能，加强电容阵列3中各电容的稳定性。半导体层5可由硅材料、金属材料或金属化合物构成，举例而言，其可以是硅、锗硅、钨、硅化钛、氧化钛或氧化钨等，在此不做特殊限定。
在一实施方式中，在蚀刻单元区域11的牺牲层和绝缘介质层32之前，本公开的形成方法还可以包括：
步骤S160，在所述外围区域形成互连结构。
该互连结构可形成于外围区域12对应的绝缘介质层32中，并可与外围导电接触塞23接触连接，以便将电容阵列3电学引出。外围导电接触塞23可与第一导电接触塞21以及第二导电接触塞22的材料相同，厚度相等，可在形成第一导电接触塞21以及第二导电接触塞22的同时形成外围导电接触塞23。
在一实施方式中，如图19所示，形成互连结构可以包括：
步骤S1601，在所述衬底的单元区域上形成所述导电接触塞的同时在所述外围区域形成所述导电接触塞。
可过一次工艺同时形成单元区域11的第一导电接触塞21、第二导电接触塞22和位于外围区域12的外围导电接触塞23。例如，可通过化学气相沉积工艺及干法刻蚀工艺同时形成第一导电接触塞21、第二导电接触塞22和外围导电接触塞23，当然，也可以通过方式同时形成第一导电接触塞21、第二导电接触塞22和外围导电接触塞23，在此不再一一列举。
步骤S1602，在所述外围区域形成第一牺牲层。
可通过真空蒸镀、磁控溅射、原子层沉积等方式形成第一牺牲层321。
步骤S1603，以所述外围区域的所述导电接触塞为蚀刻停止层，蚀刻所述第一牺牲层，以形成第一过孔。
可通过光刻工艺形成第一过孔61，第一过孔61可形成于第一牺牲层321内，且可露出外围导电接触塞23。
步骤S1604，在所述第一过孔中形成第一互连结构。
可通过化学气相沉积工艺在第一过孔61内形成第一互连结构6，该第一互连结构6可通过第一过孔61与半导体层5连通，以便将电容阵列3电学引出。
第一互连结构6可以包括连接层62和引出层63，连接层62可随型贴附于第一过孔61的孔壁和底面，并可与半导体层5的顶部连通，引出层63可位于连接层62上，且可填满第一过孔61。连接层62和引出层63的材料均可为导电材料，例如，连接层62的材料可为氮化钛，引出层63的材料可为钨。
如图19所示，在形成第一互连结构6后，本公开的形成方法还可包括：
步骤S1605，在所述外围区域的第一牺牲层上依次形成所述绝缘介质层和第二牺牲层，以所述第一互连结构为蚀刻停止层，蚀刻所述绝缘介质层和所述第二牺牲层，以形成第二过孔。
可通过真空蒸镀、磁控溅射、原子层沉积等方式在外围区域12的第一牺牲层321上依次形成绝缘介质层32和第二牺牲层323，可通过光刻工艺形成第二过孔，第二过孔可形成于第二牺牲层323内，且可与第一互连结构6接触连接。
步骤S1606，在所述第二过孔中形成第二互连结构。
可通过化学气相沉积工艺在第二过孔内形成第二互连结构，该第二互连结构可通过第二过孔与第一互连结构6连通，以便将电容阵列3电学引出。
第二互连结构可与第一互连结构6的结构和材料均相同，第二互连结构也可包括连接层和引出层，连接层可随型贴附于第二过孔91的孔壁和底面，并可第一互连结构6的顶部连通，引出层可位于连接层上，且可填满第二过孔91。
本公开的半导体器件可以是存储芯片，例如，其可以是DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)，当然，还可以是其它半导体器件，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底上形成有多个间隔排布的导电接触塞；
电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接；
支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
2.根据权利要求1所述的半导体器件，其特征在于，所述导电接触塞包括第一导电接触塞和第二导电接触塞，所述第一导电接触塞与所述柱状电容的下电极层接触，所述第二导电接触塞与所述支撑结构的底部接触。
3.根据权利要求1所述的半导体器件，其特征在于，所述衬底上至少形成有绝缘介质层，所述电容阵列和所述支撑结构形成于所述绝缘介质层中。
4.根据权利要求2所述的半导体器件，其特征在于，所述支撑结构在所述第二导电接触塞上的正投影与所述第二导电接触塞的边界重合。
5.根据权利要求3所述的半导体器件，其特征在于，所述衬底包括单元区域和外围区域，所述电容阵列形成在所述单元区域，所述导电接触塞还包括外围导电接触塞，所述外围导电接触塞形成在所述外围区域，所述半导体器件还包括与所述外围导电接触塞连接的互连结构，所述互连结构形成在所述绝缘介质层中。
6.根据权利要求3所述的半导体器件，其特征在于，所述绝缘介质层包括沿垂直于所述衬底的方向间隔排布的第一绝缘介质层和第二绝缘介质层，所述电容阵列和所述支撑结构形成在所述第一绝缘介质层和所述第二绝缘介质层中。
7.一种半导体器件的形成方法，其特征在于，所述形成方法包括：
提供衬底；
在所述衬底上形成多个间隔排布的导电接触塞；
形成电容阵列，所述电容阵列包括多个间隔排布的柱状电容，各所述柱状电容分别形成在各所述导电接触塞上，且所述柱状电容的下电极层与所述导电接触塞接触连接；
形成支撑结构，所述支撑结构形成于所述电容阵列边缘的所述衬底上，并环绕所述电容阵列，且所述支撑结构的内壁与外壁在平行于所述衬底的任一横截面上的间距大于任一所述柱状电容的电容孔在所述横截面上的孔径。
8.根据权利要求7所述的形成方法，其特征在于，所述衬底具有单元区域，所述单元区域上形成有多个间隔排布的导电接触塞，且位于所述单元区域边缘的所述导电接触塞的宽度大于所述单元区域中非边缘的所述导电接触塞的宽度，所述形成电容阵列和支撑结构包括：
在所述衬底上依次形成牺牲层和绝缘介质层，以所述导电接触塞为蚀刻停止层，蚀刻所述单元区域的所述牺牲层和所述绝缘介质层，在所述单元区域形成多个间隔排布的柱状空隙结构，并控制蚀刻窗口，使得位于所述单元区域外围的柱状空隙结构在平行于所述衬底方向上的横截面间距大于所述单元区域中非外围的柱状空隙结构的横截面间距；
沉积下电极材料，在所述柱状空隙结构的侧壁形成下电极层；
沉积电介质材料，所述电介质材料填满所述单元区域外围的所述柱状空隙结构，以形成所述支撑结构，且在所述单元区域的非外围柱状空隙结构未被填充；
去除所述单元区域内的所述牺牲层，保留所述绝缘介质层；
在所述单元区域的非外围柱状空隙结构的下电极层上依次形成电容介质层和上电极层，以形成电容阵列。
9.根据权利要求8所述的形成方法，其特征在于，所述衬底还具有外围区域，在蚀刻所述单元区域的所述牺牲层和所述绝缘介质层之前，所述形成方法还包括：
在所述外围区域形成互连结构。
10.根据权利要求9所述的形成方法，其特征在于，形成所述互连结构包括：
在所述衬底的单元区域上形成所述导电接触塞的同时在所述外围区域形成所述导电接触塞；
在所述外围区域形成第一牺牲层；
以所述外围区域的所述导电接触塞为蚀刻停止层，蚀刻所述第一牺牲层，以形成第一过孔；
在所述第一过孔中形成第一互连结构。
11.根据权利要求10所述的形成方法，其特征在于，在形成所述第一互连结构后，所述形成方法还包括：
在所述外围区域的第一牺牲层上依次形成所述绝缘介质层和第二牺牲层，以所述第一互连结构为蚀刻停止层，蚀刻所述绝缘介质层和所述第二牺牲层，以形成第二过孔；
在所述第二过孔中形成第二互连结构。
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