CN115206885A - 半导体结构及其制造方法 - Google Patents

Abstract

本申请提供一种半导体结构及其制造方法，涉及半导体技术领域。该制造方法包括：在衬底上形成第一导电层和牺牲膜层；蚀刻牺牲膜层，以形成多个第一电容孔，各第一电容孔均露出第一导电层；在各第一电容孔内分别形成导电柱；去除牺牲膜层；以各导电柱为掩膜对第一导电层进行蚀刻，以形成多个导电接触塞；形成覆盖各导电接触塞及各导电柱的绝缘介质层；以各导电柱为蚀刻停止层蚀刻绝缘介质层，以形成多个第二电容孔；在垂直于衬底的方向上，各第二电容孔与各导电柱一一对应分布，并沿导电柱的轴向延伸；在各第二电容孔内填充导电材料，导电材料与导电柱构成柱状电容的下电极层。本申请的制造方法可防止电容失效，提高产品良率。

Description

半导体结构及其制造方法

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种半导体结构及其制造方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。电容作为动态随机存储器的核心部件，主要用于存储电荷。

通常在制造电容器的过程中，需要在衬底上形成交叠设置的支撑层和牺牲层，蚀刻支撑层和牺牲层以形成用于容纳电容的电容孔，在形成电容后再去除牺牲层。然而，受制备工艺限制，使得不同蚀刻区域的膜层蚀刻深度不一或蚀刻倾斜，去除牺牲层后，部分电容因悬空或倾斜而失效。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本申请的目的在于克服上述现有技术中的不足，提供一种半导体结构及其制造方法，可防止电容失效，提高产品良率。

根据本申请的一个方面，提供一种半导体结构的制造方法，其特征在于，包括：

在衬底上依次形成第一导电层和牺牲膜层；

蚀刻所述牺牲膜层，以形成多个呈阵列分布的第一电容孔，各所述第一电容孔均露出所述第一导电层；

在各所述第一电容孔内分别形成导电柱；

去除所述牺牲膜层；

以各所述导电柱为掩膜对所述第一导电层进行蚀刻，以形成多个呈阵列分布的导电接触塞；

形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层；

以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸；

在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层。

在本申请的一种示例性实施例中，在各所述第一电容孔内分别形成导电柱，包括：

在所述牺牲膜层的表面形成第一导电材料层，所述第一导电材料层填满各所述第一电容孔；

对所述第一导电材料层的顶表面进行平坦化处理，以去除位于所述第一电容孔以外的所述第一导电材料层的材料。

在本申请的一种示例性实施例中，所述形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层，包括：

在所述衬底的表面形成第一支撑层，所述第一支撑层覆盖各所述导电接触塞之间的间隙；

在所述第一支撑层的表面形成第一牺牲层，所述第一牺牲层覆盖各所述导电柱之间的间隙，所述第一牺牲层的顶表面与各所述导电柱的顶表面齐平；

在所述第一牺牲层与各所述导电柱共同构成的结构的表面依次形成堆叠分布的第二支撑层、第二牺牲层及第三支撑层。

在本申请的一种示例性实施例中，以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸，包括：

在所述第三支撑层的表面形成掩膜层；

在所述掩膜层的表面形成光刻胶层，所述光刻胶层具有显影区，所述显影区在所述衬底上的正投影与各所述导电柱在所述衬底上的正投影重合；

在所述显影区对所述掩膜层、所述第三支撑层、所述第二牺牲层及所述第二支撑层进行蚀刻，以形成各所述第二电容孔，各所述第二电容孔一一对应的露出各所述导电柱。

在本申请的一种示例性实施例中，在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层，包括：

在所述第三支撑层的表面形成第二导电材料层，所述第二导电材料层填满各所述第二电容孔；

对所述第二导电材料层的顶表面进行平坦化处理，以去除位于所述第二电容孔以外的所述第二导电材料层的材料。

在本申请的一种示例性实施例中，所述制造方法还包括：

去除所述第一牺牲层和所述第二牺牲层。

在本申请的一种示例性实施例中，去除所述第一牺牲层和所述第二牺牲层，包括：

采用第一蚀刻处理工艺在所述第一牺牲层、所述第二支撑层、所述第二牺牲层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔贯穿所述第三支撑层、所述第二牺牲层及所述第二支撑层，并露出所述第一牺牲层；

采用第二蚀刻处理工艺在所述蚀刻过孔处蚀刻所述第一牺牲层和剩余的所述第二牺牲层，以去除所述第一牺牲层和所述第二牺牲层。

在本申请的一种示例性实施例中，所述第一蚀刻处理工艺为干法蚀刻工艺，所述第二蚀刻处理工艺为湿法蚀刻工艺。

在本申请的一种示例性实施例中，所述采用第二蚀刻处理工艺在所述蚀刻过孔处蚀刻所述第一牺牲层和剩余的所述第二牺牲层，以去除所述第一牺牲层和所述第二牺牲层，包括：

采用酸性溶液对所述第一牺牲层和所述第二牺牲层进行选择性蚀刻。

在本申请的一种示例性实施例中，所述导电材料与所述导电柱的材料相同。

在本申请的一种示例性实施例中，所述制造方法还包括：

在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层；

在所述层间介质层的表面形成上电极层。

根据本申请的一个方面，提供一种半导体结构，包括：

衬底；

第一导电层，包括多个呈阵列分布的导电接触塞，所述第一导电层背离所述衬底的表面形成有多个导电柱，在垂直于所述衬底的方向上，各所述导电柱与各所述导电接触塞一一对应分布；

绝缘介质层，填充各所述导电接触塞及各所述导电柱之间的间隙，并覆盖各所述导电柱。

根据本申请的一个方面，提供一种半导体结构，包括：

衬底；

第一导电层，包括多个呈阵列分布的导电接触塞，所述第一导电层背离所述衬底的表面形成有多个导电柱，在垂直于所述衬底的方向上，各所述导电柱与各所述导电接触塞一一对应分布；

绝缘介质层，填充各所述导电接触塞及各所述导电柱之间的间隙，并在所述间隙所在区域沿垂直于所述衬底的方向延伸，以形成多个一一对应的露出各所述导电柱的第二电容孔。

在本申请的一种示例性实施例中，所述半导体结构还包括：

导电材料，填充于各所述第二电容孔，并与所述导电柱构成柱状电容的下电极层。

在本申请的一种示例性实施例中，所述导电材料与所述导电柱的材料相同。

本申请的半导体结构及其制造方法，通过分段的方式分别形成第一电容孔和第二电容孔，进而保证每一段电容孔都可以被完全蚀刻，防止电容孔蚀刻不足，避免在去除牺牲层后，在电容孔中形成的电容因悬空而失效。在此过程中，一方面，由于各电容孔分段蚀刻，使得每次蚀刻的深度减小，在蚀刻过程中不易倾斜，降低电容之间短路的风险；另一方面，在形成第一电容孔后，可在第一电容孔中直接形成导电柱，在后续工艺中以导电柱作为掩膜对第一导电层进行蚀刻，以便形成导电接触塞，避免使用专门的掩膜版形成导电接触塞，可简化工艺，降低制造成本；再一方面，在各电容孔中形成的多个柱状电容能够同时充放电，可提高半导体结构的电能存储能力。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中半导体结构的示意图。

图2为相关技术中用于形成导电接触塞的显影区的示意图。

图3为相关技术中导电接触塞的示意图。

图4为相关技术中电容孔的示意图。

图5为本申请实施方式中半导体结构的制造方法的流程图。

图6为本申请实施方式中第一电容孔的示意图。

图7为本申请实施方式中步骤S120的流程图。

图8为本申请实施方式中完成步骤S1203后的结构示意图。

图9为本申请实施方式中完成步骤S130后的结构示意图。

图10为本申请实施方式中步骤S130的流程图。

图11为本申请实施方式中完成步骤S1301后的结构示意图。

图12为本申请实施方式中完成步骤S150后的结构示意图。

图13为本申请实施方式中绝缘介质层的示意图。

图14为本申请实施方式中步骤S160的流程图。

图15为本申请实施方式中完成步骤S1601后的结构示意图。

图16为本申请实施方式中完成步骤S1602后的结构示意图。

图17为本申请实施方式中完成步骤S170后的结构示意图。

图18为本申请实施方式中步骤S170的流程图。

图19为本申请实施方式中完成步骤S180后的结构示意图。

图20为本申请实施方式中步骤S180的流程图。

图21为本申请实施方式中完成步骤S1801后的结构示意图。

图22为本申请实施方式中完成步骤S190后的结构示意图。

图23为本申请实施方式中步骤S190的流程图。

图24为本申请实施方式中蚀刻第三支撑层的示意图。

图25为本申请一实施方式中半导体结构的制造方法的流程图。

图26为本申请实施方式中完成步骤S200后的结构示意图。

图27为本申请实施方式中完成步骤S210后的结构示意图。

图中：100、衬底；200、导电接触塞；201、导电膜层；300、柱状电容；301、电容孔；400、掩膜结构；500、光刻胶层；501、显影区；1、衬底；2、第一导电层；21、导电接触塞；3、牺牲膜层；31、第一电容孔；4、掩膜材料层；5、光刻胶层；51、显影区；6、导电柱；61、第一导电材料层；7、绝缘介质层；701、第二电容孔；71、第一支撑层；72、第一牺牲层；73、第二支撑层；74、第二牺牲层；75、第三支撑层；8、导电材料；81、第二导电材料层；91、层间介质层；92、上电极层。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”、“第二”和“第三”仅作为标记使用，不是对其对象的数量限制。

在相关技术中，如图1所示，半导体结构主要包括衬底100、导电接触塞200及柱状电容300。在形成柱状电容300之前，通常需要先在衬底100上形成导电接触塞200，如图2-图3所示，在形成导电接触塞200时，先在衬底100上形成导电膜层201，在导电膜层201上形成掩膜结构400及光刻胶层500，对光刻胶层500进行曝光并显影，以形成显影区501；在显影区501对掩膜结构400进行蚀刻，进而在掩膜结构400上形成掩膜图案，可将掩膜图案转移至导电膜层201，从而形成导电接触塞200，整个过程工艺流程较为复杂，且制造成本较高。在形成柱状电容300时，需要在衬底100和导电接触塞200共同构成的结构表面形成膜层堆叠结构，对膜层堆叠结构进行蚀刻以形成用于沉积电容的电容孔301，但是，为了提高电容存储容量，通常电容孔301的深宽比较大，在蚀刻形成电容孔301的过程中，受制备工艺限制，不同蚀刻区域的膜层堆叠结构蚀刻深度不一，部分电容孔301出现蚀刻不足(如图4中A区域所示)，无法与导电接触塞200接触连接，使得后续形成的部分柱状电容300因悬空而失效，成品良率较低；且在制造过程中，由于电容孔301的深宽比较大，蚀刻过程中容易出现倾斜(如图4中B区域所示)，进而使得后续形成的柱状电容300倾斜，易造成柱状电容300之间短路，进一步降低产品良率。

本申请实施方式提供了一种半导体结构的制造方法，该半导体结构可为电容器，如图5所示，该制造方法可以包括步骤S110-步骤S180，其中：

步骤S110，在衬底上依次形成第一导电层和牺牲膜层；

步骤S120，蚀刻所述牺牲膜层，以形成多个呈阵列分布的第一电容孔，各所述第一电容孔均露出所述第一导电层；

步骤S130，在各所述第一电容孔内分别形成导电柱；

步骤S140，去除所述牺牲膜层；

步骤S150，以各所述导电柱为掩膜对所述第一导电层进行蚀刻，以形成多个呈阵列分布的导电接触塞；

步骤S160，形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层；

步骤S170，以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸；

步骤S180，在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层。

本申请的半导体结构的制造方法，通过分段的方式分别形成第一电容孔和第二电容孔，进而保证每一段电容孔都可以被完全蚀刻，防止电容孔蚀刻不足，避免在去除牺牲层后，在电容孔中形成的电容因悬空而失效。在此过程中，一方面，由于各电容孔分段蚀刻，使得每次蚀刻的深度减小，在蚀刻过程中不易倾斜，降低电容之间短路的风险；另一方面，在形成第一电容孔后，可在第一电容孔中直接形成导电柱，在后续工艺中以导电柱作为掩膜对第一导电层进行蚀刻，以便形成导电接触塞，避免使用专门的掩膜版形成导电接触塞，可简化工艺，降低制造成本；再一方面，在各电容孔中形成的多个柱状电容能够同时充放电，可提高半导体结构的电能存储能力。

下面对本申请实施方式半导体结构的制造方法的各步骤进行详细说明：

如图5所示，在步骤S110中，在衬底上依次形成第一导电层和牺牲膜层。

如图6所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。

可在衬底1的表面形成第一导电层2，第一导电层2可以是形成于衬底1表面的薄膜，也可以是形成于衬底1表面的涂层，在此不做特殊限定。第一导电层2的材料可为导电材料，例如，其可以是金属钨，当然，也可以是其他导电性能较好的材料，在此不再一一列举。可通过真空蒸镀、磁控溅射、化学气相沉积或原子层沉积等方式在衬底1的表面形成第一导电层2，当然，也可以通过其他方式形成第一导电层2，在此不做特殊限定。

可在第一导电层2的表面形成牺牲膜层3，即：可在第一导电层2背离衬底1的表面形成牺牲膜层3，牺牲膜层3的厚度可大于第一导电层2的厚度，其材料可为绝缘材料，例如，其材料可为二氧化硅。可通过物理气相沉积、化学气相沉积或原子层沉积等方式在第一导电层2的表面形成牺牲膜层3，当然，也可以通过其他方式形成牺牲膜层3，在此不做特殊限定。

如图5所示，在步骤S120中，蚀刻所述牺牲膜层，以形成多个呈阵列分布的第一电容孔，各所述第一电容孔均露出所述第一导电层。

如图6所示，可对牺牲膜层3进行蚀刻，以形成用于沉积电容的第一电容孔31，该第一电容孔31可沿垂直于衬底1的方向延伸，且其横截面的形状可以是圆形或矩形等，还可以是不规则形状，在此不对第一电容孔31的形状做特殊限定。在一实施方式中，第一电容孔31可为多个，多个第一电容孔31可呈阵列分布，且各第一电容孔31均可露出第一导电层2。

在本申请的一种实施方式中，如图7所示，步骤S120可以包括步骤S1201-步骤S1205，其中：

步骤S1201，在所述牺牲膜层背离所述衬底的一侧形成掩膜材料层。

如图8所示，可通过化学气相沉积、真空蒸镀、原子层沉积或其它方式在牺牲膜层3背离衬底1的一侧形成掩膜材料层4，掩膜材料层4可以有多层，也可以为单层结构，其材料可以是聚合物、二氧化硅、氮化硅或多晶硅中至少一种，当然，也可以是其它材料，在此不再一一列举。

步骤S1202，在所述掩膜材料层背离所述衬底的表面形成光刻胶层。

可通过旋涂或其它方式在掩膜材料层4背离衬底1的表面形成光刻胶层5，光刻胶层5的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。

步骤S1203，对所述光刻胶层进行曝光并显影，形成多个显影区，各所述显影区露出所述掩膜材料层。

可采用掩膜版对光刻胶层5进行曝光，该掩膜版的图案可与牺牲膜层3所需的图案匹配。随后，可对曝光后的光刻胶层5进行显影，从而形成多个显影区51，每个显影区51可露出掩膜材料层4，且显影区51的图案可与牺牲膜层3所需的图案相同，显影区51的尺寸可与所需的第一电容孔31的尺寸相同。在本申请制造方法的实施方式中，完成步骤S1203后的结构如图8所示。

步骤S1204，在所述显影区对所述掩膜材料层进行蚀刻，以形成掩膜图案。

可通过非等向蚀刻工艺在显影区51对掩膜材料层4进行蚀刻，蚀刻区域可露出牺牲膜层3，从而在掩膜材料层4上形成所需的掩膜图案。需要说明的是，当掩膜材料层4为单层结构时，可采用一次蚀刻工艺形成掩膜图案，当掩膜材料层4为多层结构时，可对各膜层进行分层蚀刻，即：一次蚀刻工艺可蚀刻一层，可采用多次蚀刻工艺将掩膜材料层4刻透，以形成掩膜图案。

在完成上述蚀刻工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层5，使掩膜材料层4不再被光刻胶层5覆盖，将形成的掩膜材料层4暴露出来，得到硬掩膜结构。

步骤S1205，以所述第一导电层为蚀刻停止层，根据所述掩膜图案对所述牺牲膜层进行蚀刻，以形成各所述第一电容孔。

可根据掩膜图案对牺牲膜层3进行非等向蚀刻，举例而言，可通过干法蚀刻工艺在掩膜图案的显影区51对牺牲膜层3进行蚀刻，并以第一导电层2作为蚀刻停止层，在牺牲膜层3内形成多个第一电容孔31，如图6所示。在此过程中，由于牺牲膜层3的厚度不是很大，可将牺牲膜层3刻透，使得各第一电容孔31均可露出第一导电层2，且在蚀刻过程中，由于蚀刻深度较小，不易出现倾斜，进而可形成竖直的第一电容孔31。

如图5所示，在步骤S130中，在各所述第一电容孔内分别形成导电柱。

如图9所示，可在各第一电容孔31内分别形成导电柱6，各导电柱6可分别填满各第一电容孔31，并与第一导电层2接触连接。导电柱6可用于收集电荷，举例而言，导电柱6中至少包含导电材料，举例而言，其材料可为氮化钛。

在本申请的一种实施方式中，如图10所示，步骤S130可以包括步骤S1301-步骤S1302，其中：

步骤S1301，在所述牺牲膜层的表面形成第一导电材料层，所述第一导电材料层填满各所述第一电容孔。

如图11所示，可通过真空蒸镀、磁控溅射、化学气相沉积或原子层沉积等方式在在牺牲膜层3的表面形成第一导电材料层61，在此过程中，第一导电材料层61可填满各第一电容孔31，并与第一导电层2接触连接。

步骤S1302，对所述第一导电材料层的顶表面进行平坦化处理，以去除位于所述第一电容孔以外的所述第一导电材料层的材料。

可采用回蚀刻的方式对第一导电材料层61的顶表面进行平坦化处理，以去除位于第一电容孔31以外的第一导电材料层61的材料，进而可使第一导电材料层61的顶表面与牺牲膜层3的顶表面齐平，从而形成各导电柱6；当然，也可采用化学抛光的方式对第一导电材料层61背离衬底1的表面进行平坦化处理，在此不对其处理工艺做特殊限定。

如图5所示，在步骤S140中，去除所述牺牲膜层。

在形成导电柱6后可去除牺牲膜层3，进而露出位于牺牲膜层3下方的第一导电层2。举例而言，可对导电柱6与牺牲膜层3共同构成的结构进行选择性蚀刻，以去除牺牲膜层3。可通过调节蚀刻选择比，以保证在蚀刻过程中不会对导电柱6表面造成损伤。

如图5所示，在步骤S150中，以各所述导电柱为掩膜对所述第一导电层进行蚀刻，以形成多个呈阵列分布的导电接触塞。

如图12所示，以各导电柱6为硬掩膜对第一导电层2进行非等向蚀刻，进而形成导电接触塞21。在此过程中，以去除牺牲膜层3后形成的图案为掩膜图案，进行掩膜，对掩膜图案区域进行非等向蚀刻，进而形成多个呈阵列分布的导电接触塞21，各导电接触塞21可与各导电柱6一一对应分布，并能在垂直于衬底1的方向上与各导电柱6同向延伸。在本实施方式中，无需提前形成导电接触塞21，从而避免了在提前形成导电接触塞21的过程中，专门设置硬掩膜层及光刻胶层，可降低制造难度，减少光照和膜层沉积及蚀刻的次数，降低制造成本。

如图5所示，在步骤S160中，形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层。

如图13所示，可在衬底1表面形成绝缘介质层7，该绝缘介质层7可覆盖各导电接触塞21及各导电柱6。绝缘介质层7可铺满衬底1表面，并可填满各导电接触塞21之间的间隙，同时可填满各导电柱6之间的间隙，还可覆盖于导电柱6背离衬底1的表面。

绝缘介质层7可由多种膜层构成，举例而言，其可包括堆叠分布的第一支撑层71、第一牺牲层72、第二支撑层73、第二牺牲层74及第三支撑层75。其中，第一支撑层71可覆盖于衬底1表面，并可填满各导电接触塞21之间的间隙；第一牺牲层72可形成于第一支撑层71背离衬底1的表面，并可填满各导电柱6之间的间隙；第二支撑层73可形成于第一牺牲层72背离衬底1的表面，并可覆盖各导电柱6；第二牺牲层74可形成于第二支撑层73背离衬底1的表面；第三支撑层75可形成于第二牺牲层74背离衬底1的表面。第一支撑层71、第一牺牲层72、第二支撑层73、第二牺牲层74及第三支撑层75均可由绝缘材料构成，举例而言，第一牺牲层72的材料可与第二牺牲层74的材料相同，例如，其材料可为二氧化硅；第一支撑层71、第二支撑层73及第三支撑层75的材料均可相同，例如，其材料可为氮化硅。

在本申请的一种实施方式中，如图14所示，步骤S160可以包括步骤S1601-步骤S1603，其中：

步骤S1601，在所述衬底的表面形成第一支撑层，所述第一支撑层覆盖各所述导电接触塞之间的间隙。

可采用化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1的表面形成第一支撑层71，如图15所示，第一支撑层71可填充于各导电接触塞21之间的间隙，可通过第一支撑层71将各导电接触塞21隔绝，避免在工作过程中各导电接触塞21之间产生耦合。第一支撑层71的高度可略高于各导电接触塞21的表面，可防止后续在形成其他金属材料层过程中，导电接触塞21与其他金属材料层发生短路，此外由于第一支撑层71可延伸至各导电柱6之间，可对各导电柱6靠近衬底1的一端进行横向支撑，降低导电柱6倒塌风险。

步骤S1602，在所述第一支撑层的表面形成第一牺牲层，所述第一牺牲层覆盖各所述导电柱之间的间隙，所述第一牺牲层的顶表面与各所述导电柱的顶表面齐平。

可采用热蒸发、化学气相沉积、物理气相沉积或原子层沉积等方式在第一支撑层71的表面形成第一牺牲层72，如图16所示，第一牺牲层72可填充于各导电柱6之间的间隙。第一牺牲层72的顶表面可与导电柱6的顶表面齐平，以便为后续形成的膜层提供平整的制造基准。

步骤S1603，在所述第一牺牲层与各所述导电柱共同构成的结构的表面依次形成堆叠分布的第二支撑层、第二牺牲层及第三支撑层。

可在第一牺牲层72和导电柱6共同构成的平整结构的表面依次形成第二支撑层73、第二牺牲层74和第三支撑层75，其中，第二牺牲层74的厚度可大于第一支撑层71和第三支撑层75的厚度。举例而言，可采用热蒸发、化学气相沉积、物理气相沉积或原子层沉积等方式在第一牺牲层72和导电柱6共同构成的平整结构的表面依次形成第二支撑层73、第二牺牲层74和第三支撑层75，当然，也可通过其他方式依次形成第二支撑层73、第二牺牲层74和第三支撑层75，在此不做特殊限定。

如图5所示，在步骤S170中，以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸。

可采用非等向蚀刻工艺对绝缘介质层7进行蚀刻，蚀刻后的绝缘介质层7可依然填充于各导电接触塞21之间的间隙，同时覆盖各导电柱6之间的间隙，并在该间隙所在区域沿垂直于衬底1的方向延伸，以形成第二电容孔701。如图17所示，第二电容孔701可以有多个，第二电容孔701的数量与导电柱6的数量可相等，且各第二电容孔701可一一对应的露出各导电柱6，并在垂直于衬底1的方向上，各第二电容孔701可与各导电柱6一一对应分布，并沿导电柱6的轴向延伸，即：第二电容孔701与导电柱6的延伸方向相同。

在本申请的一种实施方式中，如图18所示，步骤S170可以包括步骤S1701-步骤S1703，其中：

步骤S1701，在所述第三支撑层的表面形成掩膜材料层。

可通过化学气相沉积、真空蒸镀、原子层沉积或其它方式在第三支撑层75背离衬底1的一侧形成掩膜材料层4，掩膜材料层4可以有多层，也可以为单层结构，其材料可以是聚合物、二氧化硅、氮化硅或多晶硅中至少一种，当然，也可以是其它材料，在此不再一一列举。

步骤S1702，在所述掩膜材料层的表面形成光刻胶层，所述光刻胶层具有显影区，所述显影区在所述衬底上的正投影与各所述导电柱在所述衬底上的正投影重合。

可通过旋涂或其它方式在掩膜材料层4背离衬底1的表面形成光刻胶层5，光刻胶层5可具有多个显影区51，每个显影区51均可露出掩膜材料层4，且显影区51在衬底1上的正投影与各导电柱6在衬底1上的正投影重合，即：显影区51的图案与导电柱6的图案相同，尺寸相等。

步骤S1703，在所述显影区对所述掩膜材料层、所述第三支撑层、所述第二牺牲层及所述第二支撑层进行蚀刻，以形成各所述第二电容孔，各所述第二电容孔一一对应的露出各所述导电柱。

以导电柱6为蚀刻停止层，在显影区51对掩膜材料层4、第三支撑层75、第二牺牲层74及第二支撑层73进行非等向蚀刻，在此过程中，由于显影区51在衬底1上的正投影与各导电柱6在衬底1上的正投影重合，使得形成的各第二电容孔701在衬底1上的正投影与各导电柱6在衬底1上的正投影重合，即：各第二电容孔701与各导电柱6一一对应分布，并能分别露出各导电柱6。在此过程中，由于在形成电容孔的过程中将其分为第一电容孔31和第二电容孔701两部分，通过对第一电容孔31和第二电容孔701分别蚀刻，可降低电容孔形成过程中每次蚀刻的深度，降低制程难度，可保证每次蚀刻都可以将需要蚀刻的各膜层刻透，避免蚀刻不足引起的短路，且在蚀刻过程中，由于蚀刻深度减小，不易出现倾斜，保证后续在其内部形成的电容不会倾斜，提高产品良率。

如图5所示，在步骤S180中，在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层。

如图19所示，可在各第二电容孔701内分别填充导电材料8，导电材料8可填满各第二电容孔701，并与导电柱6接触连接。导电材料8可与导电柱6的材料相同，进而可通过该导电材料8与导电柱6共同构成具有高深宽比的柱状电容的下电极层。

在本申请的一种实施方式中，如图20所示，步骤S180可以包括步骤S1801-步骤S1802，其中：

步骤S1801，在所述第三支撑层的表面形成第二导电材料层，所述第二导电材料层填满各所述第二电容孔。

如图21所示，可通过真空蒸镀、磁控溅射、化学气相沉积或原子层沉积等方式在在第三支撑层75的表面形成第二导电材料层81，在此过程中，第二导电材料层81可填满各第二电容孔701，并与导电柱6接触连接。第二导电材料层81可与第一导电材料层61的材料相同，举例而言，第一导电材料层61和第二导电材料层81的材料可均为氮化钛，当然，第一导电材料层61和第二导电材料层81的材料也可以是其他具有导电功能的材料，在此不再一一列举。

步骤S1802，对所述第二导电材料层的顶表面进行平坦化处理，以去除位于所述第二电容孔以外的所述第二导电材料层的材料。

可采用回蚀刻的方式对第二导电材料层81的顶表面进行平坦化处理，以去除位于第二电容孔701以外的第二导电材料层81的材料，进而可使第二导电材料层81的顶表面与第三支撑层75的顶表面齐平；当然，也可采用化学抛光的方式对第二导电材料层81背离衬底1的表面进行平坦化处理，在此不对其处理工艺做特殊限定。

在本申请的一种示例性实施方式中，本申请的半导体结构的制造方法还可包括：

步骤S190，去除所述第一牺牲层和所述第二牺牲层。

可通过湿法刻蚀工艺去除第一牺牲层72和第二牺牲层74，使得最终形成的绝缘介质层7由剩余的第一支撑层71、第二支撑层73和第三支撑层75构成。可通过第一支撑层71对柱状电容的下电极层的底部进行横向支撑，防止柱状电容的下电极层底部倒塌；第二支撑层73包覆于柱状电容的下电极层的外周，且位于柱状电容的下电极层的中部，可通过第二支撑层73对柱状电容的下电极层的中部进行横向支撑，避免柱状电容的下电极层中部发生形变而短路；第三支撑层75包覆于柱状电容的下电极层的外周，且位于柱状电容的下电极层的顶部，通过第三支撑层75对柱状电容的下电极层的顶部进行支撑，避免柱状电容的下电极层顶部在外力或后续工艺作用下而产生形变，完成步骤S190后的结构如图22所示。

在本申请的一种实施方式中，如图23所示，步骤S190可以包括步骤S1901-步骤S1902，其中：

步骤S1901，采用第一蚀刻处理工艺在所述第一牺牲层、所述第二支撑层、所述第二牺牲层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔贯穿所述第三支撑层、所述第二牺牲层及所述第二支撑层，并露出所述第一牺牲层。

如图24所示，可在第三支撑层75的表面形成硬掩膜材料层4，并在硬掩膜材料层4的表面形成光刻胶层5，可对该光刻胶层5进行曝光并显影，以形成显影区51，该显影区51可至少与第一牺牲层72、第二支撑层73、第二牺牲层74及第三支撑层75共同堆叠的区域重合，可采用第一蚀刻处理工艺在显影区51对第一牺牲层72、第二支撑层73、第二牺牲层74及第三支撑层75进行蚀刻，以形成蚀刻过孔。需要说明的是，在蚀刻过程中，可将第一牺牲层72直接刻透，也可至少将第二支撑层73、第二牺牲层74及第三支撑层75刻透，进而露出第一牺牲层72，在此不做特殊限定。举例而言，第一蚀刻处理工艺可为干法蚀刻工艺。

步骤S1902，采用第二蚀刻处理工艺在所述蚀刻过孔处蚀刻所述第一牺牲层和剩余的所述第二牺牲层，以去除所述第一牺牲层和所述第二牺牲层。

可通过蚀刻过孔对第一牺牲层72和剩余的第二牺牲层74进行蚀刻，以去除第一牺牲层72和第二牺牲层74。第二蚀刻处理工艺可为湿法蚀刻工艺，即，可采用湿法蚀刻工艺去除第一牺牲层72和剩余的第二牺牲层74。举例而言，可采用酸性溶液对第一牺牲层72和所述第二牺牲层74进行选择性蚀刻。该酸性溶液可以是氢氟酸，举例而言，其可以是缓冲氢氟酸(BHF)、浓度为49％的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为酸性溶液时，氢氟酸与去离子水的配制比例可以是1:1～1:10，在此不对酸性溶液的配比及浓度做特殊限定。

在本申请的一种实施方式中，半导体结构的制造方法还可以包括步骤S200及步骤S210，如图25所示，其中：

步骤S200，在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层。

如图26所示，可在柱状电容的下电极层、第一支撑层71、第二支撑层73及第三支撑层75共同构成的结构的内表面和外表面上形成层间介质层91，举例而言，层间介质层91可以是形成于柱状电容的下电极层、第一支撑层71、第二支撑层73及第三支撑层75共同构成的结构的内表面和外表面上的薄膜，可通过真空蒸镀或磁控溅射等工艺形成层间介质层91，当然，还可以通过其他工艺形成层间介质层91，在此不再一一列举。层间介质层91可以是由同一种材料构成的单层膜结构，也可以是由不同材质的膜层构成的混合膜层结构。举例而言，其可包括具有较高介电常数的材料，例如，其可以是氧化铝、氧化铪、氧化镧、氧化钛、氧化锆、氧化钽、氧化铌、氧化锶或其混合物，当然，还可以是其他材料，在此不再一一列举。

步骤S210，在所述层间介质层的表面形成上电极层。

可采用化学气相沉积工艺在层间介质层91的表面形成上电极层92，当然，还可通过其他工艺形成上电极层92，在此不做特殊限定。上电极层92的材料可以是氮化钛，当然，还可以是其他材料，在此不再一一列举。在本公开制造方法的实施方式中，完成步骤S210后的结构如图27所示。

本申请还提供一种半导体结构，如图17所示，该半导体结构可包括衬底1、第一导电层2及绝缘介质层7，其中：

第一导电层2，包括多个呈阵列分布的导电接触塞21，第一导电层2背离衬底1的表面形成有多个导电柱6，在垂直于衬底1的方向上，各导电柱6与各导电接触塞21一一对应分布；

绝缘介质层7，填充各导电接触塞21及各导电柱6之间的间隙，并在间隙所在区域沿垂直于衬底1的方向延伸，以形成多个一一对应的露出各导电柱6的第二电容孔701。

在本申请的一种实施方式中，半导体结构还可包括：

导电材料8，填充于各第二电容孔701，并与导电柱6构成柱状电容的下电极层。

本申请还提供一种半导体结构，如图13所示，该半导体结构可包括衬底1、第一导电层2及绝缘介质层7，其中：

第一导电层2，包括多个呈阵列分布的导电接触塞21，第一导电层2背离衬底1的表面形成有多个导电柱6，在垂直于衬底1的方向上，各导电柱6与各导电接触塞21一一对应分布；

绝缘介质层，填充各导电接触塞21及各导电柱6之间的间隙，并覆盖各导电柱6。

上述半导体结构中各部分的具体细节及有益效果可参考上述实施方式中的半导体结构的制造方法，在此不再详述。举例而言，其可以是动态随机存取存储器(DynamicRandom Access Memory，DRAM)。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：

在衬底上依次形成第一导电层和牺牲膜层；

蚀刻所述牺牲膜层，以形成多个呈阵列分布的第一电容孔，各所述第一电容孔均露出所述第一导电层；

在各所述第一电容孔内分别形成导电柱；

去除所述牺牲膜层；

以各所述导电柱为掩膜对所述第一导电层进行蚀刻，以形成多个呈阵列分布的导电接触塞；

形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层；

以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸；

在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层。

2.根据权利要求1所述的制造方法，其特征在于，在各所述第一电容孔内分别形成导电柱，包括：

在所述牺牲膜层的表面形成第一导电材料层，所述第一导电材料层填满各所述第一电容孔；

对所述第一导电材料层的顶表面进行平坦化处理，以去除位于所述第一电容孔以外的所述第一导电材料层的材料。

3.根据权利要求1所述的制造方法，其特征在于，所述形成覆盖各所述导电接触塞及各所述导电柱的绝缘介质层，包括：

在所述衬底的表面形成第一支撑层，所述第一支撑层覆盖各所述导电接触塞之间的间隙；

在所述第一支撑层的表面形成第一牺牲层，所述第一牺牲层覆盖各所述导电柱之间的间隙，所述第一牺牲层的顶表面与各所述导电柱的顶表面齐平；

在所述第一牺牲层与各所述导电柱共同构成的结构的表面依次形成堆叠分布的第二支撑层、第二牺牲层及第三支撑层。

4.根据权利要求3所述的制造方法，其特征在于，以各所述导电柱为蚀刻停止层蚀刻所述绝缘介质层，以形成多个第二电容孔；在垂直于所述衬底的方向上，各所述第二电容孔与各所述导电柱一一对应分布，并沿所述导电柱的轴向延伸，包括：

在所述第三支撑层的表面形成掩膜层；

在所述掩膜层的表面形成光刻胶层，所述光刻胶层具有显影区，所述显影区在所述衬底上的正投影与各所述导电柱在所述衬底上的正投影重合；

在所述显影区对所述掩膜层、所述第三支撑层、所述第二牺牲层及所述第二支撑层进行蚀刻，以形成各所述第二电容孔，各所述第二电容孔一一对应的露出各所述导电柱。

5.根据权利要求3所述的制造方法，其特征在于，在各所述第二电容孔内填充导电材料，所述导电材料与所述导电柱构成柱状电容的下电极层，包括：

在所述第三支撑层的表面形成第二导电材料层，所述第二导电材料层填满各所述第二电容孔；

对所述第二导电材料层的顶表面进行平坦化处理，以去除位于所述第二电容孔以外的所述第二导电材料层的材料。

6.根据权利要求3所述的制造方法，其特征在于，所述制造方法还包括：

去除所述第一牺牲层和所述第二牺牲层。

7.根据权利要求6所述的制造方法，其特征在于，去除所述第一牺牲层和所述第二牺牲层，包括：

采用第一蚀刻处理工艺在所述第一牺牲层、所述第二支撑层、所述第二牺牲层及所述第三支撑层的堆叠区域形成蚀刻过孔，所述蚀刻过孔贯穿所述第三支撑层、所述第二牺牲层及所述第二支撑层，并露出所述第一牺牲层；

采用第二蚀刻处理工艺在所述蚀刻过孔处蚀刻所述第一牺牲层和剩余的所述第二牺牲层，以去除所述第一牺牲层和所述第二牺牲层。

8.根据权利要求7所述的制造方法，其特征在于，所述第一蚀刻处理工艺为干法蚀刻工艺，所述第二蚀刻处理工艺为湿法蚀刻工艺。

9.根据权利要求8所述的制造方法，其特征在于，所述采用第二蚀刻处理工艺在所述蚀刻过孔处蚀刻所述第一牺牲层和剩余的所述第二牺牲层，以去除所述第一牺牲层和所述第二牺牲层，包括：

采用酸性溶液对所述第一牺牲层和所述第二牺牲层进行选择性蚀刻。

10.根据权利要求1-9任一项所述的制造方法，其特征在于，所述导电材料与所述导电柱的材料相同。

11.根据权利要求6所述的制造方法，其特征在于，所述制造方法还包括：

在所述柱状电容的下电极层、所述第一支撑层、所述第二支撑层及所述第三支撑层共同构成的结构的表面形成层间介质层；

在所述层间介质层的表面形成上电极层。

12.一种半导体结构，其特征在于，包括：

衬底；

第一导电层，包括多个呈阵列分布的导电接触塞，所述第一导电层背离所述衬底的表面形成有多个导电柱，在垂直于所述衬底的方向上，各所述导电柱与各所述导电接触塞一一对应分布；

绝缘介质层，填充各所述导电接触塞及各所述导电柱之间的间隙，并覆盖各所述导电柱。

13.一种半导体结构，其特征在于，包括：

衬底；

第一导电层，包括多个呈阵列分布的导电接触塞，所述第一导电层背离所述衬底的表面形成有多个导电柱，在垂直于所述衬底的方向上，各所述导电柱与各所述导电接触塞一一对应分布；

绝缘介质层，填充各所述导电接触塞及各所述导电柱之间的间隙，并在所述间隙所在区域沿垂直于所述衬底的方向延伸，以形成多个一一对应的露出各所述导电柱的第二电容孔。

14.根据权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：

导电材料，填充于各所述第二电容孔，并与所述导电柱构成柱状电容的下电极层。

15.根据权利要求14所述的半导体结构，其特征在于，所述导电材料与所述导电柱的材料相同。

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