JPH06140570A - 高誘電率誘電体薄膜を有する電子部品とその製造方法 - Google Patents
高誘電率誘電体薄膜を有する電子部品とその製造方法Info
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- JPH06140570A JPH06140570A JP4287768A JP28776892A JPH06140570A JP H06140570 A JPH06140570 A JP H06140570A JP 4287768 A JP4287768 A JP 4287768A JP 28776892 A JP28776892 A JP 28776892A JP H06140570 A JPH06140570 A JP H06140570A
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Landscapes
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 ＳｒＴｉＯ3 系の高誘電率の誘電体膜を有す
る電子部品とその製造方法に関し、良好な絶縁特性と、
高い誘電率を有するＳｒＴｉＯ3 系誘電体膜を有する電
子部品を提供することを目的とする。 【構成】 導電性表面を有する下地基板と、前記下地基
板上に形成されたＳｒＴｉ1-x Ｂｉx Ｏ3 （０．０５≦
ｘ≦０．５）の誘電体薄膜とを有する。
る電子部品とその製造方法に関し、良好な絶縁特性と、
高い誘電率を有するＳｒＴｉＯ3 系誘電体膜を有する電
子部品を提供することを目的とする。 【構成】 導電性表面を有する下地基板と、前記下地基
板上に形成されたＳｒＴｉ1-x Ｂｉx Ｏ3 （０．０５≦
ｘ≦０．５）の誘電体薄膜とを有する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高誘電率の誘電体膜を
有する電子部品に関し、特にＳｒＴｉＯ3 系の高誘電率
の誘電体膜を有する電子部品とその製造方法に関する。
有する電子部品に関し、特にＳｒＴｉＯ3 系の高誘電率
の誘電体膜を有する電子部品とその製造方法に関する。
【０００２】誘電体膜は、絶縁性を有すると共に、電界
を伝達する媒質として利用される。たとえば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタ
誘電膜や、絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）のゲート絶縁膜として用いられている。
を伝達する媒質として利用される。たとえば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタ
誘電膜や、絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）のゲート絶縁膜として用いられている。
【０００３】これらの用途においては、誘電体膜はでき
るだけ高い誘電率を有することが望まれる。半導体装置
における誘電体膜は、通常ＳｉＯ2 やＳｉ3 Ｎ4 等が用
いられてきた。しかしながら、これらの誘電体膜の誘電
率は必ずしも高いとは言えず、さらに高誘電率の誘電体
膜が要求されている。
るだけ高い誘電率を有することが望まれる。半導体装置
における誘電体膜は、通常ＳｉＯ2 やＳｉ3 Ｎ4 等が用
いられてきた。しかしながら、これらの誘電体膜の誘電
率は必ずしも高いとは言えず、さらに高誘電率の誘電体
膜が要求されている。
【０００４】
【従来の技術】たとえば、ＤＲＡＭにおいては、ますま
す高集積化が進められている。現在開発が進められてい
る６４Ｍビットメモリでは、メモリセル面積が約１．５
μｍ2となる上に、消費電力の増大を抑制するために、
低電圧動作も必要とされる。小面積、低電圧で所望の電
荷を蓄積できるキャパシタを実現するためには、キャパ
シタ誘電体膜を薄くして同一面積で得られるキャパシタ
容量を増大させることが望まれる。
す高集積化が進められている。現在開発が進められてい
る６４Ｍビットメモリでは、メモリセル面積が約１．５
μｍ2となる上に、消費電力の増大を抑制するために、
低電圧動作も必要とされる。小面積、低電圧で所望の電
荷を蓄積できるキャパシタを実現するためには、キャパ
シタ誘電体膜を薄くして同一面積で得られるキャパシタ
容量を増大させることが望まれる。
【０００５】ＤＲＡＭにおいては、α線によるソフトエ
ラーを防止することが必要である。α線入射によって発
生する電荷量は一定であるため、ＤＲＡＭのキャパシタ
容量はセル面積が縮小しても大幅に減少することはでき
ない。キャパシタに蓄積できる信号電荷量は、静電容量
と動作電圧の積となるため、電源電圧を低下させると、
静電容量をさらに増大させることが必要となる。
ラーを防止することが必要である。α線入射によって発
生する電荷量は一定であるため、ＤＲＡＭのキャパシタ
容量はセル面積が縮小しても大幅に減少することはでき
ない。キャパシタに蓄積できる信号電荷量は、静電容量
と動作電圧の積となるため、電源電圧を低下させると、
静電容量をさらに増大させることが必要となる。
【０００６】キャパシタの静電容量Ｃは、キャパシタの
電極面積Ｓ、誘電体膜の膜厚ｄ、誘電体の比誘電率εd
と次の関係にある。 Ｃ＝εo εd Ｓ／ｄ …（１） ここでεo は真空の誘電率である。なお、以下、単に誘
電率と言う時は比誘電率を指す。
電極面積Ｓ、誘電体膜の膜厚ｄ、誘電体の比誘電率εd
と次の関係にある。 Ｃ＝εo εd Ｓ／ｄ …（１） ここでεo は真空の誘電率である。なお、以下、単に誘
電率と言う時は比誘電率を指す。
【０００７】キャパシタの静電容量を増大させるために
は、電極面積Ｓの増大、誘電体膜の膜厚ｄの減少、誘電
体の比誘電率εd の増大を行なえばよい。従来は主に、
誘電体としてはＳｉＯ2 やＳｉ3 Ｎ4 を用い、キャパシ
タの電極面積Ｓを増大することと、誘電体膜の膜厚ｄを
減少することによってキャパシタの容量を増大させてき
た。
は、電極面積Ｓの増大、誘電体膜の膜厚ｄの減少、誘電
体の比誘電率εd の増大を行なえばよい。従来は主に、
誘電体としてはＳｉＯ2 やＳｉ3 Ｎ4 を用い、キャパシ
タの電極面積Ｓを増大することと、誘電体膜の膜厚ｄを
減少することによってキャパシタの容量を増大させてき
た。
【０００８】しかしながら、キャパシタ誘電体膜の薄膜
化は物理的限界に直面しつつある。従来用いられてきた
Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜では、ＳｉＯ2 膜換算で５
ｎｍ以下に薄膜化すると、リーク電流が増大する。した
がって、キャパシタの誘電体膜をこれ以上薄膜化するこ
とは極めて困難である。
化は物理的限界に直面しつつある。従来用いられてきた
Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜では、ＳｉＯ2 膜換算で５
ｎｍ以下に薄膜化すると、リーク電流が増大する。した
がって、キャパシタの誘電体膜をこれ以上薄膜化するこ
とは極めて困難である。
【０００９】このため、ＳｉＯ2 膜換算で４ｎｍ以下の
薄膜化が可能なキャパシタ誘電体膜が望まれている。こ
の要請に基づいて、ＰＺＴ、ＣａＴｉＯ3 、ＳｒＴｉＯ
3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、
Ｓｒ2 Ｂｉ4 Ｔｉ4 Ｏ18等の高誘電率薄膜が開発されて
いる。以下、ＳｒＴｉＯ3 系誘電体薄膜について説明す
る。
薄膜化が可能なキャパシタ誘電体膜が望まれている。こ
の要請に基づいて、ＰＺＴ、ＣａＴｉＯ3 、ＳｒＴｉＯ
3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、
Ｓｒ2 Ｂｉ4 Ｔｉ4 Ｏ18等の高誘電率薄膜が開発されて
いる。以下、ＳｒＴｉＯ3 系誘電体薄膜について説明す
る。
【００１０】ＳｒＴｉＯ3 は酸化物であるため、Ｓｉ基
板上に直接形成しようとすると、界面にＳｉＯ2 の発生
を防止することが難しい。このため、一般にＳｉ基板上
にＰｂＴｉＯ3 薄膜を形成する場合は、まずＳｉ基板上
にＰｔ膜等のバリアメタル層を形成し、この上にＳｒＴ
ｉＯ3 薄膜を形成する。
板上に直接形成しようとすると、界面にＳｉＯ2 の発生
を防止することが難しい。このため、一般にＳｉ基板上
にＰｂＴｉＯ3 薄膜を形成する場合は、まずＳｉ基板上
にＰｔ膜等のバリアメタル層を形成し、この上にＳｒＴ
ｉＯ3 薄膜を形成する。
【００１１】
【発明が解決しようとする課題】ＳｒＴｉＯ3 は、室温
付近では強誘電体でなく、安定な性質を有するが、Ｐｔ
層上等に薄膜化した時、得られる誘電率は１００程度で
ある。この値は、他の高誘電率誘電体の誘電率と比べて
決して高いとは言えない。
付近では強誘電体でなく、安定な性質を有するが、Ｐｔ
層上等に薄膜化した時、得られる誘電率は１００程度で
ある。この値は、他の高誘電率誘電体の誘電率と比べて
決して高いとは言えない。
【００１２】本発明の目的は、良好な絶縁特性と、高い
誘電率を有するＳｒＴｉＯ3 系誘電体膜を有する電子部
品を提供することである。
誘電率を有するＳｒＴｉＯ3 系誘電体膜を有する電子部
品を提供することである。
【００１３】
【課題を解決するための手段】本発明の高誘電率誘電体
薄膜を有する電子部品は、導電性表面を有する下地基板
と、前記下地基板上に形成されたＳｒＴｉ1-x Ｂｉx Ｏ
3 （０．０５≦ｘ≦０．５）の誘電体薄膜とを有する。
薄膜を有する電子部品は、導電性表面を有する下地基板
と、前記下地基板上に形成されたＳｒＴｉ1-x Ｂｉx Ｏ
3 （０．０５≦ｘ≦０．５）の誘電体薄膜とを有する。
【００１４】
【作用】ＳｒＴｉＯ3 系誘電体薄膜において、ＴｉをＢ
ｉで置換すると、誘電体薄膜の誘電率が向上することが
判った。
ｉで置換すると、誘電体薄膜の誘電率が向上することが
判った。
【００１５】ただし、Ｂｉの置換量は、所定の範囲内に
収めることが必要である。
収めることが必要である。
【００１６】
【実施例】半導体装置において、誘電体薄膜を用いる場
合、多くの場合はＳｉ基板に形成したトランジスタ等と
組合せて用いる。このような場合、基板はＳｉであり、
その表面上に誘電体薄膜を形成する必要が生じる。
合、多くの場合はＳｉ基板に形成したトランジスタ等と
組合せて用いる。このような場合、基板はＳｉであり、
その表面上に誘電体薄膜を形成する必要が生じる。
【００１７】図１は、本発明の実施例による高誘電率誘
電体薄膜の製造工程の説明図である。図１（Ａ）に示す
ように、ｐまたはｎ型のＳｉ基板１上に、金属層２を堆
積する。金属層２の材料はＳｉと化合してシリサイドを
形成するもので、Ｐｔ、Ｐｄ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔ
ａ、Ｃｒ、Ｍｏ、Ｗ等である。
電体薄膜の製造工程の説明図である。図１（Ａ）に示す
ように、ｐまたはｎ型のＳｉ基板１上に、金属層２を堆
積する。金属層２の材料はＳｉと化合してシリサイドを
形成するもので、Ｐｔ、Ｐｄ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔ
ａ、Ｃｒ、Ｍｏ、Ｗ等である。
【００１８】形成方法は、たとえば物理的気相堆積（Ｐ
ＶＤ）法が用いられる。この時、Ｓｉ基板１と金属層２
の界面領域には、厚さ１０Ａ程度の非常に薄い金属シリ
サイド層３が形成される。たとえば、Ｐｔ薄層をＲＦマ
グネトロンスパッタリングによって堆積する。この場
合、ターゲットとしてＰｔメタルを用いる。
ＶＤ）法が用いられる。この時、Ｓｉ基板１と金属層２
の界面領域には、厚さ１０Ａ程度の非常に薄い金属シリ
サイド層３が形成される。たとえば、Ｐｔ薄層をＲＦマ
グネトロンスパッタリングによって堆積する。この場
合、ターゲットとしてＰｔメタルを用いる。
【００１９】Ｓｉ基板上に、金属層を堆積させる過程で
界面に生じる金属シリサイドは、十分薄いため、金属層
を除去した際、露呈するシリサイド表面上にＳｒＴｉＯ
3 系薄膜を堆積させても、段差被覆性が悪くなる問題が
生じることはない。この金属シリサイド薄膜層は、Ｓｉ
と後に形成するＳｒＴｉ1-x Ｂｉx Ｏ3 との間に生じる
反応を抑制するため、ＳｉＯ2 の生成は事実上無視でき
る。
界面に生じる金属シリサイドは、十分薄いため、金属層
を除去した際、露呈するシリサイド表面上にＳｒＴｉＯ
3 系薄膜を堆積させても、段差被覆性が悪くなる問題が
生じることはない。この金属シリサイド薄膜層は、Ｓｉ
と後に形成するＳｒＴｉ1-x Ｂｉx Ｏ3 との間に生じる
反応を抑制するため、ＳｉＯ2 の生成は事実上無視でき
る。
【００２０】次に、図１（Ｂ）に示すように、ＨＢｒガ
スを用いた反応性イオンエッチング（ＲＩＥ）等のドラ
イエッチングを用いて金属層２を選択的に除去する。こ
の時、金属シリサイド層３がエッチングストッパとして
働く。したがって、表面には金属シリサイド層が露呈す
る。
スを用いた反応性イオンエッチング（ＲＩＥ）等のドラ
イエッチングを用いて金属層２を選択的に除去する。こ
の時、金属シリサイド層３がエッチングストッパとして
働く。したがって、表面には金属シリサイド層が露呈す
る。
【００２１】次に、図１（Ｃ）で示すように、４００℃
以下の比較的低温で高純度の非晶質ＳｒＴｉ1-x Ｂｉx
Ｏ3 膜４の堆積を行なう。なお、本明細書で非晶質とは
結晶学的な結晶骨格が不備な状態、たとえばＸ線のピー
クが一部のみ存在する状態を指し、必ずしも完全な非晶
質状態を意味しない。成膜方法は、たとえばＭＯＭＢＥ
法による。
以下の比較的低温で高純度の非晶質ＳｒＴｉ1-x Ｂｉx
Ｏ3 膜４の堆積を行なう。なお、本明細書で非晶質とは
結晶学的な結晶骨格が不備な状態、たとえばＸ線のピー
クが一部のみ存在する状態を指し、必ずしも完全な非晶
質状態を意味しない。成膜方法は、たとえばＭＯＭＢＥ
法による。
【００２２】次に、図１（Ｄ）で示すように、ＳｒＴｉ
1-x Ｂｉx Ｏ3 膜４表面をレーザアニールする。アニー
リングは大気中で行なわれ、試料温度は常温から３００
℃の間の適当な温度とする。高温にするほどアニール時
間は短くて済むが、成分が一部蒸発してストイキオメト
リーからずれる恐れがある。
1-x Ｂｉx Ｏ3 膜４表面をレーザアニールする。アニー
リングは大気中で行なわれ、試料温度は常温から３００
℃の間の適当な温度とする。高温にするほどアニール時
間は短くて済むが、成分が一部蒸発してストイキオメト
リーからずれる恐れがある。
【００２３】アニーリングは、レーザスキャンに代え
て、赤外線による高速加熱処理（ラピッド・サーマル・
アニール）を用いることもできる。いずれにしても、こ
の工程によって非晶質ＳｒＴｉ1-x Ｂｉx Ｏ3 膜４は結
晶化し、高誘電率を示すようになる。
て、赤外線による高速加熱処理（ラピッド・サーマル・
アニール）を用いることもできる。いずれにしても、こ
の工程によって非晶質ＳｒＴｉ1-x Ｂｉx Ｏ3 膜４は結
晶化し、高誘電率を示すようになる。
【００２４】ＳｒＴｉ1-x Ｂｉx Ｏ3 のＢｉ混晶比ｘ
は、０．０５〜０．５の範囲、特に０．１〜０．３の間
の適当な値をとることが望ましい。この範囲のＢｉを添
加することによって誘電率を著しく高めることができ
る。ｘ＞０．３の領域では、ビスマス酸化物の析出がみ
られ、比誘電率εd は低下する。
は、０．０５〜０．５の範囲、特に０．１〜０．３の間
の適当な値をとることが望ましい。この範囲のＢｉを添
加することによって誘電率を著しく高めることができ
る。ｘ＞０．３の領域では、ビスマス酸化物の析出がみ
られ、比誘電率εd は低下する。
【００２５】以下に、具体的な実施例によるデータを示
す。図１に示すように、Ｓｉ基板１上に、ＲＦスパッタ
リング法により白金薄膜２を堆積する。スパッタ条件
は、高周波電力２００〜４００Ｗ、Ａｒ雰囲気（Ａｒ分
圧０．５Ｐａ）、基板温度常温とした。白金薄膜の厚み
は１０ｎｍとした。Ｓｉ基板１と白金薄膜２との界面に
は白金シリサイド層３が発生する。
す。図１に示すように、Ｓｉ基板１上に、ＲＦスパッタ
リング法により白金薄膜２を堆積する。スパッタ条件
は、高周波電力２００〜４００Ｗ、Ａｒ雰囲気（Ａｒ分
圧０．５Ｐａ）、基板温度常温とした。白金薄膜の厚み
は１０ｎｍとした。Ｓｉ基板１と白金薄膜２との界面に
は白金シリサイド層３が発生する。
【００２６】次に、白金薄膜２をＨＢｒガスを用いてド
ライエッチングし、除去する。この結果、白金シリサイ
ド層３が露呈する。Ｓｉ基板上に形成されている白金シ
リサイド層３の厚みは１０Ａ以下である。
ライエッチングし、除去する。この結果、白金シリサイ
ド層３が露呈する。Ｓｉ基板上に形成されている白金シ
リサイド層３の厚みは１０Ａ以下である。
【００２７】次に、試料を図２に示すＭＯＭＢＥ装置内
に導入し、白金シリサイド層上にＳｒＴｉ1-x Ｂｉx Ｏ
3 膜を３００℃で堆積した。低温堆積は堆積膜と下地と
の反応を防ぎ、堆積膜の組成ずれを防ぎ、高純度性を保
つ上で効果がある。
に導入し、白金シリサイド層上にＳｒＴｉ1-x Ｂｉx Ｏ
3 膜を３００℃で堆積した。低温堆積は堆積膜と下地と
の反応を防ぎ、堆積膜の組成ずれを防ぎ、高純度性を保
つ上で効果がある。
【００２８】図２において、ＭＯＭＢＥ装置１０は、高
真空に排気可能なチャンバ１２を有する。試料７は、チ
ャンバ１２内のサセプタ１４上に載置される。サセプタ
１４は、ヒータ２８を含み、試料７を所望の温度に加熱
することができる。
真空に排気可能なチャンバ１２を有する。試料７は、チ
ャンバ１２内のサセプタ１４上に載置される。サセプタ
１４は、ヒータ２８を含み、試料７を所望の温度に加熱
することができる。
【００２９】チャンバ１２には、ベッセル１６ａ、１６
ｂ、電子サイクロトロンレゾナンス（ＥＣＲ）構造を備
えたガスノズル１８、クヌードセン（Ｋ）セル２０等を
備え、所望のソース材料を供給することができる。
ｂ、電子サイクロトロンレゾナンス（ＥＣＲ）構造を備
えたガスノズル１８、クヌードセン（Ｋ）セル２０等を
備え、所望のソース材料を供給することができる。
【００３０】また、チャンバ１２には、試料７上に堆積
した膜を調べるための反射高エネルギ電子線回折用の電
子銃２２、スクリーン２３が備えられている。また、サ
セプタ１４近傍には、水晶振動子を含む膜厚計２５も配
置されている。
した膜を調べるための反射高エネルギ電子線回折用の電
子銃２２、スクリーン２３が備えられている。また、サ
セプタ１４近傍には、水晶振動子を含む膜厚計２５も配
置されている。
【００３１】さらに、サセプタ１４後方には、飛来する
ガスを分析するための核四重極質量分析装置２６が備え
られている。なお、ベッセル１６にもそれぞれヒータ１
７が設けられ、ベッセル内の試料を所望の温度に加熱す
ることができる。
ガスを分析するための核四重極質量分析装置２６が備え
られている。なお、ベッセル１６にもそれぞれヒータ１
７が設けられ、ベッセル内の試料を所望の温度に加熱す
ることができる。
【００３２】ＭＯＭＢＥでは、原料としてＳｒメタル、
テトライソプロポキシチタンＴｉ（ｉ−ＯＣ
3 Ｈ7 ）4 、トリフェニルビスマスＢｉ（ｐｈ）3 を用
いた。Ｓｒメタルはクヌードセンセル（Ｋセル）２０内
に充填されており、４８０℃に加熱される。
テトライソプロポキシチタンＴｉ（ｉ−ＯＣ
3 Ｈ7 ）4 、トリフェニルビスマスＢｉ（ｐｈ）3 を用
いた。Ｓｒメタルはクヌードセンセル（Ｋセル）２０内
に充填されており、４８０℃に加熱される。
【００３３】また、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 はベッセ
ル１６ｂ内に収容され、５０℃に加熱され、２ｓｃｃｍ
のＡｒガスによってバブリングされてチャンバ内に輸送
される。一方、Ｂｉ（ｐｈ）3 はベッセル１６ａ内に収
容され、１２０℃に加熱され、適当量のＡｒガスでチャ
ンバ内に運ばれる。
ル１６ｂ内に収容され、５０℃に加熱され、２ｓｃｃｍ
のＡｒガスによってバブリングされてチャンバ内に輸送
される。一方、Ｂｉ（ｐｈ）3 はベッセル１６ａ内に収
容され、１２０℃に加熱され、適当量のＡｒガスでチャ
ンバ内に運ばれる。
【００３４】これら有機化合物は、３００℃に加熱され
た基板上で熱分解され、Ｓｒと共に酸化物に合成され
る。酸素は、ＥＣＲガスプラズマで活性化されて基板上
へ供給される。成膜中の酸素分圧は、１〜９×１０-5Ｔ
ｏｒｒとした。この状態で堆積したＳｒＴｉ1-x Ｂｉx
Ｏ3 膜は非晶質であった。
た基板上で熱分解され、Ｓｒと共に酸化物に合成され
る。酸素は、ＥＣＲガスプラズマで活性化されて基板上
へ供給される。成膜中の酸素分圧は、１〜９×１０-5Ｔ
ｏｒｒとした。この状態で堆積したＳｒＴｉ1-x Ｂｉx
Ｏ3 膜は非晶質であった。
【００３５】次に、試料を図３に示すＡｒイオンレーザ
アニール装置に設置し、ＳｒＴｉ1- x Ｂｉx Ｏ3 膜表面
にレーザを照射した。レーザを走査することにより所望
面積をレーザ照射し、レーザアニールした。
アニール装置に設置し、ＳｒＴｉ1- x Ｂｉx Ｏ3 膜表面
にレーザを照射した。レーザを走査することにより所望
面積をレーザ照射し、レーザアニールした。
【００３６】図３において、試料７は、ＸＹステージ５
１の上に載置される。Ａｒレーザ５５から発する光は、
光学系、フィルタ５６を介してＸＹステージ５１上方の
ミラー５７によって反射され、レンズ５８を介して試料
７上に照射する。なお、試料７は、ＸＹステージ５１上
に設けられたヒータ５２によって所望温度に加熱され
る。
１の上に載置される。Ａｒレーザ５５から発する光は、
光学系、フィルタ５６を介してＸＹステージ５１上方の
ミラー５７によって反射され、レンズ５８を介して試料
７上に照射する。なお、試料７は、ＸＹステージ５１上
に設けられたヒータ５２によって所望温度に加熱され
る。
【００３７】レーザは、マルチラインの連続発振（ｃ
ｗ）Ａｒイオンレーザであり、試料温度は３００℃とし
た。照射条件は、レーザパワー０．５Ｗ、集光レンズ５
８の焦点２５ｍｍ、スキャンスピード１５０ｍｍ／ｓｅ
ｃ、送り幅２μｍである。得られた膜は多結晶化してい
た。
ｗ）Ａｒイオンレーザであり、試料温度は３００℃とし
た。照射条件は、レーザパワー０．５Ｗ、集光レンズ５
８の焦点２５ｍｍ、スキャンスピード１５０ｍｍ／ｓｅ
ｃ、送り幅２μｍである。得られた膜は多結晶化してい
た。
【００３８】図２の装置で成膜時のＢｉ供給量を変化さ
せて混晶組成ｘの異なるＳｒＴｉ1- x Ｂｉx Ｏ3 膜を堆
積させ、レーザアニールした後の試料の比誘電率εd を
測定した。
せて混晶組成ｘの異なるＳｒＴｉ1- x Ｂｉx Ｏ3 膜を堆
積させ、レーザアニールした後の試料の比誘電率εd を
測定した。
【００３９】測定結果を図４に示す。横軸はＳｒＴｉ
1-x Ｂｉx Ｏ3 の混晶組成ｘを示し、縦軸は比誘電率を
示す。比誘電率εd は、０．０５≦ｘ≦０．５、特に
０．１≦ｘ≦０．３の範囲で高く、ｘ＝０．２で最大値
５４０を示す。このように、Ｐｔシリサイド上に適当量
のＴｉをＢｉで置換したＳｒＴｉＯ3 系薄膜を形成する
ことにより、極めて高い誘電率が得られる。
1-x Ｂｉx Ｏ3 の混晶組成ｘを示し、縦軸は比誘電率を
示す。比誘電率εd は、０．０５≦ｘ≦０．５、特に
０．１≦ｘ≦０．３の範囲で高く、ｘ＝０．２で最大値
５４０を示す。このように、Ｐｔシリサイド上に適当量
のＴｉをＢｉで置換したＳｒＴｉＯ3 系薄膜を形成する
ことにより、極めて高い誘電率が得られる。
【００４０】ＳｒＴｉ1-x Ｂｉx Ｏ3 は、シリサイド上
のみでなく、他のバッファ層上に堆積、アニールした場
合も高い比誘電率を示す。たとえば、Ｓｉ基板上にＭＯ
ＭＢＥ法を用いて厚さ１０〜２０ＡのＢｉ12ＳｉＯ20を
堆積させ、その上に前記と同様の工程でＳｒＴｉ1-x Ｂ
ｉx Ｏ3 薄膜を成膜した時の比誘電率は、図５のように
なった。
のみでなく、他のバッファ層上に堆積、アニールした場
合も高い比誘電率を示す。たとえば、Ｓｉ基板上にＭＯ
ＭＢＥ法を用いて厚さ１０〜２０ＡのＢｉ12ＳｉＯ20を
堆積させ、その上に前記と同様の工程でＳｒＴｉ1-x Ｂ
ｉx Ｏ3 薄膜を成膜した時の比誘電率は、図５のように
なった。
【００４１】図５において、横軸、縦軸は図４と同様、
混晶組成ｘと比誘電率εd を示す。０．０５≦ｘ≦０．
５、特に０．１≦ｘ≦０．４の範囲で高い比誘電率が得
られ、Ｂｉ混晶効果が生じていることが判る。この場
合、比誘電率の最大値は４２０（ｘ＝０．２〜０．３）
であった。
混晶組成ｘと比誘電率εd を示す。０．０５≦ｘ≦０．
５、特に０．１≦ｘ≦０．４の範囲で高い比誘電率が得
られ、Ｂｉ混晶効果が生じていることが判る。この場
合、比誘電率の最大値は４２０（ｘ＝０．２〜０．３）
であった。
【００４２】これらの誘電体膜は段差被覆性にも優れて
おり、したがって高集積ＤＲＡＭのキャパシタ用絶縁膜
等にも用いうる。図６に本発明のＳｒＴｉ1-x Ｂｉx Ｏ
3 膜を利用した平坦化スタックセルの構成例を示す。高
誘電率絶縁体が用いうるために、キャパシタは平面型で
も必要電荷量を確保できる。
おり、したがって高集積ＤＲＡＭのキャパシタ用絶縁膜
等にも用いうる。図６に本発明のＳｒＴｉ1-x Ｂｉx Ｏ
3 膜を利用した平坦化スタックセルの構成例を示す。高
誘電率絶縁体が用いうるために、キャパシタは平面型で
も必要電荷量を確保できる。
【００４３】ｐ型Ｓｉ基板３１の表面には、フィールド
酸化膜３２が選択的に形成されている。フィールド酸化
膜３２によって囲まれた能動領域に、２つのＭＯＳＦＥ
Ｔが形成されている。すなわち、チャネルとなる領域上
にゲート酸化膜を介して多結晶ゲート電極３３ａ、３３
ｂが形成され、その両側にソース領域となるｎ+ 型領域
３４、ドレイン領域となるｎ+ 型領域３５ａ、３５ｂが
形成されている。
酸化膜３２が選択的に形成されている。フィールド酸化
膜３２によって囲まれた能動領域に、２つのＭＯＳＦＥ
Ｔが形成されている。すなわち、チャネルとなる領域上
にゲート酸化膜を介して多結晶ゲート電極３３ａ、３３
ｂが形成され、その両側にソース領域となるｎ+ 型領域
３４、ドレイン領域となるｎ+ 型領域３５ａ、３５ｂが
形成されている。
【００４４】ｎ+ 型領域３５ａ、３５ｂ上には、拡散源
として機能するｎ+ 型多結晶Ｓｉ領域３７が形成され、
ｎ+ 型領域３４上にもｎ+ 型多結晶Ｓｉ領域３８が形成
されている。多結晶Ｓｉ領域３８の上には、データ線と
なる金属電極３９が形成されている。
として機能するｎ+ 型多結晶Ｓｉ領域３７が形成され、
ｎ+ 型領域３４上にもｎ+ 型多結晶Ｓｉ領域３８が形成
されている。多結晶Ｓｉ領域３８の上には、データ線と
なる金属電極３９が形成されている。
【００４５】金属電極３９を絶縁物で覆った後、層間絶
縁膜４１が形成され、多結晶Ｓｉ領域３７上に開口が設
けられている。この開口内には引出電極となる電極４３
が埋め込まれ、層間絶縁膜４１の表面と共に平坦化され
ている。
縁膜４１が形成され、多結晶Ｓｉ領域３７上に開口が設
けられている。この開口内には引出電極となる電極４３
が埋め込まれ、層間絶縁膜４１の表面と共に平坦化され
ている。
【００４６】平坦化された表面上には、下部電極となる
Ｐｔ層４５が選択的に形成され、その上にＳｒＴｉ1-x
Ｂｉx Ｏ3 で形成されたキャパシタ誘電体薄膜４６が形
成されている。これらの上に、プレート電極となる金属
電極４８が形成されている。
Ｐｔ層４５が選択的に形成され、その上にＳｒＴｉ1-x
Ｂｉx Ｏ3 で形成されたキャパシタ誘電体薄膜４６が形
成されている。これらの上に、プレート電極となる金属
電極４８が形成されている。
【００４７】すなわち、図示の構造においては、中央の
ソース領域３４の両側にＭＯＳＦＥＴが形成され、各Ｍ
ＯＳＦＥＴはプレート電極４８に接続されたキャパシタ
に接続されている。これらのキャパシタは、キャパシタ
誘電体膜が極めて高い誘電率を示すＳｒＴｉ1-x Ｂｉx
Ｏ3 で形成されているため、高い静電容量を有する。
ソース領域３４の両側にＭＯＳＦＥＴが形成され、各Ｍ
ＯＳＦＥＴはプレート電極４８に接続されたキャパシタ
に接続されている。これらのキャパシタは、キャパシタ
誘電体膜が極めて高い誘電率を示すＳｒＴｉ1-x Ｂｉx
Ｏ3 で形成されているため、高い静電容量を有する。
【００４８】従来のＳｉ3 Ｎ4 ／ＳｉＯ2 誘電体に比べ
て約２桁大きな比誘電率が得られるため、小面積の２次
元キャパシタでも必要な蓄積電荷量が確保できるので、
セル構造が単純化できる。
て約２桁大きな比誘電率が得られるため、小面積の２次
元キャパシタでも必要な蓄積電荷量が確保できるので、
セル構造が単純化できる。
【００４９】なお、ＤＲＡＭの構成例を説明したが、上
述の高誘電率薄膜を薄膜トランジスタ（ＴＦＴ）のゲー
ト絶縁膜や電界発光（ＥＬ）素子の絶縁膜等としても用
いることができる。
述の高誘電率薄膜を薄膜トランジスタ（ＴＦＴ）のゲー
ト絶縁膜や電界発光（ＥＬ）素子の絶縁膜等としても用
いることができる。
【００５０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５１】
【発明の効果】以上説明したように、本発明によればＳ
ｉＯ2 系より非常に高い誘電率を示す誘電体薄膜を有す
る電子部品が提供される。
ｉＯ2 系より非常に高い誘電率を示す誘電体薄膜を有す
る電子部品が提供される。
【図１】実施例による高誘電率ＳｒＴｉ1-x Ｂｉx Ｏ3
膜形成の工程を示す断面図である。
膜形成の工程を示す断面図である。
【図２】ＭＯＭＢＥ装置の構成概略を示す断面図であ
る。
る。
【図３】レーザアニール装置の構成概略を示す斜視図で
ある。
ある。
【図４】白金シリサイド上に形成した高誘電率ＳｒＴｉ
1-x Ｂｉx Ｏ3 膜の比誘電率と混晶組成ｘの関係を示す
データのグラフである。
1-x Ｂｉx Ｏ3 膜の比誘電率と混晶組成ｘの関係を示す
データのグラフである。
【図５】硅酸ビスマス上に形成したＳｒＴｉ1-x Ｂｉx
Ｏ3 膜の比誘電率と混晶組成ｘの関係を示すデータのグ
ラフである。
Ｏ3 膜の比誘電率と混晶組成ｘの関係を示すデータのグ
ラフである。
【図６】平坦化スタックセルの構成例を示す断面図であ
る。
る。
１ Ｓｉ基板 ２ 金属層 ３ 金属シリサイド層 ４ ＳｒＴｉ1-x Ｂｉx Ｏ3 膜 ７ 試料 １２ チャンバ １４ サセプタ １６ ベッセル １７、２８ ヒータ １８ ＥＣＲ ２０ クヌードセンセル ３１ ｐ型Ｓｉ基板 ３４、３５ ｎ型領域 ３７、３８ 多結晶Ｓｉ領域 ４５ Ｐｔ電極 ４６ 誘電体薄膜 ４８ プレート電極 ５１ ＸＹステージ ５２ ヒータ ５５ Ａｒレーザ ５６ フィルタ ５７ ミラー ５８ レンズ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (5)
- 【請求項１】 導電性表面を有する下地基板と、 前記下地基板上に形成されたＳｒＴｉ1-x Ｂｉx Ｏ
3 （０．０５≦ｘ≦０．５）の誘電体薄膜とを有する高
誘電率誘電体薄膜を有する電子部品。 - 【請求項２】 前記下地基板が表面にシリサイド層を有
するＳｉ基板であり、前記組成ｘが０．１≦ｘ≦０．３
である請求項１記載の高誘電率誘電体薄膜を有する電子
部品。 - 【請求項３】 前記下地基板が表面に硅酸ビスマス層を
有するＳｉ基板であり、前記組成ｘが０．１≦ｘ≦０．
４である請求項１記載の高誘電率誘電体薄膜を有する電
子部品。 - 【請求項４】 Ｓｉ基板（１）上に金属層（２）を堆積
して界面に金属シリサイド層（３）を形成する工程と、 前記金属層（２）を選択的に除去し、表面に金属シリサ
イド層（３）を残す工程と、 露呈した前記金属シリサイド層（３）上に４００℃以下
の低温で非晶質ＳｒＴｉ1-x Ｂｉx Ｏ3 膜（４）を堆積
する工程と、 ４００℃以下の温度で前記ＳｒＴｉ1-x Ｂｉx Ｏ3 膜
（４）をレーザアニールまたは急速加熱処理（ラピッド
・サーマル・アニール）して結晶化する工程とを含む高
誘電率誘電体薄膜を有する電子部品の製造方法。 - 【請求項５】 Ｓｉ基板（１）上にＢｉと酸素を供給
し、Ｓｉ基板をＳｉソースとして表面に硅酸ビスマス層
を形成する工程と、 硅酸ビスマス層上に４００℃以下の低温で非晶質ＳｒＴ
ｉ1-x Ｂｉx Ｏ3 膜（４）を堆積する工程と、 ４００℃以下の温度で前記ＳｒＴｉ1-x Ｂｉx Ｏ3 膜
（４）をレーザアニールまたは急速加熱処理（ラピッド
・サーマル・アニール）して結晶化する工程とを含む高
誘電率誘電体薄膜を有する電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287768A JPH06140570A (ja) | 1992-10-26 | 1992-10-26 | 高誘電率誘電体薄膜を有する電子部品とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287768A JPH06140570A (ja) | 1992-10-26 | 1992-10-26 | 高誘電率誘電体薄膜を有する電子部品とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140570A true JPH06140570A (ja) | 1994-05-20 |
Family
ID=17721507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287768A Withdrawn JPH06140570A (ja) | 1992-10-26 | 1992-10-26 | 高誘電率誘電体薄膜を有する電子部品とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140570A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996017381A1 (fr) * | 1994-11-28 | 1996-06-06 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de production |
| KR19990025316A (ko) * | 1997-09-11 | 1999-04-06 | 윤종용 | 기판상의 커패서터 형성 방법 |
| KR20010014838A (ko) * | 1999-04-27 | 2001-02-26 | 포만 제프리 엘 | 실리콘상의 비결정성 유전체 커패시터 |
| US6936876B2 (en) | 2000-04-28 | 2005-08-30 | Sharp Kabushiki Kaisha | Semiconductor device having ferroelectric thin film and fabricating method therefor |
| WO2011041267A2 (en) * | 2009-09-29 | 2011-04-07 | Applied Materials, Inc. | Laser system for processing solar wafers in a carrier |
| US8258426B2 (en) | 2008-08-26 | 2012-09-04 | Applied Materials, Inc. | Laser material removal methods and apparatus |
-
1992
- 1992-10-26 JP JP4287768A patent/JPH06140570A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996017381A1 (fr) * | 1994-11-28 | 1996-06-06 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de production |
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| WO2011041267A2 (en) * | 2009-09-29 | 2011-04-07 | Applied Materials, Inc. | Laser system for processing solar wafers in a carrier |
| WO2011041267A3 (en) * | 2009-09-29 | 2011-08-04 | Applied Materials, Inc. | Laser system for processing solar wafers in a carrier |
| US8173473B2 (en) | 2009-09-29 | 2012-05-08 | Applied Materials, Inc. | Laser system for processing solar wafers in a carrier |
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