JP2630421B2 - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JP2630421B2 JP2630421B2 JP63105470A JP10547088A JP2630421B2 JP 2630421 B2 JP2630421 B2 JP 2630421B2 JP 63105470 A JP63105470 A JP 63105470A JP 10547088 A JP10547088 A JP 10547088A JP 2630421 B2 JP2630421 B2 JP 2630421B2
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- polycrystalline silicon
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- silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 ダイナミック・ランダム・アクセス・メモリのメモリ
・キャパシタとして用いるのに好適なキャパシタを有す
る集積回路装置を製造する方法に関し、 平面的に小さい占有面積に複数のキャパシタを積層し
大容量化したスタックト・キャパシタを有する集積回路
装置が容易且つ簡単に得られるようにすることを目的と
し、 一の多結晶シリコン膜と第一の誘電体膜と炭化珪素膜
と第二の誘電体膜と第二の多結晶シリコン膜とを順に成
長させる工程と、次いで、該第二の多結晶シリコン膜及
び第二の誘電体膜を貫通して該炭化珪素膜にコンタクト
する一方の電極及び該一方の電極と対をなし該第二の多
結晶シリコン膜とコンタクトする電極を形成する工程
と、次いで、該第二の多結晶シリコン膜にコンタクトし
ている電極と該第一の多結晶シリコン膜とを共通接続す
る工程とが含まれてなることを特徴とするか、或いは、
基板上に第一の炭化珪素膜と層間絶縁膜と第一の多結晶
シリコン膜と第一の誘電体膜と第二の炭化珪素膜と第二
の誘電体膜と第二の多結晶シリコン膜とを順に成長させ
る工程と、次いで、該基板を除去してから該第一の炭化
珪素膜及び該層間絶縁膜及び該第一の多結晶シリコン膜
及び該第一の誘電体膜を貫通して該第二の炭化珪素膜に
コンタクトする一方の電極及び該一方の電極と対をなし
該第一の多結晶シリコン膜とコンタクトする電極を形成
する工程と、次いで、該第一の多結晶シリコン膜にコン
タクトしている電極と該第二の多結晶シリコン膜とを共
通接続する工程とが含まれてなることを特徴とする。
・キャパシタとして用いるのに好適なキャパシタを有す
る集積回路装置を製造する方法に関し、 平面的に小さい占有面積に複数のキャパシタを積層し
大容量化したスタックト・キャパシタを有する集積回路
装置が容易且つ簡単に得られるようにすることを目的と
し、 一の多結晶シリコン膜と第一の誘電体膜と炭化珪素膜
と第二の誘電体膜と第二の多結晶シリコン膜とを順に成
長させる工程と、次いで、該第二の多結晶シリコン膜及
び第二の誘電体膜を貫通して該炭化珪素膜にコンタクト
する一方の電極及び該一方の電極と対をなし該第二の多
結晶シリコン膜とコンタクトする電極を形成する工程
と、次いで、該第二の多結晶シリコン膜にコンタクトし
ている電極と該第一の多結晶シリコン膜とを共通接続す
る工程とが含まれてなることを特徴とするか、或いは、
基板上に第一の炭化珪素膜と層間絶縁膜と第一の多結晶
シリコン膜と第一の誘電体膜と第二の炭化珪素膜と第二
の誘電体膜と第二の多結晶シリコン膜とを順に成長させ
る工程と、次いで、該基板を除去してから該第一の炭化
珪素膜及び該層間絶縁膜及び該第一の多結晶シリコン膜
及び該第一の誘電体膜を貫通して該第二の炭化珪素膜に
コンタクトする一方の電極及び該一方の電極と対をなし
該第一の多結晶シリコン膜とコンタクトする電極を形成
する工程と、次いで、該第一の多結晶シリコン膜にコン
タクトしている電極と該第二の多結晶シリコン膜とを共
通接続する工程とが含まれてなることを特徴とする。
本発明は、ダイナミック・ランダム・アクセス・メモ
リ（dynamic random access memory:DRAM）のメモリ・
キャパシタとして用いるのに好適なキャパシタを有する
集積回路装置を製造する方法に関する。
リ（dynamic random access memory:DRAM）のメモリ・
キャパシタとして用いるのに好適なキャパシタを有する
集積回路装置を製造する方法に関する。
近年、DRAMはますます微細化される傾向にある為、そ
こで使用されているメモリ・キャパシタも平面的な面積
は著しく制限されなければならない状況にある。
こで使用されているメモリ・キャパシタも平面的な面積
は著しく制限されなければならない状況にある。
然しながら、メモリ・キャパシタの容量が小さくなっ
たのでは、α線など放射線に起因するソフト・エラーが
発生し易くなり、取り扱い情報に誤りを生ずることにな
るので、平面的な面積は小さく、且つ、容量は大きく、
が強く要求されるところとなっている。
たのでは、α線など放射線に起因するソフト・エラーが
発生し易くなり、取り扱い情報に誤りを生ずることにな
るので、平面的な面積は小さく、且つ、容量は大きく、
が強く要求されるところとなっている。
従来、そのような問題に対処するには、次のような手
段が採られている。
段が採られている。
（１）キャパシタ電極間に在る誘電体膜の膜厚を薄くす
る。
る。
（２）スタックト・キャパシタを採用する。
（３）トレンチ・キャパシタを採用する。
前記メモリ・キャパシタに関する問題点のうち、
（１）については、誘電体膜の耐圧を維持する必要か
ら、現在、限界の状態にあり、これ以上に薄くすること
は不可能である。また、（２）については、4MDRAMで、
多結晶シリコンからなる電極上に膜厚が190〔Å〕程度
の誘電体膜を必要とし、16M以上のDRAMでの適用は無理
と考えられている。更にまた、（３）については、トレ
ンチを形成する為の複雑な工程を必要とし、結晶欠陥が
発生し易く、製造歩留りが低い。
（１）については、誘電体膜の耐圧を維持する必要か
ら、現在、限界の状態にあり、これ以上に薄くすること
は不可能である。また、（２）については、4MDRAMで、
多結晶シリコンからなる電極上に膜厚が190〔Å〕程度
の誘電体膜を必要とし、16M以上のDRAMでの適用は無理
と考えられている。更にまた、（３）については、トレ
ンチを形成する為の複雑な工程を必要とし、結晶欠陥が
発生し易く、製造歩留りが低い。
このように、それぞれ欠点がある従来のメモリ・キャ
パシタの中で、それが比較的少ないのはスタックト・キ
ャパシタであるが、これは容量を余り大きく採れない点
も問題になっていて、それさえ解決できれば16M以上のD
RAMへの適用について期待がもてる。
パシタの中で、それが比較的少ないのはスタックト・キ
ャパシタであるが、これは容量を余り大きく採れない点
も問題になっていて、それさえ解決できれば16M以上のD
RAMへの適用について期待がもてる。
そのスタックト・キャパシタの容量を増大させるにつ
いて、最も単純に発想できるのは、複数のキャパシタを
積層することであるが、その場合、例えばｎ個のキャパ
シタを直列的に積み重ねただけでは容量が1/nになって
しまうから、それ等が並列的に接続された構成にするこ
とが必要であり、その為には、それらキャパシタに於け
る電極の構成及び導出に留意しなければならず、その製
造には複雑な工程を要する。
いて、最も単純に発想できるのは、複数のキャパシタを
積層することであるが、その場合、例えばｎ個のキャパ
シタを直列的に積み重ねただけでは容量が1/nになって
しまうから、それ等が並列的に接続された構成にするこ
とが必要であり、その為には、それらキャパシタに於け
る電極の構成及び導出に留意しなければならず、その製
造には複雑な工程を要する。
本発明は、平面的に小さい占有面積に複数のキャパシ
タを積層し大容量化したスタックト・キャパシタを有す
る集積回路装置が容易且つ簡単に得られるようにする。
タを積層し大容量化したスタックト・キャパシタを有す
る集積回路装置が容易且つ簡単に得られるようにする。
前記したように、複数のキャパシタを積層する場合、
電極の構成及びその導出を考慮すると、キャパシタを二
層、従って、キャパシタの電極を三層にしたものが最も
簡単且つ容易な工程で製造することができ、そして、他
の素子、即ち、トランジスタなどと組み合わせて集積回
路装置とするのに大変有利である。
電極の構成及びその導出を考慮すると、キャパシタを二
層、従って、キャパシタの電極を三層にしたものが最も
簡単且つ容易な工程で製造することができ、そして、他
の素子、即ち、トランジスタなどと組み合わせて集積回
路装置とするのに大変有利である。
そこで、本発明に依る集積回路装置の製造方法に於い
ては、 （１） 第一の多結晶シリコン膜（例えば多結晶シリコン膜
２）と第一の誘電体膜（例えば二酸化シリコン膜３）と
炭化珪素膜（例えば炭化珪素膜４）と第二の誘電体膜
（例えば二酸化シリコン膜５）と第二の多結晶シリコン
膜（例えば多結晶シリコン膜６）とを順に成長させる工
程と、次いで、該第二の多結晶シリコン膜及び該第二の
誘電体膜を貫通して該炭化珪素膜にコンタクトする一方
の電極（例えば多結晶シリコン膜９及びアルミニウムの
電極10）及び該一方の電極と対をなし該第二の多結晶シ
リコン膜とコンタクトする電極（例えば多結晶シリコン
膜９及びアルミニウムの電極11）を形成する工程と、次
いで、該第二の多結晶シリコン膜にコンタクトしている
電極と該第一の多結晶シリコン膜とを共通接続（例えば
接地すること）する工程とが含まれてなることを特徴と
するか、或いは、 （２） 基板（図示せず）上に第一の炭化珪素膜（例えば炭化
珪素膜21）と層間絶縁膜（例えば層間絶縁膜22）と第一
の多結晶シリコン膜（例えば多結晶シリコン膜23）と第
一の誘電体膜（例えば誘電体膜24）と第二の炭化珪素膜
（例えば炭化珪素膜25）と第二の誘電体膜（例えば誘電
体膜26）と第二の多結晶シリコン膜（例えば多結晶シリ
コン膜28）とを順に成長させる工程と、次いで、該基板
を除去してから該第一の炭化珪素膜及び該層間絶縁膜及
び該第一の多結晶シリコン膜及び該第一の誘電体膜を貫
通して該第二の炭化珪素膜にコンタクトする一方の電極
（例えば多結晶シリコンからなるドレイン電極34）及び
該一方の電極と対をなし該第一の多結晶シリコン膜とコ
ンタクトする電極（例えば多結晶シリコンからなる接地
側キャパシタ導出電極35）を形成する工程と、次いで、
該第一の多結晶シリコン膜にコンタクトしている電極と
該第二の多結晶シリコン膜とを共通接続（例えば接地す
ること）する工程とが含まれてなることを特徴とする。
ては、 （１） 第一の多結晶シリコン膜（例えば多結晶シリコン膜
２）と第一の誘電体膜（例えば二酸化シリコン膜３）と
炭化珪素膜（例えば炭化珪素膜４）と第二の誘電体膜
（例えば二酸化シリコン膜５）と第二の多結晶シリコン
膜（例えば多結晶シリコン膜６）とを順に成長させる工
程と、次いで、該第二の多結晶シリコン膜及び該第二の
誘電体膜を貫通して該炭化珪素膜にコンタクトする一方
の電極（例えば多結晶シリコン膜９及びアルミニウムの
電極10）及び該一方の電極と対をなし該第二の多結晶シ
リコン膜とコンタクトする電極（例えば多結晶シリコン
膜９及びアルミニウムの電極11）を形成する工程と、次
いで、該第二の多結晶シリコン膜にコンタクトしている
電極と該第一の多結晶シリコン膜とを共通接続（例えば
接地すること）する工程とが含まれてなることを特徴と
するか、或いは、 （２） 基板（図示せず）上に第一の炭化珪素膜（例えば炭化
珪素膜21）と層間絶縁膜（例えば層間絶縁膜22）と第一
の多結晶シリコン膜（例えば多結晶シリコン膜23）と第
一の誘電体膜（例えば誘電体膜24）と第二の炭化珪素膜
（例えば炭化珪素膜25）と第二の誘電体膜（例えば誘電
体膜26）と第二の多結晶シリコン膜（例えば多結晶シリ
コン膜28）とを順に成長させる工程と、次いで、該基板
を除去してから該第一の炭化珪素膜及び該層間絶縁膜及
び該第一の多結晶シリコン膜及び該第一の誘電体膜を貫
通して該第二の炭化珪素膜にコンタクトする一方の電極
（例えば多結晶シリコンからなるドレイン電極34）及び
該一方の電極と対をなし該第一の多結晶シリコン膜とコ
ンタクトする電極（例えば多結晶シリコンからなる接地
側キャパシタ導出電極35）を形成する工程と、次いで、
該第一の多結晶シリコン膜にコンタクトしている電極と
該第二の多結晶シリコン膜とを共通接続（例えば接地す
ること）する工程とが含まれてなることを特徴とする。
前記手段を採ることに依り、平面的に小さい占有面積
に大容量化されたスタックト・キャパシタを容易且つ簡
単に形成することができるので、微細なDRAMなどの集積
回路装置を製造する場合に好適である。
に大容量化されたスタックト・キャパシタを容易且つ簡
単に形成することができるので、微細なDRAMなどの集積
回路装置を製造する場合に好適である。
第１図乃至第７図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。尚、本発明では
キャパシタが対象であるから、その近傍のみを示してあ
る。
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。尚、本発明では
キャパシタが対象であるから、その近傍のみを示してあ
る。
第１図参照 （１）化学気相成長（chemical vapor deposition:CV
D）法を適用することに依り、シリコン半導体基板１上
に膜厚が例えば3000〔Å〕程度である多結晶シリコン膜
２を成長させる。
D）法を適用することに依り、シリコン半導体基板１上
に膜厚が例えば3000〔Å〕程度である多結晶シリコン膜
２を成長させる。
この多結晶シリコン膜２は、キャパシタの電極となる
ものであるから、成長時に不純物を含有させるか、成長
後に不純物を導入するかして導電性化しておかなければ
ならない。
ものであるから、成長時に不純物を含有させるか、成長
後に不純物を導入するかして導電性化しておかなければ
ならない。
（２）熱酸化法を適用することに依り、多結晶シリコン
膜２上に膜厚が例えば200〔Å〕程度である二酸化シリ
コン（SiO2）膜３を成長させる。
膜２上に膜厚が例えば200〔Å〕程度である二酸化シリ
コン（SiO2）膜３を成長させる。
この二酸化シリコン膜３はキャパシタの誘電体膜とし
て作用するものである。
て作用するものである。
第２図参照 （３）減圧CVD法を適用することに依り、二酸化シリコ
ン膜３上に膜厚が例えば3000〔Å〕程度である炭化珪素
（SiC）膜４を成長させる。
ン膜３上に膜厚が例えば3000〔Å〕程度である炭化珪素
（SiC）膜４を成長させる。
この炭化珪素膜４は多結晶シリコン膜２で構成される
電極とは反対極性の電極として作用するものであるから
多結晶シリコン膜２と同様に導電性化しておく必要があ
る。
電極とは反対極性の電極として作用するものであるから
多結晶シリコン膜２と同様に導電性化しておく必要があ
る。
第３図参照 （４）塩酸酸化法を適用することに依り、炭化珪素膜４
上に膜厚が例えば200〔Å〕程度である二酸化シリコン
膜３と同様な二酸化シリコン膜５を成長させる。
上に膜厚が例えば200〔Å〕程度である二酸化シリコン
膜３と同様な二酸化シリコン膜５を成長させる。
この二酸化シリコン膜５もキャパシタの誘電体膜とし
て作用するものである。
て作用するものである。
（５）CVD法を適用することに依り、二酸化シリコン膜
５上に膜厚が例えば3000〔Å〕程度である多結晶シリコ
ン膜６を成長させる。
５上に膜厚が例えば3000〔Å〕程度である多結晶シリコ
ン膜６を成長させる。
この多結晶シリコン膜６は、炭化珪素膜４で構成され
る電極とは反対極性、従って、多結晶シリコン膜２とは
同極性の電極として作用するものであるから多結晶シリ
コン膜２や炭化珪素膜４と同様に導電性化しておく必要
がある。
る電極とは反対極性、従って、多結晶シリコン膜２とは
同極性の電極として作用するものであるから多結晶シリ
コン膜２や炭化珪素膜４と同様に導電性化しておく必要
がある。
（６）CVD法を適用することに依り、多結晶シリコン膜
６上に膜厚が例えば2000〔Å〕程度である二酸化シリコ
ン膜７を成長させる。
６上に膜厚が例えば2000〔Å〕程度である二酸化シリコ
ン膜７を成長させる。
この二酸化シリコン膜７は層間絶縁膜として作用する
ものである。
ものである。
第４図参照 （７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びエッチング・ガスをSiCl4＋Cl2とする
反応性イオン・エッチング（reactive ion etching:RI
E）法を適用することに依り、二酸化シリコン膜７、多
結晶シリコン膜６、二酸化シリコン膜５の異方性選択的
エッチングを行い、表面から炭化珪素膜４に達する開口
5Aを形成する。
ト・プロセス及びエッチング・ガスをSiCl4＋Cl2とする
反応性イオン・エッチング（reactive ion etching:RI
E）法を適用することに依り、二酸化シリコン膜７、多
結晶シリコン膜６、二酸化シリコン膜５の異方性選択的
エッチングを行い、表面から炭化珪素膜４に達する開口
5Aを形成する。
ここで実施したエッチングによる場合、炭化珪素膜４
は殆どエッチングされないことから、エッチング・スト
ッパの役目を果たすことになる。尚、この開口5Aはキャ
パシタの電極コンタクト窓として作用する。
は殆どエッチングされないことから、エッチング・スト
ッパの役目を果たすことになる。尚、この開口5Aはキャ
パシタの電極コンタクト窓として作用する。
第５図参照 （８）湿性雰囲気中で熱酸化法を適用することに依り、
開口5A内に表出された多結晶シリコン膜６の側面に膜厚
が例えば1000〔Å〕程度である二酸化シリコン膜８を成
長させる。
開口5A内に表出された多結晶シリコン膜６の側面に膜厚
が例えば1000〔Å〕程度である二酸化シリコン膜８を成
長させる。
この場合、炭化珪素膜４の表面は極僅かに酸化される
が、フッ酸を用いて簡単に除去することができる。尚、
この際に於ける、二酸化シリコン膜８の損傷は無視でき
るほど少ない。
が、フッ酸を用いて簡単に除去することができる。尚、
この際に於ける、二酸化シリコン膜８の損傷は無視でき
るほど少ない。
第６図参照 （９）フッ酸をエッチャントとするウエット・エッチン
グ法を適用することに依り、二酸化シリコン膜７の選択
的エッチングを行い、表面から多結晶シリコン膜６に達
する開口7Aを形成する。
グ法を適用することに依り、二酸化シリコン膜７の選択
的エッチングを行い、表面から多結晶シリコン膜６に達
する開口7Aを形成する。
この開口7Aは、開口15Aと同様、キャパシタの電極コ
ンタクト窓として作用する。
ンタクト窓として作用する。
第７図参照 （10）CVD法を適用することに依り、開口5A及び開口7A
を埋める厚さ例えば3000〔Å〕程度の不純物含有多結晶
シリコン膜９を形成する。
を埋める厚さ例えば3000〔Å〕程度の不純物含有多結晶
シリコン膜９を形成する。
（11）通常のフォト・リソグラフィ技術を適用すること
に依り、不純物含有多結晶シリコン膜９のパターニング
を行う。
に依り、不純物含有多結晶シリコン膜９のパターニング
を行う。
（12）真空蒸着法及び通常のフォト・リソグラフィ技術
を適用することに依り、例えばアルミニウム（Al）から
なる電極10及び11を形成する。尚、このようなアルミニ
ウムの電極10及び11を形成することなく、多結晶シリコ
ン膜９のみで電極・配線を形成することが可能であるこ
とは云うまでもない。
を適用することに依り、例えばアルミニウム（Al）から
なる電極10及び11を形成する。尚、このようなアルミニ
ウムの電極10及び11を形成することなく、多結晶シリコ
ン膜９のみで電極・配線を形成することが可能であるこ
とは云うまでもない。
前記のようにして製造したキャパシタは、シリコン半
導体基板１及び電極11を接地側電源レベルに、また、電
極10を正側電源レベルにして動作させる。
導体基板１及び電極11を接地側電源レベルに、また、電
極10を正側電源レベルにして動作させる。
第８図は第１図乃至第７図について説明した工程を採
って製造したキャパシタの構成に関する要部説明図を表
し、第１図乃至第７図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
って製造したキャパシタの構成に関する要部説明図を表
し、第１図乃至第７図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
図に於いて、キャパシタの電極である多結晶シリコン
膜２と炭化珪素膜４との間にあるC1及び炭化珪素膜４と
同じくキャパシタの電極である多結晶シリコン膜６との
間にあるC2は容量を示している。
膜２と炭化珪素膜４との間にあるC1及び炭化珪素膜４と
同じくキャパシタの電極である多結晶シリコン膜６との
間にあるC2は容量を示している。
図から明らかなように、容量C1及びC2は並列的に接続
された状態となって大容量化、即ち、同じ平面的な面積
であれば略２倍になっていることが理解されよう。
された状態となって大容量化、即ち、同じ平面的な面積
であれば略２倍になっていることが理解されよう。
第９図は前記説明したキャパシタとMIS電界効果トラ
ンジスタとを組み合わせてDRAMを構成した場合を説明す
る為の要部切断側面図を表している。
ンジスタとを組み合わせてDRAMを構成した場合を説明す
る為の要部切断側面図を表している。
図に於いて、21は炭化珪素膜、22は二酸化シリコン膜
からなる層間絶縁膜、23は多結晶シリコン膜、23Aは多
結晶シリコン膜23の側面に形成した二酸化シリコンから
なる絶縁膜、24は二酸化シリコンからなる誘電体膜、25
は炭化珪素膜、26は二酸化シリコンからなる誘電体膜、
27は二酸化シリコンからなる素子間分離領域、28は多結
晶シリコン膜、29は二酸化シリコンからなるゲート絶縁
膜、30は多結晶シリコンからなるゲート電極、31はソー
ス領域、32はドレイン領域、33は二酸化シリコンからな
る層間絶縁膜、34は多結晶シリコンからなるドレイン電
極、35は多結晶シリコンからなる接地側キャパシタ導出
電極、36は燐珪酸ガラス（phosphosilicate glass:PS
G）からなる層間絶縁膜、37はアルミニウムからなるソ
ース電極・配線（ビット線）をそれぞれ示している。
からなる層間絶縁膜、23は多結晶シリコン膜、23Aは多
結晶シリコン膜23の側面に形成した二酸化シリコンから
なる絶縁膜、24は二酸化シリコンからなる誘電体膜、25
は炭化珪素膜、26は二酸化シリコンからなる誘電体膜、
27は二酸化シリコンからなる素子間分離領域、28は多結
晶シリコン膜、29は二酸化シリコンからなるゲート絶縁
膜、30は多結晶シリコンからなるゲート電極、31はソー
ス領域、32はドレイン領域、33は二酸化シリコンからな
る層間絶縁膜、34は多結晶シリコンからなるドレイン電
極、35は多結晶シリコンからなる接地側キャパシタ導出
電極、36は燐珪酸ガラス（phosphosilicate glass:PS
G）からなる層間絶縁膜、37はアルミニウムからなるソ
ース電極・配線（ビット線）をそれぞれ示している。
本実施例では、ドレイン電極34がドレイン領域32及び
正側レべルが加わるキャパシタの電極である炭化珪素膜
25にコンタクトしていることが理解されよう。そして、
同じくキャパシタの電極である多結晶シリコン膜23と多
結晶シリコン膜28には接地側電源レべルが加わるように
なっている。従って、多結晶シリコン膜23、誘電体膜2
4、炭化珪素膜25、誘電体膜26、多結晶シリコン膜28で
構成された大容量のキャパシタは、多結晶シリコン・ゲ
ート電極30、ソース領域31、ドレイン領域32などから構
成されるトランスファ・ゲート・トランジスタであるMI
S電界効果トランジスタのメモリ・キャパシタとして作
用することが明らかである。
正側レべルが加わるキャパシタの電極である炭化珪素膜
25にコンタクトしていることが理解されよう。そして、
同じくキャパシタの電極である多結晶シリコン膜23と多
結晶シリコン膜28には接地側電源レべルが加わるように
なっている。従って、多結晶シリコン膜23、誘電体膜2
4、炭化珪素膜25、誘電体膜26、多結晶シリコン膜28で
構成された大容量のキャパシタは、多結晶シリコン・ゲ
ート電極30、ソース領域31、ドレイン領域32などから構
成されるトランスファ・ゲート・トランジスタであるMI
S電界効果トランジスタのメモリ・キャパシタとして作
用することが明らかである。
ここで、第９図に見られる半導体装置を製造する場合
について説明する。
について説明する。
（１）単結晶シリコン半導体基板（図示せず）上に炭化
珪素膜21をエピタキシャル成長させる。
珪素膜21をエピタキシャル成長させる。
（２）炭化珪素膜21の上に層間絶縁膜22、多結晶シリコ
ン膜23、誘電体膜24、炭化珪素膜25、誘電体膜26を順に
成長させる。尚、この場合の炭化珪素膜25は多結晶であ
ることは云うまでもない。
ン膜23、誘電体膜24、炭化珪素膜25、誘電体膜26を順に
成長させる。尚、この場合の炭化珪素膜25は多結晶であ
ることは云うまでもない。
（３）誘電体膜26の表面から層間絶縁膜22の表面に達す
る開口を形成し、それを二酸化シリコンで埋めて素子間
分離領域27を形成する。
る開口を形成し、それを二酸化シリコンで埋めて素子間
分離領域27を形成する。
（４）全面に厚く多結晶シリコンを成長させて多結晶シ
リコン膜28とする。この多結晶シリコン膜28は、次の工
程で多結晶シリコン半導体基板（図示せず）を除去して
反転させた場合に支持基板の役割を果たすことになる。
リコン膜28とする。この多結晶シリコン膜28は、次の工
程で多結晶シリコン半導体基板（図示せず）を除去して
反転させた場合に支持基板の役割を果たすことになる。
（５）単結晶の炭化珪素膜21の下地になっている単結晶
のシリコン半導体基板（図示せず）を除去してから表裏
反転して、多結晶シリコン膜28を裏面側とすると、炭化
珪素膜21は表面側になり、図示の状態となる。
のシリコン半導体基板（図示せず）を除去してから表裏
反転して、多結晶シリコン膜28を裏面側とすると、炭化
珪素膜21は表面側になり、図示の状態となる。
（６）炭化珪素膜21をメサ状にパターニングして素子間
分離を行う。
分離を行う。
（７）二酸化シリコンからなるゲート絶縁膜29及び多結
晶シリコンからなるゲート電極30を形成する。
晶シリコンからなるゲート電極30を形成する。
（８）多結晶シリコン・ゲート電極30をマスクとしてソ
ース領域31及びドレイン領域32をセルフ・アライメント
方式で形成する。
ース領域31及びドレイン領域32をセルフ・アライメント
方式で形成する。
（９）二酸化シリコンからなる層間絶縁膜33を形成す
る。
る。
（10）層間絶縁膜33、炭化珪素膜21、層間絶縁膜22、多
結晶シリコン膜23、誘電体膜24の選択的エッチングを行
ってドレイン電極形式予定部分に電極コンタクト窓を形
成する。尚、この電極コンタクト窓はドレイン領域32の
中に形成されることは図示されている通りである。
結晶シリコン膜23、誘電体膜24の選択的エッチングを行
ってドレイン電極形式予定部分に電極コンタクト窓を形
成する。尚、この電極コンタクト窓はドレイン領域32の
中に形成されることは図示されている通りである。
（11）電極コンタクト窓内に表出された多結晶シリコン
膜23の側面を酸化して二酸化シリコンからなる絶縁膜23
Aを形成する。
膜23の側面を酸化して二酸化シリコンからなる絶縁膜23
Aを形成する。
（12）炭化珪素膜25及びドレイン領域32の露出部分が酸
化されることで生成された薄い絶縁膜を除去する。尚、
この薄い絶縁膜は絶縁膜23Aの約1/10程度である。
化されることで生成された薄い絶縁膜を除去する。尚、
この薄い絶縁膜は絶縁膜23Aの約1/10程度である。
（13）層間絶縁膜33及び層間絶縁膜22の選択的エッチン
グを行って接地側キャパシタ電極形式予定部分に電極コ
ンタクト窓を形成する。
グを行って接地側キャパシタ電極形式予定部分に電極コ
ンタクト窓を形成する。
（14）前記工程（10）及び（11）で形成した二つの電極
コンタクト窓に多結晶シリコンからなるドレイン電極34
（ワード線）及び多結晶シリコンからなる接地側キャパ
シタ電極35を形成する。
コンタクト窓に多結晶シリコンからなるドレイン電極34
（ワード線）及び多結晶シリコンからなる接地側キャパ
シタ電極35を形成する。
（15）全面にPSGからなる層間絶縁膜36を形成する。
（16）層間絶縁膜36及び層間絶縁膜33の選択的エッチン
グを行ってソース電極形成予定部分に電極コンタクト窓
を形成する。
グを行ってソース電極形成予定部分に電極コンタクト窓
を形成する。
（17）アルミニウムからなるビット線であるソース電極
・配線37を形成する。
・配線37を形成する。
このようにして製造したDRAMセルが、従来技術で製造
したそれに比較して全トランジスタ面積をキャパシタと
したときの更に２倍の容量をもつメモリ・キャパシタを
備えていて、α線など放射線に対する耐性が高いことは
云うまでもない。
したそれに比較して全トランジスタ面積をキャパシタと
したときの更に２倍の容量をもつメモリ・キャパシタを
備えていて、α線など放射線に対する耐性が高いことは
云うまでもない。
本発明に依る集積回路装置の製造方法に於いては、第
一の多結晶シリコン膜と誘電体膜と炭化珪素膜と誘電体
膜と第二の多結晶シリコン膜とを順に成長させ、該炭化
珪素膜で一方の極性のキャパシタ電極を形成し、前記第
一の多結晶シリコン膜と第二の多結晶シリコン膜とで他
方の極性のキャパシタ電極を形成している。
一の多結晶シリコン膜と誘電体膜と炭化珪素膜と誘電体
膜と第二の多結晶シリコン膜とを順に成長させ、該炭化
珪素膜で一方の極性のキャパシタ電極を形成し、前記第
一の多結晶シリコン膜と第二の多結晶シリコン膜とで他
方の極性のキャパシタ電極を形成している。
前記構成を採ることに依り、平面的に小さい占有面積
に大容量化されたスタックト・キャパシタを容易に形成
することができ、特に、その電極導出が簡単である点は
特筆すべきであり、微細なDRAMなどの集積回路装置を歩
留り良く製造することが可能である。
に大容量化されたスタックト・キャパシタを容易に形成
することができ、特に、その電極導出が簡単である点は
特筆すべきであり、微細なDRAMなどの集積回路装置を歩
留り良く製造することが可能である。
第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図、第８図は第
１図乃至第７図について説明した工程を採って製造した
キャパシタの構成に関する要部説明図、第９図は第１図
乃至第８図について説明したキャパシタとMIS電界効果
トランジスタとを組み合わせてDRAMを構成した場合を説
明する為の要部切断側面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２は多結晶シリ
コン膜、３は二酸化シリコン膜、４は炭化珪素膜、５は
二酸化シリコン膜、5Aは開口、６は多結晶シリコン膜、
７は二酸化シリコン膜、7Aは開口、８は二酸化シリコン
膜、９は多結晶シリコン膜10及び11は電極をそれぞれ示
している。
要所に於ける半導体装置の要部切断側面図、第８図は第
１図乃至第７図について説明した工程を採って製造した
キャパシタの構成に関する要部説明図、第９図は第１図
乃至第８図について説明したキャパシタとMIS電界効果
トランジスタとを組み合わせてDRAMを構成した場合を説
明する為の要部切断側面図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２は多結晶シリ
コン膜、３は二酸化シリコン膜、４は炭化珪素膜、５は
二酸化シリコン膜、5Aは開口、６は多結晶シリコン膜、
７は二酸化シリコン膜、7Aは開口、８は二酸化シリコン
膜、９は多結晶シリコン膜10及び11は電極をそれぞれ示
している。
Claims (2)
- 【請求項１】第一の多結晶シリコン膜と第一の誘電体膜
と炭化珪素膜と第二の誘電体膜と第二の多結晶シリコン
膜とを順に成長させる工程と、 次いで、該第二の多結晶シリコン膜及び該第二の誘電体
膜を貫通して該炭化珪素膜にコンタクトする一方の電極
及び該一方の電極と対をなし該第二の多結晶シリコン膜
とコンタクトする電極を形成する工程と、 次いで、該第二の多結晶シリコン膜にコンタクトしてい
る電極と該第一の多結晶シリコン膜とを共通接続する工
程と が含まれてなることを特徴とする集積回路装置の製造方
法。 - 【請求項２】基板上に第一の炭化珪素膜と層間絶縁膜と
第一の多結晶シリコン膜と第一の誘電体膜と第二の炭化
珪素膜と第二の誘電体膜と第二の多結晶シリコン膜とを
順に成長させる工程と、 次いで、該基板を除去してから該第一の炭化珪素膜及び
該層間絶縁膜及び該第一の多結晶シリコン膜及び該第一
の誘電体膜を貫通して該第二の炭化珪素膜にコンタクト
する一方の電極及び該一方の電極と対をなし該第一の多
結晶シリコン膜とコンタクトする電極を形成する工程
と、 次いで、該第一の多結晶シリコン膜にコンタクトしてい
る電極と該第二の多結晶シリコン膜とを共通接続する工
程と が含まれてなることを特徴とする集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105470A JP2630421B2 (ja) | 1988-04-30 | 1988-04-30 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105470A JP2630421B2 (ja) | 1988-04-30 | 1988-04-30 | 集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278061A JPH01278061A (ja) | 1989-11-08 |
| JP2630421B2 true JP2630421B2 (ja) | 1997-07-16 |
Family
ID=14408477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105470A Expired - Lifetime JP2630421B2 (ja) | 1988-04-30 | 1988-04-30 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630421B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| JPH05183121A (ja) * | 1991-04-01 | 1993-07-23 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5745335A (en) * | 1996-06-27 | 1998-04-28 | Gennum Corporation | Multi-layer film capacitor structures and method |
| JP2018063989A (ja) | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタ |
| JP6805702B2 (ja) | 2016-10-11 | 2020-12-23 | Tdk株式会社 | 薄膜コンデンサ |
| JP6737118B2 (ja) | 2016-10-11 | 2020-08-05 | Tdk株式会社 | 薄膜コンデンサ |
-
1988
- 1988-04-30 JP JP63105470A patent/JP2630421B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01278061A (ja) | 1989-11-08 |
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