JP2875777B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、高誘電率を有する
誘電体膜または強誘電体膜を容量絶縁膜として用いた容
量素子を備えた半導体装置に関するものである。
誘電体膜または強誘電体膜を容量絶縁膜として用いた容
量素子を備えた半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体メモリーの高集積化にとも
ない、メモリーセルに使用される容量素子の蓄積電荷量
を確保する目的で、高誘電率を有する誘電体膜または強
誘電体膜を容量絶縁膜とする容量素子を半導体集積回路
に集積する技術が注目を浴びている。
ない、メモリーセルに使用される容量素子の蓄積電荷量
を確保する目的で、高誘電率を有する誘電体膜または強
誘電体膜を容量絶縁膜とする容量素子を半導体集積回路
に集積する技術が注目を浴びている。
【０００３】また、従来にない低電圧動作、高速動作が
可能な強誘電体不揮発性メモリーの実用化を目指し、自
発分極特性を有する強誘電体膜を容量絶縁膜とする容量
素子を半導体集積回路に集積するための技術開発が盛ん
である。
可能な強誘電体不揮発性メモリーの実用化を目指し、自
発分極特性を有する強誘電体膜を容量絶縁膜とする容量
素子を半導体集積回路に集積するための技術開発が盛ん
である。
【０００４】以下、図５を用いて高誘電率を有する誘電
体または強誘電体（以下これらを高誘電率誘電体とい
う）からなる膜（以下これらを高誘電率誘電体膜とい
う）を用いた容量素子を備えた半導体装置について説明
する。
体または強誘電体（以下これらを高誘電率誘電体とい
う）からなる膜（以下これらを高誘電率誘電体膜とい
う）を用いた容量素子を備えた半導体装置について説明
する。
【０００５】集積回路が作り込まれた支持基板１上にＰ
ｔ膜等の第一の金属膜がスパッタリングによって形成さ
れ、次にその第一の金属膜上に高誘電率誘電体膜として
ＳｒＢｉxＴａxＯy膜が回転塗布法またはＣＶＤ(Chemic
al Vapor Deposition)法により堆積形成される。次にＳ
ｒＢｉxＴａxＯy膜上にＰｔ膜等の第二の金属膜が同じ
くスパッタリングにより形成される。その後ドライエッ
チング法によってそれぞれの膜を選択的にエッチング
し、第一の電極２、ＳｒＢｉxＴａxＯy膜３および第二
の電極４が形成されることにより容量素子を形成してい
た。
ｔ膜等の第一の金属膜がスパッタリングによって形成さ
れ、次にその第一の金属膜上に高誘電率誘電体膜として
ＳｒＢｉxＴａxＯy膜が回転塗布法またはＣＶＤ(Chemic
al Vapor Deposition)法により堆積形成される。次にＳ
ｒＢｉxＴａxＯy膜上にＰｔ膜等の第二の金属膜が同じ
くスパッタリングにより形成される。その後ドライエッ
チング法によってそれぞれの膜を選択的にエッチング
し、第一の電極２、ＳｒＢｉxＴａxＯy膜３および第二
の電極４が形成されることにより容量素子を形成してい
た。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、ドライエッチングを用いたパターン形成時
にマイクロローディング現象によってメモリーセルアレ
ーの外周に配置された容量素子において、第一の電極
２、ＳｒＢｉxＴａxＯy膜３または第二の電極４の形状
にそれぞれ寸法変動が生じ、第一の電極２と第二の電極
４およびＳｒＢｉxＴａxＯy膜３との平面積の差、すな
わちエンクロジャー部のオフセット（図５におけるｄ）
の寸法変動の結果として半導体装置の耐電圧特性、自発
分極特性にばらつきが生じるという課題があった。
の構成では、ドライエッチングを用いたパターン形成時
にマイクロローディング現象によってメモリーセルアレ
ーの外周に配置された容量素子において、第一の電極
２、ＳｒＢｉxＴａxＯy膜３または第二の電極４の形状
にそれぞれ寸法変動が生じ、第一の電極２と第二の電極
４およびＳｒＢｉxＴａxＯy膜３との平面積の差、すな
わちエンクロジャー部のオフセット（図５におけるｄ）
の寸法変動の結果として半導体装置の耐電圧特性、自発
分極特性にばらつきが生じるという課題があった。
【０００７】本発明は上記従来の課題を解決するもので
あり、ドライエッチング処理時に発生するマイクロロー
ディング現象の影響を抑制し、第一の電極と第二の電極
との面積を正確に形成することにより、オフセット寸法
に変動の生じない容量素子を有する半導体装置を提供す
ることを目的とする。
あり、ドライエッチング処理時に発生するマイクロロー
ディング現象の影響を抑制し、第一の電極と第二の電極
との面積を正確に形成することにより、オフセット寸法
に変動の生じない容量素子を有する半導体装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、集積回路が形成された支持基
板の一表面上に形成した第一の電極と、その第一の電極
の上面に形成された容量絶縁膜と、その容量絶縁膜の上
面に形成された第二の電極とによって構成される容量素
子と、その容量素子の外周部に所定の間隔を介して配置
された金属膜によって構成されるダミーパターンとから
なるものである。
に本発明の半導体装置は、集積回路が形成された支持基
板の一表面上に形成した第一の電極と、その第一の電極
の上面に形成された容量絶縁膜と、その容量絶縁膜の上
面に形成された第二の電極とによって構成される容量素
子と、その容量素子の外周部に所定の間隔を介して配置
された金属膜によって構成されるダミーパターンとから
なるものである。
【０００９】したがって本発明によれば、マイクロロー
ディング現象の影響を防止することが可能となり、オフ
セット寸法を正確に規定することができるため、寸法変
動のない容量素子を備えた半導体装置を得ることができ
る。
ディング現象の影響を防止することが可能となり、オフ
セット寸法を正確に規定することができるため、寸法変
動のない容量素子を備えた半導体装置を得ることができ
る。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、集積回路が形成された支持基板の一表面上に選択的
に形成した金属膜よりなる第一の電極と、その第一の電
極の上面に形成された高誘電率誘電体からなる容量絶縁
膜と、その容量絶縁膜の上面に形成された金属膜よりな
る第二の電極とによって構成される容量素子と、第一の
電極の外周部に第一の電極の外縁と所定の間隔を介して
配置された金属膜によって構成されるダミーパターンと
を備えたものであり、容量素子の外周部にダミーパター
ンを配置することにより、マイクロローディング現象の
影響を抑制することができ、容量素子の外形寸法の変動
をなくすることができる。
は、集積回路が形成された支持基板の一表面上に選択的
に形成した金属膜よりなる第一の電極と、その第一の電
極の上面に形成された高誘電率誘電体からなる容量絶縁
膜と、その容量絶縁膜の上面に形成された金属膜よりな
る第二の電極とによって構成される容量素子と、第一の
電極の外周部に第一の電極の外縁と所定の間隔を介して
配置された金属膜によって構成されるダミーパターンと
を備えたものであり、容量素子の外周部にダミーパター
ンを配置することにより、マイクロローディング現象の
影響を抑制することができ、容量素子の外形寸法の変動
をなくすることができる。
【００１１】請求項２に記載の発明は、集積回路が形成
された支持基板の一表面上に選択的に形成した金属膜よ
りなる第一の電極と、その第一の電極の上面に形成され
た高誘電率誘電体からなる容量絶縁膜と、その容量絶縁
膜の上面に形成された金属膜よりなる第二の電極とによ
って構成される容量素子と、第一の電極の外周部にその
第一の電極の外縁と一定の間隔を介して選択的に形成さ
れた第一の金属膜と、その第一の金属膜の表面上に容量
絶縁膜と同一材料によって選択的に形成された高誘電率
誘電体膜と、その高誘電率誘電体膜の上面に形成された
第二の電極と同一材料によって選択的に形成された第二
の金属膜とによって構成されるダミーパターンとを備え
たものであり、製造工程をより簡易なものとすることが
できるとともに、同様のマイクロローディング現象の抑
制効果を有するものである。
された支持基板の一表面上に選択的に形成した金属膜よ
りなる第一の電極と、その第一の電極の上面に形成され
た高誘電率誘電体からなる容量絶縁膜と、その容量絶縁
膜の上面に形成された金属膜よりなる第二の電極とによ
って構成される容量素子と、第一の電極の外周部にその
第一の電極の外縁と一定の間隔を介して選択的に形成さ
れた第一の金属膜と、その第一の金属膜の表面上に容量
絶縁膜と同一材料によって選択的に形成された高誘電率
誘電体膜と、その高誘電率誘電体膜の上面に形成された
第二の電極と同一材料によって選択的に形成された第二
の金属膜とによって構成されるダミーパターンとを備え
たものであり、製造工程をより簡易なものとすることが
できるとともに、同様のマイクロローディング現象の抑
制効果を有するものである。
【００１２】請求項３に記載の発明は、請求項１または
２記載のダミーパターンが容量素子の外周部において、
その容量素子の外縁から一定の間隔を介して前記容量素
子を包囲するようにロの字形状に形成されているもので
あり、マイクロローディング現象の影響をより効果的に
抑制できる。
２記載のダミーパターンが容量素子の外周部において、
その容量素子の外縁から一定の間隔を介して前記容量素
子を包囲するようにロの字形状に形成されているもので
あり、マイクロローディング現象の影響をより効果的に
抑制できる。
【００１３】請求項４に記載の発明は、請求項１または
２に記載の容量素子が支持基板上に複数個形成され、か
つその複数個の容量素子の外周部にダミーパターンを配
置したものであり、本発明に関わる技術によればマイク
ロローディング現象による各容量素子間の寸法変動を防
止することができるため、これらの容量素子間の特性に
ばらつきが生じることがなく、したがって半導体装置に
誤動作が生じることがない。
２に記載の容量素子が支持基板上に複数個形成され、か
つその複数個の容量素子の外周部にダミーパターンを配
置したものであり、本発明に関わる技術によればマイク
ロローディング現象による各容量素子間の寸法変動を防
止することができるため、これらの容量素子間の特性に
ばらつきが生じることがなく、したがって半導体装置に
誤動作が生じることがない。
【００１４】請求項５に記載の発明は、請求項４に記載
のダミーパターンが一定の間隔を介して隣接する容量素
子の外形を形成する辺の長さと少なくとも同一寸法の辺
を有する島状に形成された複数のダミーパターンより構
成されているものであり、製造工程を簡略化しながら上
記請求項４に記載の発明と同様の効果を得ることができ
る。
のダミーパターンが一定の間隔を介して隣接する容量素
子の外形を形成する辺の長さと少なくとも同一寸法の辺
を有する島状に形成された複数のダミーパターンより構
成されているものであり、製造工程を簡略化しながら上
記請求項４に記載の発明と同様の効果を得ることができ
る。
【００１５】請求項６に記載の発明は、第一または第二
の電極を構成する金属膜、または第一または第二の金属
膜に代えて導電性酸化膜を用いたものであり、金属膜の
場合に比較して加工が容易であるとともに同様のマイク
ロローディング現象抑制の効果が得られる。
の電極を構成する金属膜、または第一または第二の金属
膜に代えて導電性酸化膜を用いたものであり、金属膜の
場合に比較して加工が容易であるとともに同様のマイク
ロローディング現象抑制の効果が得られる。
【００１６】請求項７に記載の発明は、容量素子の外周
とダミーパターンの外周との間隔を０．３μmから５．
０μmとするものであり、この範囲の間隔において最も
優れたマイクロローディング現象の抑制効果が得られ
る。
とダミーパターンの外周との間隔を０．３μmから５．
０μmとするものであり、この範囲の間隔において最も
優れたマイクロローディング現象の抑制効果が得られ
る。
【００１７】以下、本発明の実施の形態について、図１
〜図４を用いて説明する。 （実施の形態１）図１（ａ）は本発明の第１の実施の形
態における半導体装置の模式的な断面図を、同図（ｂ）
はその平面図を示すものであり、容量素子を囲んでロの
字形状にダミーパターンが形成されている。
〜図４を用いて説明する。 （実施の形態１）図１（ａ）は本発明の第１の実施の形
態における半導体装置の模式的な断面図を、同図（ｂ）
はその平面図を示すものであり、容量素子を囲んでロの
字形状にダミーパターンが形成されている。
【００１８】以下にその構造を製造方法とともに説明す
る。集積回路が形成されている支持基板１１上に５０nm
から４００nmの膜厚を有するＰｔ膜をスパッタ法を用い
て堆積する。次にドライエッチング法を用いてＰｔ膜を
エッチングして第一の電極１２を形成する際、その第一
の電極１２の外周部に第一の電極１２と同一材料のＰｔ
膜からなるダミーパターン１３を第一の電極１２を取り
囲むように同時に形成する。次に第一の電極１２の上に
ＳｒＢｉxＴａxＯy等からなる高誘電率誘電体膜を回転
塗布法またはＣＶＤ（Chemical Vapor Deposition)法を
用いて堆積したのち、ドライエッチング法を用いてダミ
ーパターン１３の上にも堆積した高誘電率誘電体膜を除
去するとともに、第一の電極１２上に容量絶縁膜１４を
所定の形状に形成する。
る。集積回路が形成されている支持基板１１上に５０nm
から４００nmの膜厚を有するＰｔ膜をスパッタ法を用い
て堆積する。次にドライエッチング法を用いてＰｔ膜を
エッチングして第一の電極１２を形成する際、その第一
の電極１２の外周部に第一の電極１２と同一材料のＰｔ
膜からなるダミーパターン１３を第一の電極１２を取り
囲むように同時に形成する。次に第一の電極１２の上に
ＳｒＢｉxＴａxＯy等からなる高誘電率誘電体膜を回転
塗布法またはＣＶＤ（Chemical Vapor Deposition)法を
用いて堆積したのち、ドライエッチング法を用いてダミ
ーパターン１３の上にも堆積した高誘電率誘電体膜を除
去するとともに、第一の電極１２上に容量絶縁膜１４を
所定の形状に形成する。
【００１９】次にＳｒＢｉxＴａxＯy等からなる容量絶
縁膜１４上に５０nmから３００nmの厚さでＰｔ膜をスパ
ッタ法により堆積し、ドライエッチング法を用いて第二
の電極１５を所定の形状に形成する。このように形成さ
れたダミーパターン１３によって第一の電極１２の形状
はマイクロローディング現象によるばらつきの影響を受
けることがなく、第二の電極１５とのオフセット寸法も
変動することがない。
縁膜１４上に５０nmから３００nmの厚さでＰｔ膜をスパ
ッタ法により堆積し、ドライエッチング法を用いて第二
の電極１５を所定の形状に形成する。このように形成さ
れたダミーパターン１３によって第一の電極１２の形状
はマイクロローディング現象によるばらつきの影響を受
けることがなく、第二の電極１５とのオフセット寸法も
変動することがない。
【００２０】（実施の形態２）図２（ａ）は本発明の第
２の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、複数個
の容量素子の周囲に複数個のダミーパターンが形成され
ている。
２の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、複数個
の容量素子の周囲に複数個のダミーパターンが形成され
ている。
【００２１】以下にその構造を製造方法とともに説明す
る。集積回路が形成されている支持基板２１上に５０nm
から４００nmの膜厚を有するＰｔ膜をスパッタ法を用い
て堆積する。次にドライエッチング法を用いて複数個の
第一の電極２２をエッチングによって形成する際、その
第一の電極２２の外周部にＰｔ膜からなる複数個のダミ
ーパターン２３をそれぞれのダミーパターン２３が隣接
する第一の電極２２の対向辺と少なくとも同じ長さの辺
を有するように形成する。次に複数個の第一の電極２２
の上にＳｒＢｉxＴａxＯy等の高誘電率誘電体からなる
容量絶縁膜２４を回転塗布法またはＣＶＤ（Chemical V
apor Deposition)法を用いて堆積したのち、ドライエッ
チング法を用いて所定の形状に形成する。
る。集積回路が形成されている支持基板２１上に５０nm
から４００nmの膜厚を有するＰｔ膜をスパッタ法を用い
て堆積する。次にドライエッチング法を用いて複数個の
第一の電極２２をエッチングによって形成する際、その
第一の電極２２の外周部にＰｔ膜からなる複数個のダミ
ーパターン２３をそれぞれのダミーパターン２３が隣接
する第一の電極２２の対向辺と少なくとも同じ長さの辺
を有するように形成する。次に複数個の第一の電極２２
の上にＳｒＢｉxＴａxＯy等の高誘電率誘電体からなる
容量絶縁膜２４を回転塗布法またはＣＶＤ（Chemical V
apor Deposition)法を用いて堆積したのち、ドライエッ
チング法を用いて所定の形状に形成する。
【００２２】次にこの複数個の容量絶縁膜２４上に５０
nmから３００nmの厚さでＰｔ膜を堆積し、ドライエッチ
ング法を用いて第二の電極２５を形成する。このように
複数個の容量素子の周辺部に形成された複数個のダミー
パターン２３によって、第一の電極２２の形状はマイク
ロローディング現象によるばらつきの影響を受けること
がなくなる。
nmから３００nmの厚さでＰｔ膜を堆積し、ドライエッチ
ング法を用いて第二の電極２５を形成する。このように
複数個の容量素子の周辺部に形成された複数個のダミー
パターン２３によって、第一の電極２２の形状はマイク
ロローディング現象によるばらつきの影響を受けること
がなくなる。
【００２３】なお本実施の形態において、ダミーパター
ン２３は隣接する容量素子の外形を形成する辺と同一寸
法の辺を有する複数個の方形を有する形状として配置し
た場合について説明したが、ダミーパターン２３を複数
個の容量素子の全体を包囲するようにロの字形状に形成
して配置しても同様の効果を得ることができる。
ン２３は隣接する容量素子の外形を形成する辺と同一寸
法の辺を有する複数個の方形を有する形状として配置し
た場合について説明したが、ダミーパターン２３を複数
個の容量素子の全体を包囲するようにロの字形状に形成
して配置しても同様の効果を得ることができる。
【００２４】（実施の形態３）図３（ａ）は本発明の第
３の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、容量素
子を囲んで容量素子とほぼ同一断面構造のダミーパター
ンが形成されている。
３の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、容量素
子を囲んで容量素子とほぼ同一断面構造のダミーパター
ンが形成されている。
【００２５】以下にその構造を製造方法とともに説明す
る。集積回路が形成されている支持基板３１上に５０nm
から４００nmの膜厚を有する第一のＰｔ膜をスパッタ法
を用いて堆積する。次にその第一のＰｔ膜の上にＳｒＢ
ｉxＴａxＯy等からなる高誘電率誘電体膜を回転塗布法
またはＣＶＤ法を用いて堆積する。次にこの高誘電率誘
電体膜上に５０ｎｍから３００ｎｍの厚さで第二のＰｔ
膜をスパッタ法を用いて堆積形成する。
る。集積回路が形成されている支持基板３１上に５０nm
から４００nmの膜厚を有する第一のＰｔ膜をスパッタ法
を用いて堆積する。次にその第一のＰｔ膜の上にＳｒＢ
ｉxＴａxＯy等からなる高誘電率誘電体膜を回転塗布法
またはＣＶＤ法を用いて堆積する。次にこの高誘電率誘
電体膜上に５０ｎｍから３００ｎｍの厚さで第二のＰｔ
膜をスパッタ法を用いて堆積形成する。
【００２６】そしてつぎにドライエッチング法を用いて
上記第一のＰｔ膜、高誘電率誘電体膜および第二のＰｔ
膜をエッチングすることにより、第一の電極３２、容量
絶縁膜３４および第二の電極３６を形成して容量素子を
構成する。この容量素子を形成する工程において、容量
素子の外周部に第一の金属膜３３と高誘電率誘電体膜３
５および第二の金属膜３７からなるダミーパターン３８
が同時に形成される。
上記第一のＰｔ膜、高誘電率誘電体膜および第二のＰｔ
膜をエッチングすることにより、第一の電極３２、容量
絶縁膜３４および第二の電極３６を形成して容量素子を
構成する。この容量素子を形成する工程において、容量
素子の外周部に第一の金属膜３３と高誘電率誘電体膜３
５および第二の金属膜３７からなるダミーパターン３８
が同時に形成される。
【００２７】本実施の形態において容量素子とダミーパ
ターン３８は同一材料、同一構成によって形成される
が、容量素子のみ電気的に回路形成され、ダミーパター
ン３８は電気的に接続されることはなく、マイクロロー
ディング現象を抑制するために使用されるものである。
したがって容量素子とダミーパターンを同一工程中にお
いて形成することができるため、特にダミーパターン形
成のための工程を追加する必要がなく、効率よく初期の
目的を達成することができる。
ターン３８は同一材料、同一構成によって形成される
が、容量素子のみ電気的に回路形成され、ダミーパター
ン３８は電気的に接続されることはなく、マイクロロー
ディング現象を抑制するために使用されるものである。
したがって容量素子とダミーパターンを同一工程中にお
いて形成することができるため、特にダミーパターン形
成のための工程を追加する必要がなく、効率よく初期の
目的を達成することができる。
【００２８】（実施の形態４）図４（ａ）は本発明の第
４の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、その容
量素子とダミーパターンの配置状態は図２に示す第２の
実施の形態と同様であり、またその製造工程は図３とと
もに説明した上記第３の実施の形態における場合と同様
であるので詳しい説明は省略する。図４において４１は
支持基板、４２はＰｔ膜等よりなる第一の電極、４３は
ダミーパターン４８を構成する第一の金属膜、４４は容
量素子を構成する容量絶縁膜、４５は第一の金属膜４３
上に設けられた高誘電率誘電体膜、４６は容量絶縁膜４
４上に設けられたＰｔ膜よりなる第二の電極、４７は高
誘電率誘電体膜４５上に形成された第二の金属膜であ
る。ダミーパターン４８は第一の金属膜４３、高誘電率
誘電体膜４５および第二の金属膜４７から構成されてい
る。
４の実施の形態における半導体装置の模式的な断面図
を、同図（ｂ）はその平面図を示すものであり、その容
量素子とダミーパターンの配置状態は図２に示す第２の
実施の形態と同様であり、またその製造工程は図３とと
もに説明した上記第３の実施の形態における場合と同様
であるので詳しい説明は省略する。図４において４１は
支持基板、４２はＰｔ膜等よりなる第一の電極、４３は
ダミーパターン４８を構成する第一の金属膜、４４は容
量素子を構成する容量絶縁膜、４５は第一の金属膜４３
上に設けられた高誘電率誘電体膜、４６は容量絶縁膜４
４上に設けられたＰｔ膜よりなる第二の電極、４７は高
誘電率誘電体膜４５上に形成された第二の金属膜であ
る。ダミーパターン４８は第一の金属膜４３、高誘電率
誘電体膜４５および第二の金属膜４７から構成されてい
る。
【００２９】なお、本実施の形態においてダミーパター
ン４８は構成的には二つの金属膜によって挟持された誘
電体膜よりなる容量素子と同じ構造を有するが、回路的
には周辺の配線類や素子類とは絶縁された構造体である
ため、図４に見られるように隣接する容量素子の一辺と
対向する辺の長さが少なくとも同一であれば、その面積
および形状は異なるものであっても差し支えない。また
第２の実施の形態の場合と同様にダミーパターン４８を
複数個の容量素子の全体を包囲するようにロの字形状に
形成しても同じ効果を得ることができる。
ン４８は構成的には二つの金属膜によって挟持された誘
電体膜よりなる容量素子と同じ構造を有するが、回路的
には周辺の配線類や素子類とは絶縁された構造体である
ため、図４に見られるように隣接する容量素子の一辺と
対向する辺の長さが少なくとも同一であれば、その面積
および形状は異なるものであっても差し支えない。また
第２の実施の形態の場合と同様にダミーパターン４８を
複数個の容量素子の全体を包囲するようにロの字形状に
形成しても同じ効果を得ることができる。
【００３０】（実施の形態５）上記本発明の第１から第
４までの実施の形態においては第一の電極１２、２２、
３２、４２、また第二の電極１５、２５、３６、４６ま
たダミーパターン１３、２３の構成材料およびダミーパ
ターン３８、４８を構成する金属膜３３、３７、４３、
４７の構成材料としてそれぞれＰｔ膜等の金属膜を使用
した例について説明したが、本実施の形態においてはこ
れらＰｔ膜に代えてＲｕＯ2等よりなる導電性酸化膜を
用いたものであり、半導体装置の全体構成および使用材
料については上記実施の形態の場合と同様であるが、Ｒ
ｕＯ2を用いた場合その加工はより容易なものとするこ
とが可能となる。したがって、本実施の形態においても
上記いずれの実施の形態におけるダミーパターンの作用
と同様に、マイクロローディング現象を抑制する効果を
発揮する。
４までの実施の形態においては第一の電極１２、２２、
３２、４２、また第二の電極１５、２５、３６、４６ま
たダミーパターン１３、２３の構成材料およびダミーパ
ターン３８、４８を構成する金属膜３３、３７、４３、
４７の構成材料としてそれぞれＰｔ膜等の金属膜を使用
した例について説明したが、本実施の形態においてはこ
れらＰｔ膜に代えてＲｕＯ2等よりなる導電性酸化膜を
用いたものであり、半導体装置の全体構成および使用材
料については上記実施の形態の場合と同様であるが、Ｒ
ｕＯ2を用いた場合その加工はより容易なものとするこ
とが可能となる。したがって、本実施の形態においても
上記いずれの実施の形態におけるダミーパターンの作用
と同様に、マイクロローディング現象を抑制する効果を
発揮する。
【００３１】なお、本実施の形態では導電性酸化膜とし
てＲｕＯ2膜を用いたが、他の導電性酸化膜たとえばＩ
ｒＯ2膜を用いても同様の効果を得ることができる。
てＲｕＯ2膜を用いたが、他の導電性酸化膜たとえばＩ
ｒＯ2膜を用いても同様の効果を得ることができる。
【００３２】なお、上記各実施の形態における容量素子
とダミーパターンとの間隔は、マイクロローディング現
象を最も効果的に抑制するためには０．３μｍから５．
０μｍの範囲とする必要があり、５．０μｍを越えると
本発明の目的とするマイクロローディング現象の抑制効
果を充分に得ることができない。
とダミーパターンとの間隔は、マイクロローディング現
象を最も効果的に抑制するためには０．３μｍから５．
０μｍの範囲とする必要があり、５．０μｍを越えると
本発明の目的とするマイクロローディング現象の抑制効
果を充分に得ることができない。
【００３３】また第一の電極または第二の電極としてＰ
ｔ膜を用いた例について上記説明したが、他の金属膜や
窒化タングステン等の導電性金属化合物を用いても同一
の効果を得ることが可能である。また高誘電率誘電体と
してＳｒＢｉxＴａxＯyを用いた例について説明した
が、他の高誘電率誘電体たとえばＢａxＳｒ1-xＴｉＯ3
を用いても同一の効果を得ることができる。
ｔ膜を用いた例について上記説明したが、他の金属膜や
窒化タングステン等の導電性金属化合物を用いても同一
の効果を得ることが可能である。また高誘電率誘電体と
してＳｒＢｉxＴａxＯyを用いた例について説明した
が、他の高誘電率誘電体たとえばＢａxＳｒ1-xＴｉＯ3
を用いても同一の効果を得ることができる。
【００３４】
【発明の効果】以上のように本発明によれば、容量素子
の外周部にダミーパターンを備えることにより、ドライ
エッチング時に発生するマイクロローディング現象を効
果的に抑制することができ、第一の電極と第二の電極間
のオフセット寸法を正確に規定することができるため、
容量素子の形状に寸法変動がなく、耐電圧、自発分極特
性のばらつきの少ない容量素子を得ることができ、した
がって特性および信頼性に優れた半導体装置を得ること
ができる。
の外周部にダミーパターンを備えることにより、ドライ
エッチング時に発生するマイクロローディング現象を効
果的に抑制することができ、第一の電極と第二の電極間
のオフセット寸法を正確に規定することができるため、
容量素子の形状に寸法変動がなく、耐電圧、自発分極特
性のばらつきの少ない容量素子を得ることができ、した
がって特性および信頼性に優れた半導体装置を得ること
ができる。
【図１】（ａ）本発明の実施の形態１による半導体装置
を模式的に示す断面図 （ｂ）同平面図
を模式的に示す断面図 （ｂ）同平面図
【図２】（ａ）本発明の実施の形態２による半導体装置
を模式的に示す断面図 （ｂ）同平面図
を模式的に示す断面図 （ｂ）同平面図
【図３】（ａ）本発明の実施の形態３による半導体装置
を模式的に示す断面図 （ｂ）同平面図
を模式的に示す断面図 （ｂ）同平面図
【図４】（ａ）本発明の実施の形態４による半導体装置
を模式的に示す断面図 （ｂ）同平面図
を模式的に示す断面図 （ｂ）同平面図
【図５】容量素子を備えた従来の半導体装置を模式的に
示す断面図
示す断面図
【符号の説明】 １１、２１、３１、４１ 支持基板 １２、２２、３２、４２ 第一の電極 １３、２３、３８、４８ ダミーパターン １４、２４、３４、４４ 容量絶縁膜 １５、２５、３６、４６ 第二の電極 ３３、４３ 第一の金属膜 ３５、４５ 高誘電率誘電体膜 ３７、４７ 第二の金属膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (56)参考文献 特開 昭57−13180（ＪＰ，Ａ) 特開 平１−223731（ＪＰ，Ａ) 特開 平７−38055（ＪＰ，Ａ) 特開 平５−90489（ＪＰ，Ａ) 特開 平３−82077（ＪＰ，Ａ) 特開 平７−7084（ＪＰ，Ａ) 特開 平９−135002（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 21/8247 H01L 27/04 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 集積回路が形成された支持基板の一表面
上に選択的に形成した金属膜よりなる第一の電極と、前
記第一の電極の上面に形成された高誘電率誘電体からな
る容量絶縁膜と、前記容量絶縁膜の上面に形成された金
属膜よりなる第二の電極とによって構成される容量素子
と、前記第一の電極の外周部に前記第一の電極の外縁と
所定の間隔を介して配置された金属膜によって構成され
るダミーパターンとを備えたこと特徴とする半導体装
置。 - 【請求項２】 集積回路が形成された支持基板の一表面
上に選択的に形成した金属膜よりなる第一の電極と、前
記第一の電極の上面に形成された高誘電率誘電体からな
る容量絶縁膜と、前記容量絶縁膜の上面に形成された金
属膜よりなる第二の電極とによって構成される容量素子
と、前記第一の電極の外周部に前記第一の電極の外縁と
一定の間隔を介して選択的に形成された第一の金属膜
と、前記第一の金属膜の表面上に前記容量絶縁膜と同一
材料によって選択的に形成された高誘電率誘電体膜と、
前記高誘電率誘電体膜の上面に形成された前記第二の電
極と同一材料によって選択的に形成された第二の金属膜
とによって構成されるダミーパターンとを備えたことを
特徴とする半導体装置。 - 【請求項３】 ダミーパターンが容量素子の外周部にお
いて前記容量素子の外縁から一定の間隔を介して前記容
量素子を包囲するようにロの字形状に形成されている請
求項１または２記載の半導体装置。 - 【請求項４】 請求項１または２に記載の容量素子が支
持基板上に複数個形成され、かつその複数個の容量素子
の外周部にダミーパターンが配置されたことを特徴とす
る半導体装置。 - 【請求項５】 ダミーパターンが一定の間隔を介して隣
接する容量素子の外形を形成する辺の長さと少なくとも
同一寸法の辺を有する島状に形成された複数のダミーパ
ターンより構成されていることを特徴とする請求項４記
載の半導体装置。 - 【請求項６】 第一または第二の電極を構成する金属
膜、または第一または第二の金属膜に代えて導電性酸化
膜を用いることを特徴とする請求項１から５までのいず
れかに記載の半導体装置。 - 【請求項７】 容量素子の外周とダミーパターンの外周
との間隔が０．３μmから５．０μmであることを特徴と
する請求項１から５までのいずれかに記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138082A JP2875777B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138082A JP2875777B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321248A JPH09321248A (ja) | 1997-12-12 |
| JP2875777B2 true JP2875777B2 (ja) | 1999-03-31 |
Family
ID=15213542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138082A Expired - Lifetime JP2875777B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2875777B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320214B1 (en) | 1997-12-24 | 2001-11-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a ferroelectric TFT and a dummy element |
| JP3800294B2 (ja) * | 1999-10-25 | 2006-07-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| DE10253626A1 (de) | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Teststruktur zur Bestimmung der elektrischen Belastbarkeit von Kontakten |
| KR20040057789A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 반도체장치 |
| CN101194362B (zh) * | 2005-06-13 | 2011-11-16 | 富士通半导体股份有限公司 | 半导体器件 |
| JP4969066B2 (ja) * | 2005-07-15 | 2012-07-04 | 株式会社リコー | 面発光型半導体レーザアレイ |
| JP2012216702A (ja) * | 2011-04-01 | 2012-11-08 | Rohm Co Ltd | データ保持装置及びこれを用いた論理演算回路 |
| JP5582166B2 (ja) * | 2012-05-18 | 2014-09-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1996
- 1996-05-31 JP JP8138082A patent/JP2875777B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321248A (ja) | 1997-12-12 |
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