KR100263799B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
반도체 기억 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100263799B1 KR100263799B1 KR1019960022926A KR19960022926A KR100263799B1 KR 100263799 B1 KR100263799 B1 KR 100263799B1 KR 1019960022926 A KR1019960022926 A KR 1019960022926A KR 19960022926 A KR19960022926 A KR 19960022926A KR 100263799 B1 KR100263799 B1 KR 100263799B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- insulating layer
- interlayer insulating
- forming
- impurity diffusion
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 249
- 239000011229 interlayer Substances 0.000 claims abstract description 63
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 23
- 239000007772 electrode material Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 3
- 238000009413 insulation Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 238000005530 etching Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011224 oxide ceramic Substances 0.000 description 1
- 229910052574 oxide ceramic Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
p형 반도체 기판(1)의 주표면에 n+불순물 확산층(3)과 게이트 전극(5)이 형성된다. 게이트 전극(5)을 덮도록 절연층(6)과, 층간 절연층(7a), (7b)이 형성된다. 층간 절연층(7a)상에는 관통 구멍(10a)이 마련된 배선층(10)이 형성된다. 층간 절연층(7a)에는 콘택트홀(8b)이 마련되고, 이 콘택트홀(8b)내와 관통 구멍(10a)내에 주상부(9b)가 형성된다. 이 주상부(9b)와 배선층(10)으로 비트선(11)이 구성된다. 이에 따라, 비트선의 저항을 감소할 수 있고, 장치의 제조 공정을 간략화할 수 있다.
Description
제1도는 본 발명의 실시예 1에 있어서의 반도체 기억 장치를 도시하는 단면도.
제2도 내지 제10도는 본 발명의 실시예 1에 있어서의 반도체 기억 장치의 제조 방법의 제1 내지 제9공정을 도시하는 단면도.
제11도는 본 발명에 관한 반도체 기억 장치의 메모리 셀의 레이아웃의 일예를 도시하는 평면도.
제12도는 본 발명에 관한 반도체 기억 장치의 메모리 셀의 레이아웃의 다른 예를 도시하는 평면도.
제13도는 실시예 1의 변형예 1을 도시하는 단면도.
제14도는 실시예 1의 변형예 2를 도시하는 단면도.
제15도는 본 발명의 실시예 2에 있어서의 반도체 기억 장치를 도시하는 단면도.
제16도 및 제17도는 실시예 2에 있어서의 반도체 기억 장치의 제조 공정의 특징적인 제1 및 제2공정을 도시하는 단면도.
제18도는 다결정 실리콘 패드층(29)의 두께에 관한 설명을 나타내기 위한 모식도.
제19도는 본 발명의 실시예 3에 있어서의 반도체 기억 장치를 도시하는 단면도.
제20도 및 제21도는 실시예 3에 있어서의 반도체 기억 장치의 제조 공정의 특징적인 제1 및 제2공정을 도시하는 단면도.
제22도는 실시예 3의 변형예를 도시하는 단면도.
제23도는 종래의 반도체 기억 장치를 도시하는 단면도.
제24도 및 제25도는 종래의 반도체 기억 장치의 제조 공정의 특징적인 제1 및 제2공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체 기판 2 : 필드 산화막
3 : n+불순물 확산층 3a : n-불순물 확산층
4 : 게이트 절연층 5 : 게이트 전극(워드선)
6 : 절연층 7a,7b,7c,19 : 층간 절연층
8a,8b,8c : 콘택트홀 9a,9c : 플러그 전극
9 : 다결정 실리콘층 9b : 주상부
10 : 배선층(막형상부) 11 : 비트선
12,12a : 배리어층 13 : 하부 전극
14 : 유전체막 15 : 상부 전극
16 : 캐패시터 17 : 트렌치
18 : 매립 산화막 20 : 금속 배선층
19 : 다결정 실리콘 패드층 30 : 실리콘 질화막
본 발명은 반도체 기억 장치(semiconductor memory device) 및 그 제조 방법에 관한 것으로, 특히 비트선과 캐패시터(bit lines and capacitors)를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터 여러가지 반도체 기억 장치가 제안되고 있지만, 그 중에서도 DRAM(Dynamic Random Access Memory)은 가장 잘 알려져 있는 반도체 기억 장치중 하나이다. 이하, 이 DRAM에 대해서 설명한다.
최근의 최첨단(the most advanced) DRAM에서는 그 셀 면적의 축소화에 따라, 종래의 실리콘 산화질화막(silicon oxide nitride film)을 사용한 3차원 캐패시터 구조(원통형, 핀(fin)형, 트렌치(trench)형 등)에 의한 대응만으로는 충분한 캐패시터 용량을 얻는 것이 곤란하게 되고 있다. 그래서, 캐패시터에 사용되는 유전체막(dielectric film)을 유전률이 큰 것으로 바꿀 필요가 있다. 이와 같은 유전률이 높은 유전체막을 사용한 DRAM의 예가 제23도에 도시되어 있다. 제23도는 캐패시터에 유전률이 큰 유전체막을 사용한 종래의 DRAM을 도시하는 단면도이다.
제23도를 참조하면, p형 반도체 기판(1)의 주표면(major surface)에는 선택적으로 필드 산화막(2)이 형성된다. 이 필드 산화막(2)에 둘러싸인 p형 반도체 기판(1)의 주표면에는 서로 간격을 두고 n+불순물 확산층(3)이 형성된다. 이 n+불순물 확산층(3)의 가장자리(edge)에는 n-불순물 확산층(3a)이 형성된다. 한쌍의 n+불순물 확산층(3)에 의해서 규정되는 채널 영역상에는 게이트 절연층(4)을 개재해서 게이트 전극(5)(워드선)이 형성된다. 한편, 필드 산화막(2)상에는 다른 게이트 전극(5)이 연재(extend)하고 있다.
게이트 전극(5)을 덮도록 실리콘 산화막 등으로 이루어지는 절연층(6)이 형성된다. 이 절연층(6)을 덮도록 실리콘 산화막 등으로 이루어지는 층간 절연층(interlayer insulating layer)(7a)이 형성된다. 층간 절연층(7a)에는 소정의 n+불순물 확산층(3)에 도달하는 콘택트홀(contact hole)(8b)이 형성된다. 이 콘택트홀(8b)내에는 비트선(11)이 형성된다. 비트선(11)은 제23도에 도시하는 바와 같이, 콘택트홀(8b)의 측벽과 바닥면을 따라 형성되어 있다.
비트선(11)과 층간 절연층(7a)을 덮도록 실리콘 산화막 등으로 이루어지는 층간 절연층(7b)이 형성되어 있다. 이 층간 절연층(7b)상에 캐패시터(16)가 형성된다. 캐패시터(16)는 하부 전극(13), 유전체막(14) 및 상부 전극(15)으로 구성된다. 유전체막(14)으로서는 유전률이 높은 재료가 사용된다. 예를 들면, (Ba, Sr)TiO3, BaTiO3, SrTiO3, PbTiO3, PbZrO3, LiNbO3, PZT, PLZT 등의 산화물 세라믹스의 고유전체 재료나 강유전체 재료를 들 수 있다. 또, 상기와 같은 재료로 이루어지는 유전체막(14)을 사용하기 위해서 하부 전극(13)이나 상부 전극(15)의 재료로서 Pt, Pd, Rh, Ni, W 등의 금속이나 Pt, Pd, Rh, Ni, W 등의 합금이나, Ru/RuO2, Ir/IrO2등의 금속 적층막 등을 사용할 필요가 있다.
하부 전극(13)과 층간 절연층(7b) 사이에는, 배리어층(barrier layer)(확산 억제층(diffusion preventing layer))(12)이 형성된다. 이 배리어층(12)의 재료로서는 TiN/Ti 등의 Ti계 재료로 이루어지는 적층막을 들 수 있다. 또한, 하부 전극(13)의 측벽에는 측벽 절연층(31)이 형성되고 이 측벽 절연층(31)상에 유전체막(14)과 상부 전극(15)이 연재하고 있다.
그리고, 상기 캐패시터(16)를 덮도록 실리콘 산화막 등으로 이루어지는 층간 절연층(19)이 형성되고, 이 층간 절연층(19)상에는 알루미늄(Al)을 포함하는 재질 등으로 이루어지는 금속 배선층(metal interconnection layer)(20)이 형성된다.
다음에, 제24도 및 제25도를 이용해서, 제23도에 도시하는 종래의 DRAM의제조 방법에 대해서 설명한다. 제24도 및 제25도는 제23도에 도시한 DRAM의 제조 공정의 특징적인 제1공정 및 제2공정을 도시하는 단면도이다.
우선, 제24도를 참조하면, p형 반도체 기판(1)의 주표면상에, LOCOS(Local Oxidation of Silicon)법 등을 사용해서, 필드 산화막(2)을 형성한다. 그리고, 열산화법 등을 사용해서 반도체 기판(1)의 주표면상에 게이트 절연층(4)을 형성하고, 이 게이트 절연층(4)상에 CVD(Chemical Vapor Deposition)법 등을 사용해서 다결정 실리콘층을 형성한다. 그리고, 이 다결정 실리콘층을 소정 형상으로 패터닝하는 것에 의해 게이트 전극(5)을 형성한 후, 이온 주입 및 확산에 의해 n-불순물 확산층(3a)을 형성한다.
다음에, 게이트 전극(5)을 덮도록 절연층(6)을 형성하고, 이 절연층(6)을 마스크로서 사용해서 반도체 기판(1)의 주표면에 n형 불순물이 도입된다. 그것에 의해, n+불순물 확산층(3)이 형성된다. 다음에, CVD법 등을 사용해서 게이트 전극(5) 및 절연층(6)을 덮도록 층간 절연층(7a)을 형성한다. 그리고, 포토리소그래피(photolithography) 및 에칭에 의해 층간 절연층(7a)에 콘택트홀(8b)을 형성한다. 다음에, CVD법 또는 스퍼터링법 등을 사용해서 콘택트홀(8b)내와 층간 절연층(7a)상에 도전층(conductive layer)을 증착한다. 그리고, 이 도전층을 패터닝하는 것에 의해 비트선(11)이 형성된다.
다음에, 제25도를 참조해서, 비트선(11)과 층간 절연층(7a)을 덮도록, CVD법 등을 사용해서 층간 절연층(7b)을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용해서 콘택트홀(8a), (8c)을 형성한다.
그후는, CVD법 등을 사용해서 콘택트홀(8a), (8c)내에 충진(fill)되도록 다결정 실리콘층을 증착하고, 이 다결정 실리콘층을, 예를 들면 에칭백(etching back)하는 것에 의해 플러그 전극(plug electrodes)(9a), (9c)을 각각 형성한다. 다음에, 스퍼터링법이나 MOCVD(Metal Organic CVD)법 등을 사용해서, TiN/Ti 등으로 이루어지는 배리어층(12)을 형성하고, 이 배리어층(12)상에 Pt 등으로 이루어지는 하부 전극(13)을 형성한다. 그리고, 하부 전극(13)과 배리어층(12)을 소정 형상으로 패터닝한 후 이들의 측벽에 측벽 절연층(31)을 형성한다.
다음에, 스퍼터링법 또는 MOCVD법 등을 사용해서, 유전체막(14)과 상부 전극(15)을 순차 증착한다. 그후, 상부 전극(15)을 덮도록 CVD법 등을 사용해서 층간 절연층(19)를 형성하고, 이 층간 절연층(19)상에 금속 배선층(20)을 형성한다. 이상의 공정을 거쳐서 제23도에 도시한 DRAM이 형성되는 것으로 된다.
그러나, 상기의 종래의 DRAM에는 다음에 설명하는 바와 같은 문제점이 있었다. DRAM의 미세화에 따라, 비트선(11)의 저항/용량(resistance/capacitance)이나 비트선 접촉부의 저항 등이 DRAM의 중요한 성능인 액세스 시간(access time)에 영향을 미친다. 이 때문에, 종래부터 비트선(11) 자체를 저항이 낮은 재질(예를 들면, W나 Ti와 다결정 실리콘으로 이루어지는 폴리사이드 구조)로 하는 등의 대책이 채택되어 오고 있다. 그러나, 최첨단의 DRAM에 있어서는 상기와 같은 대책을 강구했다고 해도 비트선(11)의 저항은 충분히 감소되지 않아 액세스 시간에 영향을 미치도록 되어 왔다.
그래서, 1개의 비트선(11)에 접속하는 메모리 셀의 수를 저감하는 등으로 해서, 신호의 지연을 작게 할 수도 있다. 그러나, 비트선(11)에 접속하는 메모리 셀 수를 적게 하다는 것은 센스 앰프 수의 증대로 이어져서 주변 회로의 면적이 증대해 버린다. 그 때문에, 결과적으로, 칩 면적이 증대한다는 문제점이 있었다. 이와 같이, 종래의 기술에서는 DRAM을 미세화한 경우에 비트선(11)의 저항값을 충분히 저감하는 것은 극히 곤란한 것으로 되었다.
또, 제24도 및 제25도에 도시한 바와 같이, 비트선(11)의 형성을 위한 콘택트홀(8b)과 플러그 전극(9a), (9c)의 형성을 위한 콘택트홀(8a), (8c)을 별도 공정으로 형성하고 있다. 그 때문에, 콘택트홀(8a), (8b), (8c)의 형성을 위해, 포토리소그래피 공정이나 에칭 공정을 2번 실행하지 않으면 안되어 제조 공정이 번잡한 것으로 되었다. 또, 포토마스크도 2개 필요하여 제조 코스트의 증대로 이어졌다.
본 발명의 목적은, 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 장치가 미세화된 경우에 있어서도 비트선 저항을 충분히 저감하는 것이 가능하게 되는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 제조 공정을 간략화하는 것에 의해 장치의 제조 코스트를 저감하는 것이 가능하게 되는 반도체 기억 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 관한 반도체 기억 장치는, 주표면을 갖는 제1도전형의 반도체 기판과, 제2도전형의 제1 및 제2불순물 확산층과, 게이트 전극과, 비트선과, 캐패시터를 구비한다. 제1 및 제2불순물 확산층은 반도체 기판의 주표면에 채널 영역을 규정하도록 이들 사이에 간격을 두고 형성된다. 게이트 전극은 채널 영역상에 게이트 절연층을 개재해서 형성된다. 비트선은 제1불순물 확산층의 표면상에 형성되고, 제1불순물 확산층과의 접촉부의 위쪽에 위치하는 상면(upper surface)에 돌출부를 갖는다. 캐패시터는 제2불순물 확산층과 전기적으로 접속된다.
상술한 바와 같이 본 발명에 관한 반도체 기억 장치에서는, 제1불순물 확산층과 비트선의 접촉부의 위쪽에 위치한 비트선의 돌출부(protruded portion)가 마련되어 있다. 이와 같이 돌출부가 마련되어 있는 것에 의해, 종래 예보다 상기의 접촉부상에 위치하는 비트선의 체적을 증대시키는 것이 가능하게 된다. 그것에 의해, 상기의 접촉부상에 위치하는 부분에 있어서의 비트선의 저항을 저감하는 것이 가능하게 된다. 그 결과, 반도체 기억 장치의 성능을 향상시키는 것이 가능하게 된다.
본 발명에 관한 반도체 기억 장치의 제조 방법은, 우선 제1도전형의 반도체 기판의 주표면에 채널 영역을 규정하도록 간격을 두어 제2도전형의 제1 및 제2불순물 확산층을 형성한다. 채널 영역상에 게이트 절연층을 개재해서 게이트 전극을 형성한다. 이 게이트 전극과, 제1 및 제2불순물 확산층을 덮도록 제1층간 절연층을 형성한다. 그리고, 제1불순물 확산층을 덮는 제2불순물 확산층과 중첩(overlap)되지 않도록 제1층간 절연층상에 도전층을 형성한다. 이 도전층과 제1층간 절연층을 덮도록 제2층간 절연층을 형성한다. 그리고, 제1불순물 확산층상에 제1 및 제2층간 절연층과 도전층을 관통하는 제1콘택트홀과 제2불순물 확산층상에 제1 및 제2층간 절연층을 관통하는 제2콘택트홀을 동시에 형성한다. 이 제1 및 제2콘택트홀내에 도전층을 매립(buried)하는 것에 의해, 제1 및 제2불순물 확산층과 전기적으로 접속되는 제1 및 제2매립 도전층을 형성한다. 그리고, 제2매립 도전층과 전기적으로 접속되도록 제2층간 절연층상에 캐패시터를 형성한다.
상술한 바와 같이, 본 발명에 관한 반도체 기억 장치의 제조 방법에서는, 비트선을 형성하기 위한 제1콘택트홀과, 캐패시터 및 제2불순물 확산층을 전기적으로 접속하는 매립 도전층을 형성하기 위해 마련되는 제2콘택트홀을 동시에 형성하는 것이 가능하게 된다. 그것에 의해, 제1 및 제2콘택트홀을 별도 공정으로 형성하고 있는 종래예의 경우와 비교해서, 제조 공정을 상당히 간략화하는 것이 가능하게 된다. 또, 제1 및 제2콘택트홀을 동일 공정으로 형성할 수 있으므로, 포토마스크의 매수도 종래예보다도 감소시키는 것이 가능하게 된다. 그 결과, 제조 코스트를 대폭적으로 저감하는 것이 가능하게 된다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징 및 장점들은, 하기에서 도면을 참조로 설명하는 본 발명의 상세한 설명으로부터 더욱 명확하게 될 것이다.
이하, 제1도 내지 제22도를 이용해서 본 발명의 실시예에 대해서 설명한다.
[실시예 1]
우선, 제1도 내지 제14도를 이용해서, 본 발명의 실시예 1과 그 변형예에 대해서 설명한다. 제1도는 본 발명의 실시예 1에 있어서의 반도체 기억 장치를 도시하는 단면도이다.
제1도를 참조하면, 본 발명에 관한 반도체 기억 장치에서는, 비트선(11)이 주상부(column-like portion)(9b)와, 배선층(막형상부(film-like portion))(10)으로 구성된다. 그리고, 이 비트선(11)상에는 트렌치(17)가 형성되고, 이 트렌치(17)내에 매립 산화막(buried oxide film)(18)이 형성된다. 그 이외의 구조에 관해서는 제23도에 도시한 종래예와 마찬가지이므로 그 설명은 생략한다.
상술한 바와 같이, 비트선(11)은 주상부(9b), 배선층(막형상부)(10)으로 구성된다. 그리고, 배선층(10)에는 관통 구멍(hole)(10a)이 마련되어 있고, 이 관통구멍(10a)내에 연재하도록 주상부(9b)가 형성된다. 그리고, 주상부(9b)의 상부(upper part)가 제1도에 도시하는 바와 같이, 배선층(10)의 상면(top surface)에서 돌출하는 것에 의해 돌출부가 형성된다. 이 돌출부가 형성되는 것에 의해, 비트선(11)과 n+불순물 확산층(3)의 접촉부상에 위치하는 비트선(11)의 체적을 종래보다도 증대시키는 것이 가능하게 된다. 그것에 의해, 상기의 접촉부상에 있어서의 비트선(11)의 저항값을 저감하는 것이 가능하게 된다. 또한, 비트선(11)은, 이 비트선(11)과 그 바로 아래의 n+불순물 확산층(3)과의 접촉부상에 있어서, 비트선의 상면에 돌출부가 마련되는 것이라면 제1도에 도시하는 구조에 한정되지 않는다.
비트선(11)상에는 제1도에 도시하는 바와 같이, 트렌치(17)가 형성된다. 그리고, 주상부(9b)의 상면이 소정의 트렌치(17)의 바닥면(bottom surface)의 일부를 구성한다. 이 트렌치(17)는 층간 절연층(7b)내에 그의 바닥면을 갖고, 또한 캐패시터(16)의 하부 전극(13)을 사이에 두도록 마련된다. 그리고, 이 트렌치(17)내에는 매립 산화막(18)이 형성된다.
이 매립 산화막(18)은 트렌치(17)의 바닥면 전면과 트렌치(17)의 측벽의 거의 전면을 덮도록 형성되고, 그 상면에 오목부(concave portion)(22)가 형성된다. 이 오목부(22)의 바닥면은 배리어층(12)의 바닥면보다도 위쪽에 위치하는 것이 바람직하고, 그와 같이 형성하는 것도 가능하다. 그것에 의해, 매립 산화막(18)의 상면을 완만한 것으로 하는 것이 가능하게 된다.
이 매립 산화막(18)상에는 유전체막(14)이 연재하므로, 이 매립 산화막(18)의 상면이 완만한 경사면인 것에 의해서, 매립 산화막(18)상에 있어서의 유전체막(14)의 박막화를 효과적으로 저지하는 것이 가능하게 된다. 그것에 의해, 이 박막화에 기인하는 리크 전류(leak current)의 발생을 효과적으로 방지할 수 있다. 그 결과, 반도체 기억 장치의 신뢰성을 향상시키는 것이 가능하게 된다. 또한, 매립 산화막(18) 대신에 다른 절연층을 사용하는 것도 가능하다.
또한, 플러그 전극(9a), (9c)과 주상부(9b)는 동일 재질로 이루어지는 것이어도 좋다. 이 경우라면, 플러그 전극(9a), (9c)과 주상부(9b)는 다결정 실리콘으로 구성된다. 한편, 배선층(10)은 W 등의 저저항인 금속, 또는 고융점 금속 실리사이드 또는 폴리사이드 구조를 갖는 막으로 이루어지는 것이어도 좋다. 다시 말해서, 배선층(10)의 재질과 주상부(9b)의 재질과는 다른 것이어도 좋다. 주상부(9b)의 재질로서는 콘택트홀(8b)내를 충진하기 용이한 것이 선택되고, 배선층(10)의 재질로서는 저저항인 재질이 선택되는 것이 바람직하다.
다음에, 제2도 내지 제10도를 사용해서, 제1도에 도시하는 반도체 기억 장치의 제조 방법에 대해서 설명한다. 제2도 내지 제10도는 제1도에 도시하는 실시예 1에 있어서의 반도체 기억 장치의 제조 공정의 특징적인 제1공정 내지 제9공정을 도시하는 단면도이다.
우선, 제2도를 참조하면, 종래예와 마찬가지의 공정을 거쳐서 층간 절연층(7a)까지를 형성한다. 그리고, 이 층간 절연층(7a)상에 스퍼터링법 또는 CVD법 등을 사용해서 도전층(도시하지 않음)을 형성한다. 그리고, 이 도전층을 패터닝하는 것에 의해 제3도에 도시되는 바와 같이 소정의 n+불순물 확산층(3)을 덮고 그것과 인접하는 n+불순물 확산층(3)과 중첩되지 않도록 배선층(10)을 형성한다. 그리고, 이 배선층(10)을 덮도록 CVD법 등을 사용해서 실리콘 산화막 등으로 이루어지는 층간 절연층(7b)을 형성한다.
다음에, 제4도를 참조하면, 캐패시터(16)와 n+불순물 확산층(3)의 접속을 위한 콘택트홀(8a), (8c)과, 비트선(11)의 형성을 위한 콘택트홀(8b)을 동시에 형성한다. 그 때문에, 포토마스크는 1개만 필요하고, 또, 한번의 에칭 공정으로 콘택트홀(8a)~(8c)을 형성할 수 있으므로 제조 공정도 극히 간략화된다.
그러나, 콘택트홀(8a)~(8c)의 형성시에, 다음과 같은 고려를 할 필요가 있다. 콘택트홀(8b)의 형성에는 배선층(10)의 에칭과 층간 절연층(7a), (7b)의 에칭이 필요하게 된다. 그 때문에, 배선층(10)의 표면에 도달할 때까지는 층간 절연층(7b)이 선택적으로 에칭되는 조건에서 에칭을 실행하고, 그후에 배선층(10)이 선택적으로 에칭되는 에칭 조건으로 변경하며, 그후에 또 층간 절연층(7a)이 선택적으로 에칭되는 에칭 조건으로 변경하는 프로세스가 필요하게 된다.
여기에서, 층간 절연층(7a), (7b)이 실리콘 산화막으로 이루어지고, 배선층(10)이 불순물이 도입된 다결정 실리콘으로 이루어지는 것으로 가정한 경우, 다결정 실리콘 쪽이 실리콘 산화막에 비해서 용이하게 에칭되는 경향이 있으므로, 제4도에 도시하는 바와 같이, 콘택트홀(8a), (8c) 아래에 위치하는 반도체 기판(1)의 주표면에는 리세스부(recessed portion)가 형성된다.
다음에, 제5도를 참조하면 CVD법 등을 사용해서 콘택트홀(8a), (8b), (8c)내를 충진하도록 다결정 실리콘층(9)을 형성한다. 그리고, 에칭 백(etch back) 방법이나 CMP(Cemical Mechanical Polishing)법 등을 사용해서 다결정 실리콘층(9)의 상면으로부터 그 두께를 줄인다. 그것에 의해 플러그 전극(9a), (9c)과 주상부(9b)를 각각 형성한다.
다음에, 제7도를 참조하면, 스퍼터링법 등을 사용해서 Ti/TiN 적층막 등으로 이루어지는 배리어층(12a)을 증착한다. 그리고, 이 배리어층(12a)상에 Pt막 등으로 이루어지는 하부 전극 재료층(13a)을 스퍼터링법 등에 의해 증착한다.
다음에, 제8도를 참조하면, 상기의 하부 전극 재료층(13a)상에 포토레지스트(21)를 도포하고, 이 포토레지스트(21)를 소정 형상으로 패터닝한다. 이때, Pt 및 Ti /TiN 등의 재료는 화학적 드라이 에칭법으로는 에칭되기 어렵기 때문에, 스퍼터 에칭법을 사용하는 것으로 한다. 이 스퍼터 에칭법을 사용하면 사용될 재료의 에칭 선택비(etch selectivity)에 관계없이 균일하게 각 재질이 에칭된다. 이와 같은 스퍼터 에칭법을 사용해서 포토레지스트(21)를 마스크로서 사용해서 하부 전극 재료층(13a)과 배리어층(12)을 순차 에칭한다. 그것에 의해, 캐패시터(16)의 하부 전극(13)이 형성됨과 동시에 이 하부 전극(13)을 사이에 두도록 트렌치(17)가 형성되는 것으로 된다.
또한, 배선층(10)상에 있어서의 층간 절연층(7b)의 두께가 200nm 정도인 경우, 상기의 스퍼터 에칭시의 오버에칭량(amount of over-etching)은 약 50nm~100nm 정도로 설정해도 좋다. 그 결과, 제8도에 도시하는 바와 같이 배리어층(12)의 바닥면에서 트렌치(17)의 바닥면까지의 깊이 D는 약 50nm~100nm 정도로 되고, 또한 주상부(9b)는 배선층(10)의 상면에서 약 100nm~150nm 정도 돌출한 형상으로 된다. 그 결과, 반도체 기판(1)의 주표면으로부터의 주상부(9b)의 높이는 반도체 기판(1)의 주표면으로부터의 플러그 전극(9a), (9c)의 높이보다도 낮은 것으로 된다.
다음에, 상기의 포토레지스트(21)를 제거한 후, 제9도에 도시한 바와 같이 CVD법 등을 사용해서 트렌치(17)와 하부 전극(13)을 덮도록 실리콘 산화막(18a)을 증착한다. 그리고, 이 실리콘 산화막(18a)에 이방성 드라이 에칭 처리를 실시한다. 그것에 의해, 제10도에 도시하는 바와 같이, 매립 산화막(18)을 형성한다. 이때, 매립 산화막(18)의 상면에는 오목부(22)가 형성되지만, 산화막(18a)의 두께를 적절하게 조정하는 것에 의해 매립 산화막(18)의 상면을 완만한 것으로 하는 것은 가능하다.
그 이외는 종래예와 마찬가지의 공정을 거쳐, 유전체막(14)과, 상부 전극(15)과, 층간 절연층(19)과 금속 배선층(20)을 형성한다. 이상의 공정을 거쳐 제1도에 도시하는 반도체 기억 장치가 형성되는 것으로 된다.
다음에, 제11도 및 제12도를 사용해서, 메모리 셀의 레이아웃에 대해서 설명한다. 제11도는 1/4 피치의 메모리 셀의 레이아웃을 도시하는 평면도이다. 제12도는 1/2 피치의 메모리 셀의 레이아웃을 도시하는 평면도이다.
제11도 및 제12도에 도시하는 바와 같이, 게이트 전극(워드선)(5)과 비트선(11)은 서로 거의 직교하는 방향으로 연장하도록 형성된다. 그리고, 메모리 소자 형성 영역(23)이 선택적으로 배치되고, 이 메모리 소자 형성 영역(23)상에 캐패시터 접촉부(24)와 비트선 접촉부(25)가 마련된다. 그리고, 캐패시터 접촉부(24)와 접속되도록 캐패시터(16)의 하부 전극(13)이 선택적으로 형성된다. 그리고, 인접하는 하부 전극(13) 사이에 매립 산화막(18)이 형성되는 것으로 된다.
다음에, 제13도 및 제14도를 사용해서, 제1도에 도시하는 실시예 1에 있어서의 반도체 기억 장치의 변형예에 대해서 설명한다.
[변형예 1]
우선, 제13도를 사용해서 제1도에 도시하는 반도체 기억 장치의 변형예 1에 대해서 설명한다. 제13도는 변형예 1에 있어서의 반도체 기억 장치를 도시하는 단면도이다.
제13도를 참조하면, 플러그 전극(9a), (9c) 및 주상부(9b)가 각각 Ti층(27)과 TiN층(26)의 적층 구조로 되어 있다. 그 이외의 구조에 관해서는 제1도에 도시하는 경우와 마찬가지이다.
[변형예 2]
다음에, 제14도를 사용해서, 변형예 2에 대해서 설명한다. 제14도는 변형예 2에 있어서의 반도체 기억 장치를 도시하는 단면도이다. 제14도를 참조하면, 이 변형예에서는 플러그 전극(9a), (9c) 및 주상부(9b)가 각각 Ti층(27), TiN층(26), W층(28)의 적층 구조로 되어 있다. 그것에 의해, 상기의 실시예 1의 경우보다도 플러그 전극(9a), (9c) 및 비트선(11)의 저항을 더욱 저감하는 것이 가능하게 된다.
[실시예 2]
다음에, 제15도 내지 제18도를 사용해서 본 발명의 실시예 2에 대해서 설명한다. 제15도는 본 발명의 실시예 2에 있어서의 반도체 기억 장치를 도시하는 단면도이다.
제15도를 참조하면, 이 실시예 2에 있어서는 플러그 전극(9a), (9c)과 반도체 기판(1) 사이에 다결정 실리콘 패드층(29)이 형성되어 있다. 그 이외의 구조에 관해서는 제1도에 도시하는 반도체 기억 장치와 마찬가지이다.
상기와 같이, 다결정 실리콘 패드층(29)을 형성하는 것에 의해, 플러그 전극(9a), (9c) 바로 아래에 위치하는 반도체 기판(1)의 주표면에 리세스부가 형성되는 것을 효과적으로 저지하는 것이 가능하게 된다. 또한, 다결정 실리콘 패드층(29)의 상면에는 리세스부가 형성되고 그 리세스부내에 플러그 전극(9a), (9c)의 바닥면이 위치하는 것으로 된다.
다음에, 제18도를 사용해서, 다결정 실리콘 패드층(29)의 두께 t2에 대해서 설명한다. 제18도는 다결정 실리콘 패드층(29)과 그 주변 부분을 모식적으로 도시하는 도면이다. 또한, 편의상 필드 산화막(2)의 도시는 생략하고 있다.
제18도를 참조해서, 다결정 실리콘 패드층(29)이 형성되는 콘택트홀의 측벽의 경사각을 θ로 하고, 가상의 3각형 xyz를 고려해 본다. 그리고, 콘택트홀의 측벽의 경사각 θ은 약 45도~약 60도인 것으로 한다.
이 경우에, 3각형 xyz의 변 xz의 길이 l은 t2/cosθ로 표시된다. 따라서, θ의 값이 45도~60도인 경우에는 l은 √2·t2≤l≤2·t2로 표시되는 것으로 된다. 여기에서, l=t1(다결정 실리콘으로 이루어지는 배선층(10)의 두께)로 고려한 경우, 다결정 실리콘 패드층(29)의 두께 t2는 t1/2≤t2≤t1/√2로 표시할 수 있다.
상기의 관계에서, 다결정 실리콘 패드층(29)의 두께 t2는 배선층(10)의 두께 t1의 약 50%~약 80% 정도이면 좋은 것으로 된다. 다결정 실리콘 패드층(29)이 이와 같은 두께를 갖는 것에 의해, 반도체 기판(1)의 주표면에 리세스부가 형성되는 것을 효과적으로 저지하는 것이 가능하게 된다. 또, 이와 같이 다결정 실리콘 패드층(29)의 두께를 얇게 설정하는 것에 의해 이 다결정 실리콘 패드층(29)의 패터닝도 용이한 것으로 된다.
다음에, 제16도 및 제17도를 사용해서, 제15도에 도시하는 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 제조 방법에 대해서 설명한다. 제16도 및 제17도는 이 실시예 2에 있어서의 반도체 기억 장치의 제조 공정의 특징적인 제1공정 및 제2공정을 도시하는 단면도이다.
우선, 제16도를 참조하면, 상기의 실시예 1의 경우와 마찬가지의 공정을 거쳐서 절연층(6)까지를 형성한다. 다음에, 절연층(6)과 반도체 기판(1)의 주표면을 덮도록 불순물이 도입된 다결정 실리콘층을 증착한다. 그리고, 이 다결정 실리콘층을 패터닝하는 것에 의해 다결정 실리콘 패드층(29)이 형성된다.
다음에, 제17도를 참조해서, 상기의 실시예 1의 경우와 마찬가지의 방법으로, 층간 절연층(7a), (7b)과 배선층(10)을 형성한다. 그후, 상기의 실시예 1의 경우와 마찬가지의 방법으로 콘택트홀(8a), (8b), (8c)을 각각 형성한다. 이때, 다결정 실리콘 패드층(29)을 형성하는 것에 의해, 이 다결정 실리콘 패드층(29)의 표면에 리세스부는 형성되어도 반도체 기판(1)의 주표면에는 리세스부가 형성되지 않는다. 그후는, 상기의 실시예 1의 경우와 마찬가지의 공정을 거쳐 제15도에 도시하는 반도체 기억 장치가 형성되는 것으로 된다.
[실시예 3]
다음에, 제19도~제22도를 사용해서, 본 발명의 실시예 3에 대해서 설명한다. 제19도는 본 발명의 실시예 3에 있어서의 반도체 기억 장치를 도시하는 단면도이다.
제19도를 참조하면, 이 실시예 3에 있어서는, 게이트 전극(5)을 덮도록 절연층(6)상에 실리콘 질화막(30)이 형성되어 있다. 이와 같이 실리콘 질화막(30)을 형성하는 것에 의해 콘택트홀(8a), (8b), (8c)의 형성 위치가 어긋난 경우에 있어서도 게이트 전극(5)의 에칭이 효과적으로 저지된다. 또한, 실리콘 질화막(30) 대신에 층간 절연층(7a)의 재질과 상이한 다른 절연층을 사용해도 좋다.
다음에, 제20도 및 제21도를 사용해서, 이 실시예 3에 있어서의 반도체 기억 장치의 제조 방법에 대해서 설명한다. 제20도 및 제21도는 이 실시예 3에 있어서의 반도체 기억 장치의 제조 공정의 특징적인 제1공정 및 제2공정을 도시하는 단면도이다.
제20도를 참조하면, 상기의 실시예 2의 경우와 마찬가지의 공정을 거쳐서 다결정 실리콘 패드층(29)까지를 형성한다. 다음에, CVD법 등을 사용해서, 게이트 전극(5), 절연층(6) 및 다결정 실리콘 패드층(29)을 덮도록 실리콘 질화막(30)을 형성한다.
다음에, 상기의 실시예 1과 마찬가지의 공정을 거쳐서, 층간 절연층(7a), (7b)과 배선층(10)을 형성한다. 그리고, 포토리소그래피 기술과 에칭 기술을 사용해서, 콘택트홀(8a), (8b), (8c)을 형성한다. 이때, 상기의 실시예 1의 경우와 마찬가지의 에칭방법에 부가해서, 실리콘 질화막(30)을 에칭하는 공정도 필요하게 된다. 그 이외는 상기의 실시예 1의 경우와 마찬가지의 공정을 거쳐 제19도에 도시하는 반도체 기억 장치가 형성되는 것으로 된다.
다음에, 제22도를 사용해서, 실시예 3의 변형예에 대해서 설명한다. 제22도는 실시예 3의 변형예 있어서의 반도체 기억 장치를 도시하는 단면도이다.
제22도를 참조하면, 이 변형예에서는 절연층(6) 및 게이트 전극(5)을 덮도록 실리콘 질화막(30)이 형성되고, 다결정 실리콘 패드층(29)이 형성되어 있지 않다. 이것 이외의 구조에 관해서는 제1도에 도시하는 실시예 1의 경우와 거의 마찬가지이다. 이 변형예의 경우도 상기의 실시예 3의 경우와 거의 마찬가지의 효과가 얻어진다.
또한, 금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허청구 범위에 의해서 나타나고 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
Claims (12)
- 반도체 기억 장치에 있어서, 주표면을 갖는 제1도전형의 반도체 기판과, 상기 반도체 기판의 주표면에 채널 영역을 규정하도록 간격을 두어 형성된 제2도전형의 제1 및 제2불순물 확산층과, 상기 채널 영역상에 게이트 절연층을 개재해서(interposed) 형성된 게이트 전극과, 상기 제1불순물 확산층상에 형성되고, 상기 제1불순물 확산층과의 접촉부의 위쪽에 위치하는 상면(upper surface)에 돌출부를 갖는 비트선과, 상기 제2불순물 확산층과 전기적으로 접속되는 캐패시터를 포함하며, 상기 비트선은, 상기 제1불순물 확산층의 표면상에 형성되고 위쪽으로 연장하는 주상부(column-like portion)와, 상기 주상부를 수납하는 관통 홀을 구비하여, 상기 관통 홀내에 상기 주상부를 수납하는 것에 의해 상기 주상부에 접속된 상기 반도체 기판의 주표면과 거의 평행한 방향으로 연재하는(extending) 막형상부(film-like portion)를 포함하며, 상기 주상부의 상부가 상기 막형상부의 상면에서 돌출하는 것에 의해 상기 돌출부가 형성되는 반도체 기억 장치.
- 제1항에 있어서, 상기 주상부의 재질은 상기 막형상부의 재질과는 상이한 반도체 기억 장치.
- 제1항에 있어서, 상기 게이트 전극을 덮도록 제1층간 절연층이 형성되고, 상기 제1층간 절연층상에는 제2층간 절연층이 형성되며, 상기 제1층간 절연층을 관통해서 상기 제1불순물 확산층에 도달하도록 제1콘택트홀이 형성되고, 상기 제1콘택트홀상에 상기 막형상부의 관통 구멍이 위치하도록 상기 제1층간 절연층상에 상기 막형상부가 형성되고, 상기 제1콘택트홀내와 상기 막형상부의 상기 관통 구멍내에 연재하도록 상기 주상부가 형성되며, 상기 제2불순물 확산층상에는 상기 제1 및 제2층간 절연층을 관통해서 제2콘택트홀이 형성되고, 상기 제2콘택트홀내에는 상기 캐패시터와 상기 제2불순물 확산층을 전기적으로 접속하는 플러그 전극이 형성되며, 상기 주상부와 상기 플러그 전극은 동일 재질에 의해 구성되는 반도체 기억 장치.
- 제3항에 있어서, 상기 제2층간 절연층상에는 상기 플러그 전극과 전기적으로 접속되도록 상기 캐패시터의 하부 전극이 형성되고, 상기 하부 전극을 사이에 두도록 상기 제2층간 절연층내에 각각 바닥면을 갖는 제1 및 제2트렌치가 형성되며, 상기 주상부의 상면은 상기 제1트렌치의 바닥면의 일부를 구성하고, 상기 제1 및 제2트렌치내에는, 이 제1 및 제2트렌치의 안쪽면의 거의 전면을 덮는, 완만한 상면을 갖는 매립 절연층이 형성되며, 상기 하부 전극과 상기 매립 절연층을 덮도록 상기 캐패시터의 유전체막이 형성되고, 상기 유전체막상에는 상기 캐패시터의 상부 전극이 형성되는 반도체 기억 장치.
- 제3항에 있어서, 상기 반도체 기판의 주표면으로부터의 상기 플러그 전극의 상면의 높이는, 상기 반도체 기판의 주표면으로부터의 상기 주상부의 상면의 높이보다도 높은 반도체 기억 장치.
- 제3항에 있어서, 상기 플러그 전극과 상기 제2불순물 확산층 사이에는 패드 도전층(pad conductive layer)이 형성되는 반도체 기억 장치.
- 제6항에 있어서, 상기 패드 도전층의 두께는, 상기 막형상부의 두께의 약 50%~80% 정도인 반도체 기억 장치.
- 제3항에 있어서, 상기 제1층간 절연층내에는 상기 게이트 전극을 덮도록 상기 제1층간 절연층의 재질과 상이한 재질로 이루어지는 절연층이 형성되는 반도체 기억 장치.
- 반도체 기억 장치를 제조하는 방법에 있어서, 제1도전형의 반도체 기판의 주표면에 채널 영역을 규정하도록 간격을 두어 제2도전형의 제1 및 제2불순물 확산층을 형성하는 공정과, 상기 채널 영역상에 게이트 절연층을 개재해서 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 상기 제1 및 제2불순물 확산층을 덮도록 제1층간 절연층을 형성하는 공정과, 상기 제1불순물 확산층을 덮고 상기 제2불순물 확산층과 중첩되지 않도록 상기 제1층간 절연층상에 도전층을 형성하는 공정과, 상기 도전층과 상기 제1층간 절연층을 덮도록 제2층간 절연층을 형성하는 공정과, 상기 제1불순물 확산층상에 상기 제1 및 제2층간 절연층과 상기 도전층을 관통하는 제1콘택트홀과, 상기 제2불순물 확산층상에 상기 제1 및 제2층간 절연층을 관통하는 제2콘택트홀을 동시에 형성하는 공정과, 상기 제1 및 제2콘택트홀내에 도전층을 매립하는 것에 의해, 상기 제1 및 제2불순물 확산층과 전기적으로 접속되는 제1 및 제2매립 도전층을 각각 형성하는 공정과, 상기 제2매립 도전층과 전기적으로 접속되도록 상기 제2층간 절연층상에 캐패시터를 형성하는 공정을 포함하되, 상기 제1매립 도전체의 형성 공정에 의해, 상기 도전층 및 상기 제1매립 도전체로 이루어진 비트선이 형성되며, 상기 제1매립 도전체가 상기 도전층을 관통하여 연장되어 있어, 상기 비트선의 상면에 돌출부가 형성되도록 하는 반도체 기억 장치 제조 방법.
- 제9항에 있어서, 상기 캐패시터를 형성하는 공정은, 상기 제1 및 제2매립 도전층을 덮도록 상기 제2층간 절연층상에 상기 캐패시터의 하부 전극 재료층을 형성하는 공정과, 상기 하부 전극 재료층을 선택적으로 에칭하는 것에 의해, 상기 제1매립 도전층과 그 주위에 위치하는 상기 제2층간 절연층에 도달하는 트렌치를 형성함과 동시에 상기 캐패시터의 하부 전극을 형성하는 공정과, 상기 트렌치와 상기 하부 전극을 덮도록 절연층을 형성하는 공정과, 상기 절연층에 그 상면으로부터 두께를 줄이는 처리를 실시하는 것에 의해, 상기 하부 전극의 표면을 노출시킴과 동시에 상기 트렌치내에 매립 절연층을 형성하는 공정과, 상기 하부 전극과 상기 매립 절연층을 덮도록 상기 캐패시터의 유전체막과 상기 캐패시터의 상부 전극을 순차 형성하는 공정을 포함하는 반도체 기억 장치 제조 방법.
- 제9항에 있어서, 상기 제2매립 도전층과 상기 반도체 기판 사이에는 패드 도전층이 형성되고, 상기 제1층간 절연층을 형성하는 공정은, 상기 제2불순물 확산층상에 상기 패드 도전층을 형성하는 공정과 상기 패드 도전층을 덮도록 상기 제1층간 절연층을 형성하는 공정을 포함하며, 상기 제2콘택트홀의 형성 공정은, 상기 제1 및 제2층간 절연층을 관통해서 상기 패드 도전층에 도달하도록 상기 제2콘택트홀을 형성하는 공정을 포함하는 반도체 기억 장치 제조 방법.
- 제9항에 있어서, 상기 제1층간 절연층내에는 상기 게이트 전극을 덮도록 상기 제1층간 절연층과 상이한 재질로 이루어지는 절연층이 형성되고, 상기 제1층간 절연층의 형성 공정은, 상기 절연층을 형성하는 공정을 포함하며, 상기 제1 및 제2콘택트홀의 형성 공정은, 상기 절연층을 관통하도록 상기 제1 및 제2콘택트홀을 형성하는 공정을 포함하는 반도체 기억 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95-278924 | 1995-10-26 | ||
| JP27892495A JP3520144B2 (ja) | 1995-10-26 | 1995-10-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024219A KR970024219A (ko) | 1997-05-30 |
| KR100263799B1 true KR100263799B1 (ko) | 2000-08-16 |
Family
ID=17603985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960022926A KR100263799B1 (ko) | 1995-10-26 | 1996-06-21 | 반도체 기억 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796136A (ko) |
| JP (1) | JP3520144B2 (ko) |
| KR (1) | KR100263799B1 (ko) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US6531730B2 (en) * | 1993-08-10 | 2003-03-11 | Micron Technology, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US6791131B1 (en) | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| US5738731A (en) * | 1993-11-19 | 1998-04-14 | Mega Chips Corporation | Photovoltaic device |
| JP3488735B2 (ja) * | 1994-03-03 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
| JPH1079481A (ja) * | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 導電層接続構造およびその製造方法 |
| US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| JP3272979B2 (ja) * | 1997-01-08 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
| JP3305627B2 (ja) * | 1997-08-06 | 2002-07-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| US6590250B2 (en) | 1997-11-25 | 2003-07-08 | Micron Technology, Inc. | DRAM capacitor array and integrated device array of substantially identically shaped devices |
| KR100487915B1 (ko) * | 1997-12-31 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| JP3137185B2 (ja) | 1998-04-09 | 2001-02-19 | 日本電気株式会社 | 半導体記憶装置 |
| US6320261B1 (en) | 1998-04-21 | 2001-11-20 | Micron Technology, Inc. | High aspect ratio metallization structures for shallow junction devices, and methods of forming the same |
| JPH11340265A (ja) * | 1998-05-22 | 1999-12-10 | Sony Corp | 半導体装置及びその製造方法 |
| JP3219146B2 (ja) * | 1998-10-13 | 2001-10-15 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US6144053A (en) * | 1999-01-20 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor with a high dielectric constant film |
| US6872996B2 (en) * | 1999-04-30 | 2005-03-29 | Stmicroelectronics S.R.L. | Method of fabricating a ferroelectric stacked memory cell |
| IT1308465B1 (it) * | 1999-04-30 | 2001-12-17 | St Microelectronics Srl | Struttura di cella di memoriadi tipo impilato, in particolare cellaferroelettrica |
| US5994197A (en) * | 1999-05-27 | 1999-11-30 | United Silicon Incorporated | Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor |
| US6576510B2 (en) * | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| US6458649B1 (en) * | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
| KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| JP4316188B2 (ja) * | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6624460B1 (en) * | 2002-08-15 | 2003-09-23 | Macronix International Co., Ltd. | Memory device with low resistance buried bit lines |
| US6710381B1 (en) * | 2002-10-08 | 2004-03-23 | Macronix International Co., Ltd. | Memory device structure with composite buried and raised bit line |
| JP2004152864A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体装置 |
| JP2010080514A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382155A (ja) * | 1989-08-25 | 1991-04-08 | Nec Corp | 半導体メモリセルとその製造方法 |
| JPH03174766A (ja) * | 1989-09-08 | 1991-07-29 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| KR930009583B1 (ko) * | 1990-11-29 | 1993-10-07 | 삼성전자 주식회사 | 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법 |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
1995
- 1995-10-26 JP JP27892495A patent/JP3520144B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-08 US US08/612,524 patent/US5796136A/en not_active Expired - Fee Related
- 1996-06-21 KR KR1019960022926A patent/KR100263799B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382155A (ja) * | 1989-08-25 | 1991-04-08 | Nec Corp | 半導体メモリセルとその製造方法 |
| JPH03174766A (ja) * | 1989-09-08 | 1991-07-29 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5796136A (en) | 1998-08-18 |
| JPH09129841A (ja) | 1997-05-16 |
| KR970024219A (ko) | 1997-05-30 |
| JP3520144B2 (ja) | 2004-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100263799B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US5436477A (en) | Semiconductor memory device with high dielectric capacitor structure | |
| US5973348A (en) | Semiconductor device and method for manufacturing the same | |
| US7361552B2 (en) | Semiconductor integrated circuit including a DRAM and an analog circuit | |
| KR100203538B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH0730077A (ja) | 半導体装置およびその製造方法 | |
| JP4809961B2 (ja) | 半導体装置及びその製造方法 | |
| US6197675B1 (en) | Manufacturing method for semiconductor device having contact holes of different structure | |
| KR100292594B1 (ko) | 반도체 메모리 장치 | |
| US6261849B1 (en) | Method of forming integrated circuit capacitors having recessed oxidation barrier spacers and method of forming same | |
| US6184079B1 (en) | Method for fabricating a semiconductor device | |
| US6392264B2 (en) | Semiconductor memory device and method of producing the same | |
| JPH1050956A (ja) | 半導体集積回路装置の製造方法 | |
| JP3645463B2 (ja) | 半導体集積回路装置 | |
| US6844581B2 (en) | Storage capacitor and associated contact-making structure and a method for fabricating the storage capacitor and the contact-making structure | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US6388282B1 (en) | Semiconductor memory device and method of manufacture the same | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6352890B1 (en) | Method of forming a memory cell with self-aligned contacts | |
| KR100356826B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH10209394A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| US20020074661A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4215711B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH10289984A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090508 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |