CN111788649A - 电容器及其制作方法 - Google Patents
电容器及其制作方法 Download PDFInfo
- Publication number
- CN111788649A CN111788649A CN202080001513.8A CN202080001513A CN111788649A CN 111788649 A CN111788649 A CN 111788649A CN 202080001513 A CN202080001513 A CN 202080001513A CN 111788649 A CN111788649 A CN 111788649A
- Authority
- CN
- China
- Prior art keywords
- conductive
- layer
- conductive layers
- layers
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 132
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 113
- 239000004020 conductor Substances 0.000 claims description 83
- 238000000034 method Methods 0.000 claims description 79
- 239000000463 material Substances 0.000 claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 238000009966 trimming Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052707 ruthenium Inorganic materials 0.000 claims description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 239000010948 rhodium Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052703 rhodium Inorganic materials 0.000 claims description 4
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims description 4
- -1 ruthenium nitride Chemical class 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 472
- 238000000151 deposition Methods 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000002360 preparation method Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910002244 LaAlO3 Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000167 hafnon Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请实施例提供一种电容器及其制作方法，能够制备低成本电容器，电容器包括：至少一个叠层结构，叠层结构包括n层导电层和m层电介质层，n层导电层和m层电介质层形成导电层与电介质层彼此相邻的结构，该n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，该n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；至少一个第一外接电极，通过第一台阶结构的台阶面电连接至该n层导电层中的部分或者全部奇数层导电层；至少一个第二外接电极，通过第二台阶结构的台阶面电连接至该n层导电层中的部分或者全部偶数层导电层。
Description
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。为了提高电容器的容值密度，通常可以基于高深宽比的三维结构制备硅电容。然而，高深宽比的三维结构本身的加工难度较大，而且在此三维结构上制作共形的、厚度均匀且没有缺陷的导电层、电介质层也需要极高的工艺水准。如何制备小体积、高容量、低成本的电容器，成为一个亟待解决的技术问题。
发明内容
本申请实施例提供一种电容器及其制作方法，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
第一方面，提供了一种电容器，所述电容器包括：
至少一个叠层结构，所述叠层结构包括n层导电层和m层电介质层，所述n层导电层和所述m层电介质层形成导电层与电介质层彼此相邻的结构，并且所述n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，所述n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；
至少一个第一外接电极，所述第一外接电极通过所述至少一个第一台阶结构的台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
至少一个第二外接电极，所述第二外接电极通过所述至少一个第二台阶结构的台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
在本申请实施例中，叠层结构形成有至少一个第一台阶结构，以露出n层导电层中的所有奇数层导电层，且叠层结构形成有至少一个第二台阶结构，以露出n层导电层中的所有偶数层导电层，第一外接电极通过至少一个第一台阶结构的台阶面电连接至n层导电层中的部分或者全部奇数层导电层，第二外接电极通过至少一个第二台阶结构的台阶面电连接至n层导电层中的部分或者全部偶数层导电层，从而能够制备三维硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
进一步地，能够在平坦的衬底表面制作叠层结构，并利用光刻胶修整工艺使叠层结构上形成至少一个第一台阶结构和至少一个第二台阶结构，避免了由于制备3D结构相关的刻蚀、沉积等昂贵工艺，并且通过光刻胶修整工艺有效减少了光刻次数，降低了电容器的成本。
在一些可能的实现方式中，所述至少一个第一台阶结构与所述至少一个第二台阶结构分别位于所述叠层结构的不同侧。
在一些可能的实现方式中，所述至少一个第一台阶结构与所述至少一个第二台阶结构位于所述叠层结构的同一侧。
在一些可能的实现方式中，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方。
在一些可能的实现方式中，所述n层导电层中，与所述衬底的距离越小，在所述衬底上的投影面积越大。
在一些可能的实现方式中，所述电容器还包括：第一导电材料层和第二导电材料层，
其中，所述第一导电材料层通过所述至少一个第一台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部奇数层导电层，所述第二导电材料层通过所述至少一个第二台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述第一导电材料层覆盖所述至少一个第一台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部奇数层导电层，以及所述第二导电材料层覆盖所述至少一个第二台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述电容器还包括：第一导电通孔结构和第二导电通孔结构，
其中，所述第一外接电极通过所述第一导电通孔结构电连接至所述第一导电材料层，所述第二外接电极通过所述第二导电通孔结构电连接至所述第二导电材料层。
在一些可能的实现方式中，所述电容器还包括由绝缘材料形成的边墙结构，其中，所述边墙结构覆盖所述至少一个第一台阶结构的垂直面，用于隔离所述第一导电材料层与所述至少一个第一台阶结构的垂直面，并且所述边墙结构覆盖所述至少一个第二台阶结构的垂直面，用于隔离所述第二导电材料层与所述至少一个第二台阶结构的垂直面。
在一些可能的实现方式中，所述电容器还包括：多个第一导电通孔结构和多个第二导电通孔结构，其中，
所述第一外接电极电连接所述多个第一导电通孔结构，且所述多个第一导电通孔结构通过所述至少一个第一台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
所述第二外接电极电连接所述多个第二导电通孔结构，且所述多个第二导电通孔结构通过所述至少一个第二台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述电容器还包括：刻蚀停止层，所述刻蚀停止层覆盖所述至少一个第一台阶结构和所述至少一个第二台阶结构，所述多个第一导电通孔结构和所述多个第二导电通孔结构贯穿所述刻蚀停止层。
在一些可能的实现方式中，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方，并且所述刻蚀停止层还覆盖所述衬底。
在一些可能的实现方式中，所述n层导电层中的导电层的厚度范围为5nm～1mm。
在一些可能的实现方式中，所述m层电介质层中的电介质层的厚度范围为1nm～10um。
在一些可能的实现方式中，所述n层导电层中的导电层的厚度大于所述m层电介质层中的电介质层的厚度。
在一些可能的实现方式中，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方，并且所述第二外接电极还电连接至所述衬底。
在一些可能的实现方式中，所述衬底由电阻率小于阈值的材料形成，或者，所述衬底的表面形成有重掺杂的导电层或者重掺杂的导电区域。
在一些可能的实现方式中，所述电容器还包括：电极层，设置于所述叠层结构的上方，所述电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述至少一个叠层结构中不同叠层结构共用同一个所述第一外接电极，和/或，不同叠层结构共用同一个所述第二外接电极。
在一些可能的实现方式中，所述n层导电层中的导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层，氮化钌层。
在一些可能的实现方式中，所述m层电介质层中的电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层，金属的氮氧化物层。
第二方面，提供了一种电容器的制作方法，包括：
在衬底上方制备至少一个叠层结构，所述叠层结构包括n层导电层和m层电介质层，所述n层导电层和所述m层电介质层形成导电层与电介质层彼此相邻的结构，并且所述n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，所述n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；
制备至少一个第一外接电极和至少一个第二外接电极，其中，所述第一外接电极通过所述至少一个第一台阶结构的台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层，所述第二外接电极通过所述至少一个第二台阶结构的台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述在衬底上方制备至少一个叠层结构，包括：
利用光刻胶修整工艺，在所述叠层结构上形成所述至少一个第一台阶结构和所述至少一个第二台阶结构。
在一些可能的实现方式中，所述至少一个第一台阶结构与所述至少一个第二台阶结构分别位于所述叠层结构的不同侧。
在一些可能的实现方式中，所述至少一个第一台阶结构与所述至少一个第二台阶结构位于所述叠层结构的同一侧。
在一些可能的实现方式中，所述n层导电层中，与所述衬底的距离越小，在所述衬底上的投影面积越大。
在一些可能的实现方式中，所述方法还包括：
制备第一导电材料层和第二导电材料层，
其中，所述第一导电材料层通过所述至少一个第一台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部奇数层导电层，所述第二导电材料层通过所述至少一个第二台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述第一导电材料层覆盖所述至少一个第一台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部奇数层导电层，以及所述第二导电材料层覆盖所述至少一个第二台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述方法还包括：
制备第一导电通孔结构和第二导电通孔结构，
其中，所述第一外接电极通过所述第一导电通孔结构电连接至所述第一导电材料层，所述第二外接电极通过所述第二导电通孔结构电连接至所述第二导电材料层。
在一些可能的实现方式中，所述方法还包括：
制备由绝缘材料形成的边墙结构，其中，所述边墙结构覆盖所述至少一个第一台阶结构的垂直面，用于隔离所述第一导电材料层与所述至少一个第一台阶结构的垂直面，并且所述边墙结构覆盖所述至少一个第二台阶结构的垂直面，用于隔离所述第二导电材料层与所述至少一个第二台阶结构的垂直面。
在一些可能的实现方式中，所述方法还包括：
制备多个第一导电通孔结构和多个第二导电通孔结构，其中，
所述第一外接电极电连接所述多个第一导电通孔结构，且所述多个第一导电通孔结构通过所述至少一个第一台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
所述第二外接电极电连接所述多个第二导电通孔结构，且所述多个第二导电通孔结构通过所述至少一个第二台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
在一些可能的实现方式中，所述方法还包括：
制备刻蚀停止层，所述刻蚀停止层覆盖所述至少一个第一台阶结构和所述至少一个第二台阶结构，所述多个第一导电通孔结构和所述多个第二导电通孔结构贯穿所述刻蚀停止层。
在一些可能的实现方式中，所述刻蚀停止层还覆盖所述衬底。
在一些可能的实现方式中，所述n层导电层中的导电层的厚度范围为5nm～1mm。
在一些可能的实现方式中，所述m层电介质层中的电介质层的厚度范围为1nm～10um。
在一些可能的实现方式中，所述n层导电层中的导电层的厚度大于所述m层电介质层中的电介质层的厚度。
在一些可能的实现方式中，所述第二外接电极还电连接至所述衬底。
在一些可能的实现方式中，所述衬底由电阻率小于阈值的材料形成，或者，所述衬底的表面形成有重掺杂的导电层或者重掺杂的导电区域。
在一些可能的实现方式中，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述叠层结构上方制备电极层，所述电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述至少一个叠层结构中不同叠层结构共用同一个所述第一外接电极，和/或，不同叠层结构共用同一个所述第二外接电极。
因此，在本申请实施例中，叠层结构形成有至少一个第一台阶结构，以露出n层导电层中的所有奇数层导电层，且叠层结构形成有至少一个第二台阶结构，以露出n层导电层中的所有偶数层导电层，第一外接电极通过至少一个第一台阶结构的台阶面电连接至n层导电层中的部分或者全部奇数层导电层，第二外接电极通过至少一个第二台阶结构的台阶面电连接至n层导电层中的部分或者全部偶数层导电层，从而能够制备三维硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器成本。
进一步地，能够在平坦的衬底表面制作叠层结构，并利用光刻胶修整工艺使叠层结构上形成至少一个第一台阶结构和至少一个第二台阶结构，避免了由于制备3D结构相关的刻蚀、沉积等昂贵工艺，并且通过光刻胶修整工艺有效减少了光刻次数，降低了电容器的成本。
附图说明
图1是本申请提供的一种电容器的示意性结构图。
图2是根据本申请实施例的光刻胶修整工艺的示意图。
图3是根据本申请实施例的一种外接电极的俯视图。
图4是根据本申请实施例的另一种外接电极的俯视图。
图5是根据本申请实施例的不同叠层结构的示意性图。
图6是根据本申请实施例的一种叠层结构的示意性立体结构图。
图7是根据本申请实施例的另一种叠层结构的立体制备流程示意性图。
图8是根据本申请实施例的另一种电容器的示意性结构图。
图9是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图10a至图10p是本申请实施例的一种电容器的制作方法的示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
借助于先进的半导体加工工艺，制作超薄型、高可靠性的电容器已经成为可能。为了提高容值密度，现有硅电容一般采用多层堆叠的技术方案。通过在高深宽比(Highaspect ratio)的三维(3D)结构(例如，凹槽，凸台等)表面制作垂直堆叠的2-3个电容器，再利用金属互联结构将多个电容并联。然而，高深宽比的三维结构本身的加工难度较大，而且在此三维结构上制作共形的、厚度均匀且没有缺陷的导电层、电介质层也需要极高的工艺水准，加工成本因此较为昂贵。
在此背景下，本申请提出了一种新型的电容器的结构和制作方法，通过在平坦的衬底表面制作多个导电薄膜和电介质薄膜的交替叠层，并最终实现奇数导电层的互连和偶数导电层的互连。由于避免了3D结构相关的刻蚀、沉积等昂贵工艺，且通过光刻胶修整(Photoresist Trimming)工艺有效减少了光刻次数，从而能够在制备小体积、高容值密度的电容器的同时降低电容器成本。
以下，结合图1至图8，详细介绍本申请实施例的电容器。
应理解，图1和图8中的电容器及电容器中所包括的叠层结构仅仅只是示例，叠层结构的数量以及叠层结构所包括的导电层的数量和电介质层的数量仅仅只是示例，叠层结构所包括的导电层的数量以及电介质层的数量并不局限于图1和图8中的电容器所示，可以根据实际需要灵活设置。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括至少一个叠层结构120、至少一个第一外接电极130、至少一个第二外接电极140。
具体地，如图1所示，在该电容器100中，该叠层结构120包括n层导电层和m层电介质层，该n层导电层和该m层电介质层形成导电层与电介质层彼此相邻的结构，并且该n层导电层中的所有奇数层导电层形成至少一个第一台阶结构10，该n层导电层中的所有偶数层导电层形成至少一个第二台阶结构20，m、n为正整数；该第一外接电极130通过该至少一个第一台阶结构10的台阶面电连接至该n层导电层中的部分或者全部奇数层导电层；该第二外接电极140通过该至少一个第二台阶结构20的台阶面电连接至该n层导电层中的部分或者全部偶数层导电层。
在本申请实施例中，叠层结构形成有至少一个第一台阶结构，以露出n层导电层中的所有奇数层导电层，且叠层结构形成有至少一个第二台阶结构，以露出n层导电层中的所有偶数层导电层，第一外接电极通过至少一个第一台阶结构的台阶面电连接至n层导电层中的部分或者全部奇数层导电层，第二外接电极通过至少一个第二台阶结构的台阶面电连接至n层导电层中的部分或者全部偶数层导电层，从而能够制备三维硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器成本。
进一步地，能够在平坦的衬底表面制作叠层结构，并利用光刻胶修整工艺使叠层结构上形成至少一个第一台阶结构和至少一个第二台阶结构，避免了由于制备3D结构相关的刻蚀、沉积等昂贵工艺，并且通过光刻胶修整工艺有效减少了光刻次数，降低了电容器的成本。
需要说明的是，该n层导电层中的所有奇数层导电层错位分布，以形成至少一个第一台阶结构10，以及该n层导电层中的所有偶数层导电层错位分布，以形成至少一个第二台阶结构20。具体地，该n层导电层中的所有奇数层导电层的上表面的部分区域形成该第一台阶结构10的台阶面，以及该n层导电层中的所有奇数层导电层的某一侧面的部分或者全部区域形成该第一台阶结构10的垂直面。同理，该n层导电层中的所有偶数层导电层的上表面的部分区域形成该第二台阶结构20的台阶面，以及该n层导电层中的所有偶数层导电层的某一侧面的部分或者全部区域形成该第二台阶结构20的垂直面。
应理解，该第一台阶结构10为多个台阶构成的整体，即如图1所示，该第一台阶结构10为4个台阶构成的整体，换句话说，4个由奇数层导电层形成的台阶构成该第一台阶结构10。同理，该第二台阶结构20为多个台阶构成的整体，即如图1所示，该第二台阶结构20为3个台阶构成的整体，换句话说，3个由偶数层导电层形成的台阶构成该第二台阶结构20。
可选地，在本申请实施例中，该电容器100还可以包括衬底110，该至少一个叠层结构120设置于衬底110的上方，如图1所示。
需要说明的是，本申请实施例中图1是沿着衬底纵向的截面图。
在本申请实施例中，该n层导电层中相邻的两个导电层通过电介质层电隔离，以及m和n的具体数值可以根据实际需要灵活配置，只需满足该n层导电层中相邻两个导电层之间电隔离。
例如，在该衬底110不参与形成电容器100的电极板的情况下，该叠层结构120中的第一层导电层可以直接设置在该衬底110的上表面，即n＝m+1。
又例如，在该衬底110参与形成电容器100的电极板的情况下，该叠层结构120中的第一层导电层与该衬底110之间需要设置电介质层，以隔离该第一层导电层和该衬底110，即n＝m。
可选地，m≥2和/或n≥2。
可选地，该n层导电层中相邻的两个导电层错位分布。
应理解，本申请实施例中外接电极也可以称之为焊盘或者外接焊盘。
还应理解，利用光刻工艺制作有Q个阶梯的台阶结构，需要进行Q次光刻，其加工成本与Q成正比。本申请实施例所采用的光刻胶修整(Photoresist Trimming，PR trimming)工艺是指通过干法刻蚀，横向回退去除部分光刻胶，露出待刻蚀材料表面的工艺。在制作阶梯数量较大的台阶结构时，使用PRtrimming工艺和刻蚀(etch)工艺这两步骤交替循环进行，如图2所示，可以有效减少光刻次数，降低制造成本。
可选地，在本申请实施例中，该衬底110可以为硅晶圆，包括单晶硅、多晶硅、不定形硅。该衬底110也可以是别的半导体衬底，包括绝缘衬底上的硅(Silicon-On-Insulator，SOI)晶圆，碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)等III-V族元素的化合物半导体晶圆；该衬底110也可以是非半导体衬底，例如玻璃衬底，有机聚合物衬底，陶瓷衬底。该衬底110的表面包含外延层、氧化层、掺杂层、键合层、低电阻值区域等。
需要注意的是，在本申请实施例中，该衬底110的厚度也可以根据实际需要灵活设置，例如，在该衬底110的厚度因太厚而不能满足需求时，可以对该衬底110进行减薄处理，甚至完全去除该衬底110。
可选地，该第一外接电极130和该第二外接电极140的材料可以是金属，例如铜、铝等。该第一外接电极130和该第二外接电极140还可以包含低电阻率的Ti，TiN，Ta，TaN层作为黏附层和/或阻挡层；还可能包含位于外接电极表面的一些金属层，例如Ni、Pd(钯)、Au、Sn(锡)、Ag，用于后续打线或焊接工艺。
可选地，本申请实施例中，该n层导电层中的导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层，氮化钌层。
也就是说，在该叠层结构120中，该n层导电层中的导电层的材料可以是重掺杂多晶硅，碳，铝(Al)、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、铱(Ir)、铑(Rh)、镍(Ni)等金属，氮化钽(TaN)、氮化钛(TiN)、氮化钌(RuN)等低电阻率化合物，或者该n层导电层中的导电层为上述材料的组合、叠层、复合结构。也就是说，该n层导电层中的一个导电层可以是一层或包含多个叠层，该n层导电层中的某一层导电层可以是单一材料形成的单层，也可以是多种材料形成的复合层。
需要注意的是，该n层导电层中的不同导电层的材料、厚度等可以相同，也可以不同。该n层导电层中的导电层的具体导电材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该n层导电层中的导电层的还可以包括一些其他的导电材料，本申请实施例对此不作限定。
可选地，本申请实施例中，该m层电介质层中的电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层和金属的氮氧化物层。
也就是说，在该叠层结构120中，该m层电介质层中的电介质层的材料可以是硅的氧化物，硅的氮化物，硅的氮氧化物，金属的氧化物，金属的氮化物，金属的氮氧化物。例如SiO2，SiN，SiON，或者高介电常数(high-k)材料，包括Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，SrTiO3，LaLuO3等。该m层电介质层中的一个电介质层可以是一层或包含多个叠层，该m层电介质层中的一个电介质层可以是一种材料或多种材料的组合、混合。
需要注意的是，该m层电介质层中的不同电介质层的材料、厚度等可以相同，也可以不同。该m层电介质层中的电介质层的具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该m层电介质层中的电介质层还可以包括一些其他的绝缘材料，本申请实施例对此不作限定。
需要说明的是，在该叠层结构120中，该m层电介质层的顺序是：在衬底110上，与衬底110的距离从小到大的顺序。同理，该n层导电层的顺序是：在衬底110上，与衬底110的距离从小到大的顺序。
可选地，在本申请实施例中，该n层导电层中，与该衬底的距离越小，在该衬底上的投影面积越大，如图1所示。
可选地，该n层导电层中的导电层的厚度范围为5nm～1mm。
可选地，该m层电介质层中的电介质层的厚度范围为1nm～10um。
可选地，该n层导电层中的导电层的厚度大于该m层电介质层中的电介质层的厚度。
可选地，在本申请实施例中，该至少一个叠层结构120中不同叠层结构共用同一个该第一外接电极130，和/或，不同叠层结构共用同一个该第二外接电极140。
也就是说，在本申请实施例中，一个第一外接电极130可以电连接至多个叠层结构120中的部分或者全部叠层结构120，同理，一个第二外接电极140也可以电连接至多个叠层结构120中的部分或者全部叠层结构120。
例如，电容器100包括两个叠层结构120、两个第一外接电极130和一个第二外接电极140，两个叠层结构120分别记为叠层结构120a和叠层结构120b，两个第一外接电极130分别记为第一外接电极130a和第一外接电极130b，其中，第一外接电极130a、第一外接电极130b和第二外接电极140的俯视图可以如图3所示，叠层结构120a和叠层结构120b图3中未示出，第一外接电极130a和第二外接电极140电连接叠层结构120a，第一外接电极130b和第二外接电极140电连接叠层结构120b，即叠层结构120a和叠层结构120b共用一个第二外接电极140。
需要说明的是，在如图3所示的电容器100中，若第一外接电极130a和第一外接电极130b之间通过一个额外的电极或者导电线电连接，且通过这一额外的电极或者导电线实现外接，则叠层结构120a和叠层结构120b在共用一个第二外接电极140的同时，也可以共用一个第一外接电极。
又例如，电容器100包括两个叠层结构120、一个第一外接电极130和两个第二外接电极140，两个叠层结构120分别记为叠层结构120a和叠层结构120b，两个第二外接电极140分别记为第二外接电极140a和第二外接电极140b，其中，第一外接电极130、第二外接电极140a和第二外接电极140b的俯视图可以如图4所示，叠层结构120a和叠层结构120b图4中未示出，第一外接电极130和第二外接电极140a电连接叠层结构120a，第一外接电极130和第二外接电极140b电连接叠层结构120b，即叠层结构120a和叠层结构120b共用一个第一外接电极130。
需要说明的是，在如图4所示的电容器100中，若第二外接电极140a和第二外接电极140b之间通过一个额外的电极或者导电线电连接，且通过这一额外的电极或者导电线实现外接，则叠层结构120a和叠层结构120b在共用一个第一外接电极130的同时，也可以共用一个第二外接电极。
在本申请实施例中，在该第一外接电极130电连接至该n层导电层中的所有奇数层导电层，以及该第二外接电极140电连接至该n层导电层中的所有偶数层导电层的情况下，该电容器100的容值最大，也即，在这种情况下可以充分发挥叠层结构增加电容器的容值密度的效果。
进一步地，相较于基于凹槽或者凸台而制备的电容器，本申请实施例中的电容器在导电层堆叠的过程中不受凹槽、凸台等3D结构的约束，可以堆叠更多的导电层，从而可以形成具有更高容值密度的电容器。
需要说明的是，在本申请实施例中，一个电容器可以包括一个叠层结构，也可以包括多个叠层结构。例如，如图5所示，该电容器100包括2个叠层结构120，分别记为叠层结构120a和叠层结构120b，该叠层结构120a和该叠层结构120b为两个在衬底110上有着不同投影位置的独立电容。若仅将第一外接电极130和第二外接电极140电连接至该叠层结构120a，则可以形成电容器A；若仅将第一外接电极130和第二外接电极140电连接至该叠层结构120b，则可以形成电容器B；若将第一外接电极130和第二外接电极140电连接至该叠层结构120a和该叠层结构120b，则可以形成等效电容器C，其中，电容器C的容值为电容器A的容值与电容器B的容值之和。
具体地，如图5所示，该叠层结构120a和该叠层结构120b都包括7个导电层，该叠层结构120a和该叠层结构120b之间存在一个相连的导电层。当然，该叠层结构120a和该叠层结构120b也可以完全隔离。另外，该叠层结构120a和该叠层结构120b具有相同的导电层，从而该叠层结构120a和该叠层结构120b可以采用相同的参数同步制备形成，当然，在制备更多的叠层结构时同样适用。
另外，该电容器100所包括的至少一个叠层结构120中不同的叠层结构可以具有不同的导电层，本申请实施例对此并不限定。
可选地，在一些实施例中，该至少一个第一台阶结构10与该至少一个第二台阶结构20分别位于该叠层结构120的不同侧。例如，如图1所示，该至少一个第一台阶结构10与该至少一个第二台阶结构20分别位于该叠层结构120的两侧，另外，该叠层结构120的三维结构可以如图6所示。
可选地，在一些实施例中，该至少一个第一台阶结构10与该至少一个第二台阶结构20位于该叠层结构120的同一侧，该叠层结构120的三维结构可以基于如图7所示的流程制备。需要说明的是，图7中的掩模层后续可以去除。
可选地，在一些实施例中，该电容器100还包括：第一导电材料层150和第二导电材料层160，其中，该第一导电材料层150通过该至少一个第一台阶结构10的台阶面电连接该n层导电层中的部分或者全部奇数层导电层，该第二导电材料层160通过该至少一个第二台阶结构20的台阶面电连接该n层导电层中的部分或者全部偶数层导电层。
例如，如图1所示，该第一导电材料层150通过该至少一个第一台阶结构10的台阶面电连接该n层导电层中的全部奇数层导电层，该第二导电材料层160通过该至少一个第二台阶结构20的台阶面电连接该n层导电层中的全部偶数层导电层。
可选地，该第一导电材料层150覆盖该至少一个第一台阶结构10的部分或者全部台阶面，以电连接该n层导电层中的部分或者全部奇数层导电层，以及该第二导电材料层160覆盖该至少一个第二台阶结构20的部分或者全部台阶面，以电连接该n层导电层中的部分或者全部偶数层导电层。
例如，如图1所示，该第一导电材料层150覆盖该至少一个第一台阶结构10的全部台阶面，以电连接该n层导电层中的全部奇数层导电层，以及该第二导电材料层160覆盖该至少一个第二台阶结构20的全部台阶面，以电连接该n层导电层中的全部偶数层导电层。
可选地，该电容器100还包括：第一导电通孔结构170和第二导电通孔结构180，其中，该第一外接电极130通过该第一导电通孔结构170电连接至该第一导电材料层150，该第二外接电极140通过该第二导电通孔结构180电连接至该第二导电材料层160，例如，如图1所示。
可选地，该电容器100还包括由绝缘材料形成的边墙结构190，其中，该边墙结构190覆盖该至少一个第一台阶结构10的垂直面，用于隔离该第一导电材料层150与该至少一个第一台阶结构10的垂直面，并且该边墙结构190覆盖该至少一个第二台阶结构20的垂直面，用于隔离该第二导电材料层160与该至少一个第二台阶结构20的垂直面。
应理解，一阶台阶可以形成一个台阶面和一个垂直面，台阶面与垂直面可以垂直或者近似垂直。
需要说明的是，该边墙结构190的设置还能够强化相邻导电层之间的电绝缘性。
可选地，在一个实施例中，n＝7，m＝7，即该叠层结构120可以包括7层导电层，例如图1中示出的相邻导电层之间通过电介质层电隔离，该第一导电材料层150覆盖该至少一个第一台阶结构10，以电连接该至少一个第一台阶结构10(4个阶梯的台阶)的台阶面上的所有奇数层导电层，以及该第二导电材料层160覆盖该至少一个第二台阶结构20，以电连接该至少一个第二台阶结构20(3个阶梯的台阶)的台阶面上的所有偶数层导电层。该边墙结构190覆盖该至少一个第一台阶结构10的垂直面，用于隔离该第一导电材料层150与该至少一个第一台阶结构10的垂直面，并且该边墙结构190覆盖该至少一个第二台阶结构20的垂直面，用于隔离该第二导电材料层160与该至少一个第二台阶结构20的垂直面。
可选地，在一些实施例中，该电容器100还包括：多个第一导电通孔结构170和多个第二导电通孔结构180，其中，
该第一外接电极130电连接该多个第一导电通孔结构170，且该多个第一导电通孔结构170通过该至少一个第一台阶结构10的部分或者全部台阶面电连接至该n层导电层中的部分或者全部奇数层导电层；
该第二外接电极140电连接该多个第二导电通孔结构180，且该多个第二导电通孔结构180通过该至少一个第二台阶结构20的部分或者全部台阶面电连接至该n层导电层中的部分或者全部偶数层导电层。
可选地，该电容器100还包括：刻蚀停止层200，该刻蚀停止层200覆盖该至少一个第一台阶结构10和该至少一个第二台阶结构20，该多个第一导电通孔结构170和该多个第二导电通孔结构180贯穿该刻蚀停止层200。
可选地，该刻蚀停止层200还覆盖该衬底110。
需要说明的是，该刻蚀停止层200的设置还能够强化相邻导电层之间的电绝缘性。另外，在该刻蚀停止层200覆盖该衬底110时，该刻蚀停止层200还能够强化叠层结构120与衬底110之间的电绝缘性。
应理解，该刻蚀停止层200相对于叠层结构120中的导电层和电介质层更耐刻蚀，在刻蚀导电通孔结构时，可以将导电通孔结构的底部停留在该刻蚀停止层200上，然后，通过其他工艺处理该刻蚀停止层200，以使导电通孔结构连接导电层的同时，不破坏导电层的完整性。
换句话说，该刻蚀停止结构200能够有效防止第一导电通孔结构170和第二导电通孔结构180破坏导电层的完整性，从而可以防止因第一导电通孔结构170和第二导电通孔结构180设置而影响电容器100的性能。
可选地，该刻蚀停止层200可以是化学气相淀积(Chemical Vapor Deposition，CVD)工艺沉积的氧化硅、氮化硅、含硅玻璃(未掺杂硅玻璃(Undoped Silicon Glass，USG)、硼硅玻璃(boro-silicate glass，BSG)、磷硅玻璃(phospho-silicate glass，PSG)、硼磷硅玻璃(boro-phospho-silicate glass，BPSG))；还可以是原子层沉积(Atomic layerdeposition，ALD)沉积的氧化铝；或者是喷涂、旋涂的旋转涂布玻璃(Spin on glass，SOG)、聚酰亚胺(Polyimide)等；还可以是上述材料的组合。
可选地，在一个实施例中，n＝7，m＝7，即该叠层结构120可以包括7层导电层，例如图8中示出的相邻导电层之间通过电介质层电隔离，4个第一导电通孔结构170分别电连接该至少一个第一台阶结构10(4个阶梯的台阶)的台阶面上的所有奇数层导电层，以及3个第二导电通孔结构180分别电连接该至少一个第二台阶结构20(3个阶梯的台阶)的台阶面上的所有偶数层导电层。该刻蚀停止层200覆盖该至少一个第一台阶结构10和该至少一个第二台阶结构20，该多个第一导电通孔结构170和该多个第二导电通孔结构180贯穿该刻蚀停止层200。
可选地，在本申请实施例中，该衬底110由电阻率小于阈值的材料设置，或者，该衬底110的表面设置有重掺杂的电阻率小于阈值的导电层或者重掺杂的导电区域。也即，该衬底110导电，或者，该衬底110中与该叠层结构120接触的区域导电。
需要说明的是，电阻率小于阈值的材料即可认为是导电材料。
例如，该衬底110为重掺杂衬底，
又例如，也可以对该衬底110进行掺杂，形成p++型或n++型的低电阻率导电层或导电区域。
再例如，在该衬底110的表面沉积低电阻率导电材料，如用PVD或ALD工艺沉积TiN和/或TaN和/或Pt等金属，或者用CVD工艺，沉积重掺杂多晶硅、金属钨、碳材料。
需要说明的是，该衬底110由电阻率小于阈值的材料形成即可认为该衬底110为重掺杂低电阻率衬底；该衬底110的表面形成有重掺杂的电阻率小于阈值的导电层即可认为该衬底110的表面形成有重掺杂低电阻率导电层；该衬底110的表面形成有重掺杂的电阻率小于阈值的导电区域即可认为该衬底110的表面形成有重掺杂低电阻率导电区域。
可选地，在本申请实施例中，该第二外接电极140还可以电连接至该衬底110。例如，该第二导电材料层160除了覆盖该至少一个第二台阶结构20之外，还覆盖该衬底110，以电连接该至少一个第二台阶结构20的台阶面上的所有偶数层导电层和该衬底110，该第二外接电极140通过该第二导电通孔结构180电连接至该第二导电材料层160，从而实现该第二外接电极140电连接所有偶数层导电层和该衬底110的目的。又例如，该第二外接电极140还可以通过一个连通该衬底110的第二导电通孔结构180电连接至该衬底110。
可选地，在本申请实施例中，该电容器100还包括至少一层绝缘层210。如图1和图8所示，该至少一层绝缘层210覆盖该叠层结构120，该第一导电通孔结构170和该第二导电通孔结构180贯穿该至少一层绝缘层210。
需要说明的是，该至少一层绝缘层210也可以称之为金属间介质层(IMD)或者层间介质层(ILD)。该第一导电通孔结构170和该第二导电通孔结构180也可以称之为导电通道。
可选地，该至少一层绝缘层210包覆该叠层结构120，以及该至少一层绝缘层210可以填充该叠层结构120上表面形成的空腔或者空隙，以提升电容器的结构完整性和机械稳定性。
可选地，该至少一层绝缘层210的材料和制备工艺可以与上述刻蚀停止层200一致，为了简洁，在此不再赘述。
可选地，该第一导电通孔结构170和该第二导电通孔结构180的材料可以由低电阻率导电材料构成，例如重掺杂多晶硅，钨，Ti，TiN，Ta，TaN。
应理解，该第一导电通孔结构170和该第二导电通孔结构180的形状可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在一些实施例中，该至少一个第一外接电极130和该至少一个第二外接电极140设置于该叠层结构120的上方。可选地，该电容器100还包括：电极层，设置于该叠层结构120的上方，该电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，该第一导电区域形成该第一外接电极130，该第二导电区域形成该第二外接电极140，具体如图1和图8所示。也即，该至少一个第一外接电极130和该至少一个第二外接电极140可以通过一次刻蚀形成，减少了刻蚀步骤。具体地，如图1和图8所示，该电极层设置于该至少一层绝缘层210的上方。
以上描述了本申请实施例的电容器，下面描述本申请实施例的制备电容器的方法。本申请实施例的制备电容器的方法可以制备前述本申请实施例的电容器，下述实施例和前述实施例中的相关描述可以相互参考。
以下，结合图9、图10a-10p，详细介绍本申请实施例的电容器的制作方法。
应理解，图9是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图9中的各个操作的变形。
图9示出了根据本申请实施例的电容器的制作方法300的示意性流程图。如图9所示，该电容器的制作方法300包括：
步骤310，在衬底上方制备至少一个叠层结构，该叠层结构包括n层导电层和m层电介质层，该n层导电层和该m层电介质层形成导电层与电介质层彼此相邻的结构，并且该n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，该n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；
步骤320，制备至少一个第一外接电极和至少一个第二外接电极，其中，该第一外接电极通过该至少一个第一台阶结构的台阶面电连接至该n层导电层中的部分或者全部奇数层导电层，该第二外接电极通过该至少一个第二台阶结构的台阶面电连接至该n层导电层中的部分或者全部偶数层导电层。
具体地，基于上述步骤310-320可以制备如图1和图8所示的电容器。
应理解，步骤310-320中所述的各材料层的上表面是指该材料层与衬底上表面基本平行的表面。
可选地，在一些实施例中，该至少一个第一台阶结构10与该至少一个第二台阶结构20分别位于该叠层结构120的不同侧。
可选地，在一些实施例中，该至少一个第一台阶结构10与该至少一个第二台阶结构20位于该叠层结构120的同一侧。
可选地，该n层导电层中，与该衬底110的距离越小，在该衬底110上的投影面积越大。
可选地，该n层导电层中的导电层的厚度范围为5nm～1mm。
可选地，该m层电介质层中的电介质层的厚度范围为1nm～10um。
可选地，该n层导电层中的导电层的厚度大于该m层电介质层中的电介质层的厚度。
可选地，在一些实施例中，该第二外接电极140还电连接至该衬底110。也即，该衬底110导电，或者，该衬底110中的一些特定区域导电，从而，该衬底110可以作为该电容器100的一个导电层。
可选地，该衬底110由电阻率小于阈值的材料形成，或者，该衬底110的表面形成有重掺杂的导电层或者重掺杂的导电区域。
可选地，上述步骤310具体可以是：
利用光刻胶修整工艺，在该叠层结构120上形成该至少一个第一台阶结构10和该至少一个第二台阶结构20。
可选地，在一些实施例中，该方法300还包括：
制备第一导电材料层150和第二导电材料层160，
其中，该第一导电材料层150通过该至少一个第一台阶结构10的部分或者全部台阶面电连接该n层导电层中的部分或者全部奇数层导电层，该第二导电材料层160通过该至少一个第二台阶结构20的部分或者全部台阶面电连接该n层导电层中的部分或者全部偶数层导电层。
可选地，该第一导电材料层150覆盖该至少一个第一台阶结构10的部分或者全部台阶面，以电连接该n层导电层中的部分或者全部奇数层导电层，以及该第二导电材料层160覆盖该至少一个第二台阶结构20的部分或者全部台阶面，以电连接该n层导电层中的部分或者全部偶数层导电层。
可选地，该方法300还包括：
制备第一导电通孔结构170和第二导电通孔结构180，
其中，该第一外接电极130通过该第一导电通孔结构170电连接至该第一导电材料层150，该第二外接电极140通过该第二导电通孔结构180电连接至该第二导电材料层160。
可选地，该方法300还包括：
制备由绝缘材料形成的边墙结构190，其中，该边墙结构190覆盖该至少一个第一台阶结构10的垂直面，用于隔离该第一导电材料层150与该至少一个第一台阶结构10的垂直面，并且该边墙结构190覆盖该至少一个第二台阶结构20的垂直面，用于隔离该第二导电材料层160与该至少一个第二台阶结构20的垂直面。
可选地，在一些实施例中，该方法300还包括：
制备多个第一导电通孔结构170和多个第二导电通孔结构180，其中，
该第一外接电极130电连接该多个第一导电通孔结构170，且该多个第一导电通孔结构170通过该至少一个第一台阶结构10的部分或者全部台阶面电连接至该n层导电层中的部分或者全部奇数层导电层；
该第二外接电极140电连接该多个第二导电通孔结构180，且该多个第二导电通孔结构180通过该至少一个第二台阶结构20的部分或者全部台阶面电连接至该n层导电层中的部分或者全部偶数层导电层。
可选地，该方法300还包括：
制备刻蚀停止层200，该刻蚀停止层200覆盖该至少一个第一台阶结构10和该至少一个第二台阶结构20，该多个第一导电通孔结构170和该多个第二导电通孔结构180贯穿该刻蚀停止层200。
可选地，该刻蚀停止层200还覆盖该衬底110。
可选地，上述步骤320具体可以是：
在该叠层结构120上方制备电极层，该电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，该第一导电区域形成该第一外接电极130，该第二导电区域形成该第二外接电极140。
可选地，在一些实施例中，该至少一个叠层结构120中不同叠层结构共用同一个该第一外接电极130，和/或，不同叠层结构共用同一个该第二外接电极140。
可选地，在一个实施例中，假设m＝7，n＝7，即该叠层结构120包括7层导电层和7层电介质层。在这一实施例中，上述步骤310和步骤320具体可以是如步骤a至步骤l(图10a-10p)所示的制备流程，可以制备如图1所示的电容器100。另外，也可以制备如图8所示的电容器100，其可以参考如步骤a至步骤l(图10a-10p)所示的电容器制备流程，为了简洁，在此不再赘述。
步骤a，选取衬底110，并在衬底110的上表面沉积7层导电层和7层电介质层的交替叠层，如图10a所示；
步骤b，利用光刻结合刻蚀工艺，对最外层的导电层进行图形化，在部分区域露出该最外层的导电层的下一层导电层，如图10b所示；
步骤c，在如图10b所示的结构表面涂覆一层光刻胶，曝光、显影后得到如10c图所示的光刻胶图案；
步骤d，以光刻胶作为掩模，进行干法刻蚀，去除2层导电层和2层电介质层，如图10d所示；
步骤e，利用光刻胶修整工艺，横向回退去除部分光刻胶，如图10e所示，接着，干法刻蚀去除2层导电层和2层电介质层，如图10f所示；
步骤f，利用光刻胶修整工艺，横向回退去除部分光刻胶，如图10g所示；接着，干法刻蚀去除2层导电层和2层电介质层，露出衬底110和第1层导电层(与衬底110接触的导电层)，如图10h所示；
步骤g，去除剩余光刻胶，得到第一台阶结构10和第二台阶结构20，第一台阶结构10上露出所有奇数层导电层，以及第二台阶结构20上露出所有偶数层导电层，如图10i所示；
步骤h，利用CVD或者ALD工艺在如图10i所示的结构表面(包括台阶的垂直面)沉积一层绝缘材料，如图10j所示，该绝缘材料可以是氧化硅、氮化硅、氧化铝中的一种或多种；接着，利用干法刻蚀去除水平表面的绝缘材料，在台阶的垂直面上形成绝缘的边墙(spacer)190，如图10k所示；
步骤i，在如图10k所示的结构上沉积一层导电材料，并图形化形成第一导电材料层150和第二导电材料层160，如图10l所示；
步骤j，在如图10l所示的结构上沉积一层绝缘材料并平坦化，形成一层绝缘层210(或者层间介质层(ILD))，如图10m所示；
步骤k，利用光刻结合刻蚀工艺，在绝缘层210中形成两个通孔，该两个通孔的底部分别露出第一导电材料层150和第二导电材料层160，如图10n所示；
步骤l，在该两个通孔中填充导电材料，形成第一导电通孔结构170和第二导电通孔结构180，并制备第一外接电极130和第二外接电极140，从而制备如图10o或者图10p所示的电容器。
具体地，可以通过如下方式1和方式2，填充导电材料和制作电极。
方式1，通孔尺寸较大时，可以直接使用PVD工艺，在通孔侧壁和ILD表面形成金属层；最后，利用光刻将ILD表面的金属层图形化，得到一个个独立的电极，如图10o所示。即该第一导电通孔结构170和该第二导电通孔结构180可以与该第一外接电极130和该第二外接电极140具有相同的材料。
方式2，通孔尺寸较小时，先用PVD在通孔侧壁沉积一层或多层Ti/TiN/TaN作为黏附层和/或阻挡层，再用CVD方式将孔填满金属钨。然后，使用回刻(etch back)工艺或者表面平坦化工艺，将ILD层表面多余的导电材料去除。最后，利用PVD工艺在ILD表层再次沉积Ti/TiN和金属，光刻图形化得到一个个独立的电极，如图10p所示。即该第一导电通孔结构170和该第二导电通孔结构180可以与该第一外接电极130和该第二外接电极140具有不同的材料。
因此，在本申请实施例中，叠层结构形成有至少一个第一台阶结构，以露出n层导电层中的所有奇数层导电层，且叠层结构形成有至少一个第二台阶结构，以露出n层导电层中的所有偶数层导电层，第一外接电极通过至少一个第一台阶结构电连接n层导电层中的部分或者全部奇数层导电层，第二外接电极通过至少一个第二台阶结构的台阶面电连接n层导电层中的部分或者全部偶数层导电层，从而能够制备三维硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器成本。
进一步地，能够在平坦的衬底表面制作叠层结构，并利用光刻胶修整工艺使叠层结构上形成至少一个第一台阶结构和至少一个第二台阶结构，避免了由于制备3D结构相关的刻蚀、沉积等昂贵工艺，并且通过光刻胶修整工艺有效减少了光刻次数，降低了电容器的成本。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。
Claims (40)
1.一种电容器，其特征在于，所述电容器包括：
至少一个叠层结构，所述叠层结构包括n层导电层和m层电介质层，所述n层导电层和所述m层电介质层形成导电层与电介质层彼此相邻的结构，并且所述n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，所述n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；
至少一个第一外接电极，所述第一外接电极通过所述至少一个第一台阶结构的台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
至少一个第二外接电极，所述第二外接电极通过所述至少一个第二台阶结构的台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
2.根据权利要求1所述的电容器，其特征在于，所述至少一个第一台阶结构与所述至少一个第二台阶结构分别位于所述叠层结构的不同侧。
3.根据权利要求1所述的电容器，其特征在于，所述至少一个第一台阶结构与所述至少一个第二台阶结构位于所述叠层结构的同一侧。
4.根据权利要求1至3中任一项所述的电容器，其特征在于，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方。
5.根据权利要求4所述的电容器，其特征在于，所述n层导电层中，与所述衬底的距离越小，在所述衬底上的投影面积越大。
6.根据权利要求1至5中任一项所述的电容器，其特征在于，所述电容器还包括：第一导电材料层和第二导电材料层，
其中，所述第一导电材料层通过所述至少一个第一台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部奇数层导电层，所述第二导电材料层通过所述至少一个第二台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部偶数层导电层。
7.根据权利要求6所述的电容器，其特征在于，所述第一导电材料层覆盖所述至少一个第一台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部奇数层导电层，以及所述第二导电材料层覆盖所述至少一个第二台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部偶数层导电层。
8.根据权利要求6或7所述的电容器，其特征在于，所述电容器还包括：第一导电通孔结构和第二导电通孔结构，
其中，所述第一外接电极通过所述第一导电通孔结构电连接至所述第一导电材料层，所述第二外接电极通过所述第二导电通孔结构电连接至所述第二导电材料层。
9.根据权利要求6至8中任一项所述的电容器，其特征在于，所述电容器还包括由绝缘材料形成的边墙结构，其中，所述边墙结构覆盖所述至少一个第一台阶结构的垂直面，用于隔离所述第一导电材料层与所述至少一个第一台阶结构的垂直面，并且所述边墙结构覆盖所述至少一个第二台阶结构的垂直面，用于隔离所述第二导电材料层与所述至少一个第二台阶结构的垂直面。
10.根据权利要求1至5中任一项所述的电容器，其特征在于，所述电容器还包括：多个第一导电通孔结构和多个第二导电通孔结构，其中，
所述第一外接电极电连接所述多个第一导电通孔结构，且所述多个第一导电通孔结构通过所述至少一个第一台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
所述第二外接电极电连接所述多个第二导电通孔结构，且所述多个第二导电通孔结构通过所述至少一个第二台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
11.根据权利要求10所述的电容器，其特征在于，所述电容器还包括：刻蚀停止层，所述刻蚀停止层覆盖所述至少一个第一台阶结构和所述至少一个第二台阶结构，所述多个第一导电通孔结构和所述多个第二导电通孔结构贯穿所述刻蚀停止层。
12.根据权利要求11所述的电容器，其特征在于，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方，并且所述刻蚀停止层还覆盖所述衬底。
13.根据权利要求1至12中任一项所述的电容器，其特征在于，所述n层导电层中的导电层的厚度范围为5nm～1mm。
14.根据权利要求1至13中任一项所述的电容器，其特征在于，所述m层电介质层中的电介质层的厚度范围为1nm～10um。
15.根据权利要求1至14中任一项所述的电容器，其特征在于，所述n层导电层中的导电层的厚度大于所述m层电介质层中的电介质层的厚度。
16.根据权利要求1至15中任一项所述的电容器，其特征在于，所述电容器还包括衬底，所述至少一个叠层结构设置于所述衬底的上方，并且所述第二外接电极还电连接至所述衬底。
17.根据权利要求16所述的电容器，其特征在于，所述衬底由电阻率小于阈值的材料形成，或者，所述衬底的表面形成有重掺杂的导电层或者重掺杂的导电区域。
18.根据权利要求1至17中任一项所述的电容器，其特征在于，所述电容器还包括：电极层，设置于所述叠层结构的上方，所述电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
19.根据权利要求1至18中任一项所述的电容器，其特征在于，所述至少一个叠层结构中不同叠层结构共用同一个所述第一外接电极，和/或，不同叠层结构共用同一个所述第二外接电极。
20.根据权利要求1至19中任一项所述的电容器，其特征在于，所述n层导电层中的导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层，氮化钌层。
21.根据权利要求1至20中任一项所述的电容器，其特征在于，所述m层电介质层中的电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层，金属的氮氧化物层。
22.一种电容器的制作方法，其特征在于，包括：
在衬底上方制备至少一个叠层结构，所述叠层结构包括n层导电层和m层电介质层，所述n层导电层和所述m层电介质层形成导电层与电介质层彼此相邻的结构，并且所述n层导电层中的所有奇数层导电层形成至少一个第一台阶结构，所述n层导电层中的所有偶数层导电层形成至少一个第二台阶结构，m、n为正整数；
制备至少一个第一外接电极和至少一个第二外接电极，其中，所述第一外接电极通过所述至少一个第一台阶结构的台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层，所述第二外接电极通过所述至少一个第二台阶结构的台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
23.根据权利要求22所述的方法，其特征在于，所述在衬底上方制备至少一个叠层结构，包括：
利用光刻胶修整工艺，在所述叠层结构上形成所述至少一个第一台阶结构和所述至少一个第二台阶结构。
24.根据权利要求22或23所述的方法，其特征在于，所述至少一个第一台阶结构与所述至少一个第二台阶结构分别位于所述叠层结构的不同侧。
25.根据权利要求22或23所述的方法，其特征在于，所述至少一个第一台阶结构与所述至少一个第二台阶结构位于所述叠层结构的同一侧。
26.根据权利要求22至25中任一项所述的方法，其特征在于，所述n层导电层中，与所述衬底的距离越小，在所述衬底上的投影面积越大。
27.根据权利要求22至26中任一项所述的方法，其特征在于，所述方法还包括：
制备第一导电材料层和第二导电材料层，
其中，所述第一导电材料层通过所述至少一个第一台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部奇数层导电层，所述第二导电材料层通过所述至少一个第二台阶结构的部分或者全部台阶面电连接所述n层导电层中的部分或者全部偶数层导电层。
28.根据权利要求27所述的方法，其特征在于，所述第一导电材料层覆盖所述至少一个第一台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部奇数层导电层，以及所述第二导电材料层覆盖所述至少一个第二台阶结构的部分或者全部台阶面，以电连接所述n层导电层中的部分或者全部偶数层导电层。
29.根据权利要求27或28所述的方法，其特征在于，所述方法还包括：
制备第一导电通孔结构和第二导电通孔结构，
其中，所述第一外接电极通过所述第一导电通孔结构电连接至所述第一导电材料层，所述第二外接电极通过所述第二导电通孔结构电连接至所述第二导电材料层。
30.根据权利要求27至29中任一项所述的方法，其特征在于，所述方法还包括：
制备由绝缘材料形成的边墙结构，其中，所述边墙结构覆盖所述至少一个第一台阶结构的垂直面，用于隔离所述第一导电材料层与所述至少一个第一台阶结构的垂直面，并且所述边墙结构覆盖所述至少一个第二台阶结构的垂直面，用于隔离所述第二导电材料层与所述至少一个第二台阶结构的垂直面。
31.根据权利要求22至26中任一项所述的方法，其特征在于，所述方法还包括：
制备多个第一导电通孔结构和多个第二导电通孔结构，其中，
所述第一外接电极电连接所述多个第一导电通孔结构，且所述多个第一导电通孔结构通过所述至少一个第一台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部奇数层导电层；
所述第二外接电极电连接所述多个第二导电通孔结构，且所述多个第二导电通孔结构通过所述至少一个第二台阶结构的部分或者全部台阶面电连接至所述n层导电层中的部分或者全部偶数层导电层。
32.根据权利要求31所述的方法，其特征在于，所述方法还包括：
制备刻蚀停止层，所述刻蚀停止层覆盖所述至少一个第一台阶结构和所述至少一个第二台阶结构，所述多个第一导电通孔结构和所述多个第二导电通孔结构贯穿所述刻蚀停止层。
33.根据权利要求32所述的方法，其特征在于，所述刻蚀停止层还覆盖所述衬底。
34.根据权利要求22至33中任一项所述的方法，其特征在于，所述n层导电层中的导电层的厚度范围为5nm～1mm。
35.根据权利要求22至34中任一项所述的方法，其特征在于，所述m层电介质层中的电介质层的厚度范围为1nm～10um。
36.根据权利要求22至35中任一项所述的方法，其特征在于，所述n层导电层中的导电层的厚度大于所述m层电介质层中的电介质层的厚度。
37.根据权利要求22至36中任一项所述的方法，其特征在于，所述第二外接电极还电连接至所述衬底。
38.根据权利要求37所述的方法，其特征在于，所述衬底由电阻率小于阈值的材料形成，或者，所述衬底的表面形成有重掺杂的导电层或者重掺杂的导电区域。
39.根据权利要求22至38中任一项所述的方法，其特征在于，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述叠层结构上方制备电极层，所述电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
40.根据权利要求22至39中任一项所述的方法，其特征在于，所述至少一个叠层结构中不同叠层结构共用同一个所述第一外接电极，和/或，不同叠层结构共用同一个所述第二外接电极。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/070928 WO2021138839A1 (zh) | 2020-01-08 | 2020-01-08 | 电容器及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111788649A true CN111788649A (zh) | 2020-10-16 |
Family
ID=72763030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080001513.8A Pending CN111788649A (zh) | 2020-01-08 | 2020-01-08 | 电容器及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111788649A (zh) |
| WO (1) | WO2021138839A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117651480A (zh) * | 2024-01-29 | 2024-03-05 | 荣耀终端有限公司 | 电容器的制备方法、电容器及电子设备 |
| CN117976608B (zh) * | 2024-04-01 | 2024-06-07 | 苏州凌存科技有限公司 | 一种三维结构和制备方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0146284A1 (en) * | 1983-11-29 | 1985-06-26 | Sony Corporation | Methods of manufacturing dielectric metal titanates |
| US5745335A (en) * | 1996-06-27 | 1998-04-28 | Gennum Corporation | Multi-layer film capacitor structures and method |
| CN102165542A (zh) * | 2008-10-28 | 2011-08-24 | 太阳诱电株式会社 | 薄膜mim电容器及其制造方法 |
| CN202905470U (zh) * | 2012-10-10 | 2013-04-24 | 无锡纳能科技有限公司 | 多层硅基电容器电极连接结构 |
| CN103843137A (zh) * | 2011-08-22 | 2014-06-04 | 美光科技公司 | 电容器、包含电容器的设备及用于形成电容器的方法 |
| US20150011027A1 (en) * | 2013-07-08 | 2015-01-08 | Applied Materials, Inc. | 3d nand staircase cd control by using interferometric endpoint detection |
| JP2015230909A (ja) * | 2014-06-03 | 2015-12-21 | マクロニクス インターナショナル カンパニー リミテッド | 階段状サブスタック層間コネクタを有する３ｄ積層ｉｃデバイス |
| US20170104057A1 (en) * | 2015-10-08 | 2017-04-13 | Ipdia | Capacitor 3d-cell and 3d-capacitor structure |
| CN107068650A (zh) * | 2016-11-25 | 2017-08-18 | 深圳天德钰电子有限公司 | 电容器、电容器的制造方法及半导体集成电路 |
| US20170278637A1 (en) * | 2016-03-22 | 2017-09-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor and method of manufacturing the same |
| US20180308635A1 (en) * | 2017-04-25 | 2018-10-25 | United Microelectronics Corp. | Conductor-insulator-conductor capacitor and method of fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154850B2 (en) * | 2007-05-11 | 2012-04-10 | Paratek Microwave, Inc. | Systems and methods for a thin film capacitor having a composite high-k thin film stack |
| CN104051326B (zh) * | 2013-03-12 | 2017-09-29 | 旺宏电子股份有限公司 | 在衬底不同深度有接触着陆区的装置的形成方法及3‑d结构 |
| JP2019153693A (ja) * | 2018-03-02 | 2019-09-12 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
-
2020
- 2020-01-08 WO PCT/CN2020/070928 patent/WO2021138839A1/zh active Application Filing
- 2020-01-08 CN CN202080001513.8A patent/CN111788649A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0146284A1 (en) * | 1983-11-29 | 1985-06-26 | Sony Corporation | Methods of manufacturing dielectric metal titanates |
| US5745335A (en) * | 1996-06-27 | 1998-04-28 | Gennum Corporation | Multi-layer film capacitor structures and method |
| CN102165542A (zh) * | 2008-10-28 | 2011-08-24 | 太阳诱电株式会社 | 薄膜mim电容器及其制造方法 |
| CN103843137A (zh) * | 2011-08-22 | 2014-06-04 | 美光科技公司 | 电容器、包含电容器的设备及用于形成电容器的方法 |
| CN202905470U (zh) * | 2012-10-10 | 2013-04-24 | 无锡纳能科技有限公司 | 多层硅基电容器电极连接结构 |
| US20150011027A1 (en) * | 2013-07-08 | 2015-01-08 | Applied Materials, Inc. | 3d nand staircase cd control by using interferometric endpoint detection |
| JP2015230909A (ja) * | 2014-06-03 | 2015-12-21 | マクロニクス インターナショナル カンパニー リミテッド | 階段状サブスタック層間コネクタを有する３ｄ積層ｉｃデバイス |
| US20170104057A1 (en) * | 2015-10-08 | 2017-04-13 | Ipdia | Capacitor 3d-cell and 3d-capacitor structure |
| US20170278637A1 (en) * | 2016-03-22 | 2017-09-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor and method of manufacturing the same |
| CN107068650A (zh) * | 2016-11-25 | 2017-08-18 | 深圳天德钰电子有限公司 | 电容器、电容器的制造方法及半导体集成电路 |
| US20180308635A1 (en) * | 2017-04-25 | 2018-10-25 | United Microelectronics Corp. | Conductor-insulator-conductor capacitor and method of fabricating the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117651480A (zh) * | 2024-01-29 | 2024-03-05 | 荣耀终端有限公司 | 电容器的制备方法、电容器及电子设备 |
| CN117976608B (zh) * | 2024-04-01 | 2024-06-07 | 苏州凌存科技有限公司 | 一种三维结构和制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2021138839A1 (zh) | 2021-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112602191B (zh) | 电容器及其制作方法 | |
| WO2021051285A1 (zh) | 电容器及其制作方法 | |
| US11615921B2 (en) | Capacitor and manufacturing method therefor | |
| CN112119476B (zh) | 电容器及其制作方法 | |
| CN113748527B (zh) | 电容器及其制作方法 | |
| US20210005381A1 (en) | Capacitor and producing method therefor | |
| CN112449725B (zh) | 电容器及其制作方法 | |
| US11276750B2 (en) | Capacitor and method for fabricating the same | |
| CN111788649A (zh) | 电容器及其制作方法 | |
| US11063113B2 (en) | Capacitor and method for fabricating the same | |
| CN211208251U (zh) | 电容器 | |
| EP3780098A1 (en) | Capacitor and preparation method therefor | |
| CN112189257A (zh) | 电容器及其制作方法 | |
| CN113748508B (zh) | 电容器、电容结构、电容器的制作方法 | |
| CN211929311U (zh) | 电容器 | |
| CN111971791B (zh) | 电容器及其制作方法 | |
| WO2021196018A1 (zh) | 电容器及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201016 |
|
| RJ01 | Rejection of invention patent application after publication |