CN107068650A - 电容器、电容器的制造方法及半导体集成电路 - Google Patents

电容器、电容器的制造方法及半导体集成电路 Download PDF

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Abstract

本发明涉及一种电容器，包括依次堆叠且间隔设置的多个导电层，相邻导电层之间设置有介质层，每一导电层均具有一个接触区，该接触区未被该导电层朝该多个导电层堆叠方向一侧的任一导电层所遮挡；沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层的接触区通过第一金属线电连接，该多个导电层中所有的偶数号的导电层的接触区通过第二金属线电连接。该多层堆叠结构的电容器形成多个电容并联的结构，有效提高单位面积的电容大小。本发明还提供一种集成该电容器的半导体集成电路和制造该电容器的制造方法。

Description

电容器、电容器的制造方法及半导体集成电路
技术领域
本发明涉及半导体集成电路制造领域，尤其涉及一种提高电容密度的多层堆叠结构的电容器及其制造方法，以及具有该电容器的半导体集成电路。
背景技术
当前，随着半导体集成电路制造技术的不断进步，其性能得到不断提升，同时也伴随着器件小型化和微型化的集成进程，要求在一定的区域内设置尽可能多的器件，以获得较高的集成性能。电容器作为集成电路中的重要组成单元，广泛运用于存储器、微波、射频、智能卡、高压和滤波等芯片中。为了获得较高的电容密度，目前通常采用的方法有三种，一是采用较高介电常数的介电材料来提高电容密度；但是由于目前可用的介电材料有限，而可以与现有工艺结合的介电材料更少，因此换用高介电常数材料的提升空间有限。二是根据物理学电容计算原理，减少两极板的距离也可以增大电容；而在具体电容器制造过程中既是减少介质层的厚度，但是降低介质层厚度，会引起在同等工作电压下，介质材料所承受的电场强度也相应增加，且由于介质材料的耐击穿程度是一定的，所以为了获得可靠的电容器件，减少被击穿损坏的危险，利用减少介质层的厚度来实现电容密度提高也是有限的。三是在单层电容器的结构下，利用起伏的形貌或者半球状晶粒，增加单位面积上的电容极板面积，但是这种方法，所能提高的幅度有限，而且工艺具有很大难度。
发明内容
鉴于以上内容，本发明提供一种提高电容密度的电容器、该电容器的制造方法及一种集成该电容器的半导体集成电路。
一种电容器，包括依次堆叠且间隔设置的多个导电层，相邻导电层之间设置有介质层，每一导电层均具有一个接触区，该接触区未被该导电层朝该多个导电层堆叠方向一侧的任一导电层所遮挡；沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层的接触区通过第一金属线电连接，该多个导电层中所有的偶数号的导电层的接触区通过第二金属线电连接。
一种半导体集成电路，集成上述电容器。
一种电容器的制造方法，包括如下步骤：
形成一堆叠结构，该堆叠结构包括依次堆叠且间隔设置的多个导电层，相邻导电层之间设置有介质层，每一导电层上存在未被其以后堆叠的各导电层遮挡的区域，该区域被至少一层介质层所覆盖；
在每一该未被后续堆叠的导电层遮挡的区域上的介质层上形成贯穿该介质层的接触孔，使得每一导电层的一部分曝露出来，定义该导电层曝露的部分为接触区；该贯穿该介质层上的全部接触孔通过同一刻蚀工艺形成；
形成第一金属线填充该接触孔，使沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层的接触区电连接；形成第二金属线填充该接触孔，使沿该多个导电层的堆叠方向，该多个导电层中所有的偶数号的导电层的接触区电连接。
本发明的电容器集成于半导体集成电路中。该第一导电层、第一金属线、第二金属线及各接触孔均可与该半导体集成电路内的结构同步形成，该多层堆叠结构的电容器在该半导体集成电路的金属走线之间堆叠形成多个电容并联结构，有效利用半导体集成电路中金属走线间的空间，提高电容密度，且工艺简单。
附图说明
图1为本发明第一实施例的电容器的平面俯视图。
图2为图1中电容器沿II-II方向的剖面示意图。
图3为本发明第二实施例的电容器的平面俯视图。
图4为图3中电容器沿IV-IV方向的剖面示意图。
图5一半导体电路的剖面示意图。
图6为本发明一实施例的半导体电路的剖面示意图。
图7～图11为图1中电容器的制造方法步骤图。
主要元件符号说明
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
以下通过具体实施例配合附图进行详细说明。
请一并参阅图1和图2，图1为本发明第一实施例的电容器1的平面俯视图，图2为图1所示电容器1沿II-II方向的剖面示意图。该电容器1为一多层堆叠式的电容器，其集成于半导体集成电路中，设置于该半导体集成电路的金属走线之间，其至少一个电极可与半导体集成电路的金属走线在同一道制造工艺中形成，至少一个介质层可与该半导体集成电路的介质层在同一道制造工艺中形成。该半导体集成电路为形成在硅基底上的半导体结构，如：大型集成电路、显示面板驱动电路等。
该电容器1包括依次交替堆叠的第一导电层10、第一介质层21、第二导电层11、第二介质层22和第三导电层12。该第一导电层10、第二导电层11、第三导电层12的面积依次减小。该第一导电层10具有第一接触区31，该第一接触区31未被该第二导电层11和第三导电层12遮挡，该第二导电层11具有第二接触区32，该接触区32未被该第三导电层12遮挡，该第三导电层12具有第三接触区33。第三导电层12与第二导电层11至少部分重叠设置，该第二导电层11与该第一导电层10至少部分重叠。在本实施例中，该第三导电层12的外轮廓的正投影落在该第二导电层11的外轮廓内，该第二导电层11的外轮廓的正投影落在该第一导电层10的外轮廓内。
保护层20设于该第三导电层12上，该保护层20上对应该第一接触区31处设有第一接触孔41，该第一接触孔41贯穿该保护层20、该第二介质层22和该第一介质层21连接该第一接触区31；该保护层20上对应对该第二接触区32处设有第二接触孔42，该第二接触孔42贯穿该保护层20和该第二介质层22连接该第二接触区32；该保护层20上对应对该第三接触区33处设有第三接触孔43，该第三接触孔43贯穿该保护层20连接该第三接触区33。第一金属线51延伸于第一接触孔41和第三接触孔43中，并连接该第一接触区31和第三接触区33，具体地，第一金属线51自该第一接触区31经由该第一接触孔41延伸至该保护层20的上表面，再自该保护层20上表面延伸至该第三接触孔43，经由该第三接触孔43与该第三接触孔33相连。在本实施例中，该第一金属线51在该保护层20上表面上的走线形状呈一U形。第二金属线52延伸至第二接触孔42中与该第二接触孔42电连接。
该第一导电层10、该第一介质层21、该第二导电层11构成第一电容(未标示)，该第三导电层12、该第二介质层22和该第二导电层11构成第二电容(未标示)，该第一电容和该第二电容并联。
请一并参阅图3和图4，图3为本发明第二实施例的多层堆叠结构的电容器2的平面俯视图，图4为该多层堆叠结构的电容器2沿IV-IV方向的剖面示意图。该多层堆叠结构的电容器2的结构与该多层堆叠结构的电容器1基本相同，区别在于，该第三导电层12和该保护层20之间还依次堆叠有第三介质层23和第四导电层13，该第四导电层13的面积小于该第三导电层12的面积，且该第四导电层13与该第三导电层12至少有部分重叠；该第四导电层13未遮挡该第一接触区31、该第二接触区32和该第三接触区33。该第四导电层13上具有第四接触区34，该保护层20上对应该第四接触区34处设有一第四接触孔44，该第四接触孔44贯穿该保护层20，该第二金属线52延伸于该第四接触孔44，并连接该第四接触区34和该第二接触区32，具体地，第二金属线52自该第四接触区34经由该第四接触孔44延伸至该保护层20的上表面，再自该保护层20上表面延伸至该第一接触孔43，经由该第一接触孔41与该第一接触孔31相连。在本实施例中，该第二金属线52在该保护层20上表面上的走线形状呈一U形。
该第三导电层12、第二介质层22和该第四导电层13构成一第三电容(未标示)，该第三电容与该第一电容、该第二电容并联。
依此类推，该第一导电层10和该保护层20之间可重复堆叠该介质层和导电层结构，形成交替堆叠的多个导电层和多个介质层。沿该多个导电层的堆叠方向，每一个导电层的面积依次减小；每一导电层均具有一接触区，该接触区未被该导电层朝该多个导电层堆叠方向一侧的任一导电层所遮挡；相应地，该保护层20上设有多个彼此绝缘的接触孔，该多个接触孔与该多个接触区一一对应设置，该多个接触孔仅仅贯穿该保护层20和覆盖在相应接触区上的每一介质层。第一金属线51延伸至相应的接触孔并连接沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层；第二金属线52延伸至相应的接触孔并连接沿该多个导电层的堆叠方向，该多个导电层中所有的偶数号的导电层，进而形成多个电容并联结构。
请一并参阅图5和图6，图5为半导体集成电路3的部分剖面示意图，图6为该半导体集成电路3中集成该电容器1部分剖面示意图。该半导体集成电路3形成于一硅基板30上，至少包括第一金属走线81和设于该第一金属走线81上的绝缘材料层82，该绝缘材料层82的厚度为几百纳米量级。第二金属走线83、第三金属走线84和第四金属走线85设于该绝缘材料层82的上方，该第二金属走线83通过一贯穿该绝缘材料层82的连接孔86与第一金属走线81电连接。该半导体集成电路3集成该电容器1，形成半导体集成电路4。该电容器1堆叠于该半导体集成电路3的金属走线之间，该半导体集成电路3的第一金属走线81可充当该电容器1的第一导电层10，该第一金属线51和第二金属线52可分别与该半导体集成电路的3的第三金属走线84及第四金属走线85一道工艺形成；该保护层20可与该绝缘材料层82一道工艺形成；该第一接触孔41、第二接触孔42和第三接触孔43可与该连接孔86用一道光罩(MASK)形成，仅在原来工艺步骤中的光罩上增加了打孔的数目，无需增加额外的光罩。各导电层可通过物理气相淀积形成，其材质可为铜、铝、钼等金属；各介质层和该绝缘材料层82可通过化学气相淀积形成，其材质可为如硅氧化物或硅氮化物等。
该半导体集成电路为形成在硅基底上的半导体结构，如大型集成电路、显示面板驱动电路等。该第一导电层10和保护层20之间的每一导电层和介质层的厚度均为几十纳米量级，堆叠于该半导体集成电路的金属走线之间几百纳米的空间内。该电容器有效利用半导体集成电路中金属线间的空间，提高单位面积的电容大小。
本发明还提供该电容器1的制造方法。请参阅图7～图11，图7～图11为本发明电容器1的制造方法步骤图。该方法包括如下步骤：
请参阅图7，在第一导电层10上依次堆叠形成第一介质层21和第二导电层11，该第二导电层11的面积小于该第一导电层10，从而使得该第一导电层10存在与该第二导电层11未重叠的第一区61，该未重叠的第一区61未被该第二导电层11所遮挡。
具体地，在一基板，如硅基板，上淀积第一金属层，对该第一金属层进行刻蚀以形成第一导电层10，在该第一导电层上淀积一第一绝缘材料以覆盖该第一导电层以形成一第一介质层21，在该第一介质层21上形成第二金属层，对该第二金属层进行图案化刻蚀，以在该第一导电层10上方形成该第二导电层11，该第二导电层11与该第一导电层10至少部分重叠，且该第二导电层11的面积小于该第一导电层10的面积，从而使得该第一导电层10存在与该第二导电层11未重叠的第一区61。
请参阅图8，在该第二导电层11上依次堆叠形成一第二介质层22和一第三导电层12，该第三导电层12的面积小于该第二导电层11，从而使得该第二导电层11存在与该第三导电层12未重叠的第二区62，该未重叠的第二区62未被该第三导电层12所遮挡。
具体地，淀积一第二绝缘材料层在该第二导电层11上以形成一第二介质层22，进一步淀积一第三金属层，对应该第二导电层11所在处对该第三金属层进行图案化刻蚀以形成第三导电层12，使得该第三导电层12与该第二导电层11至少部分重叠，且该第三导电层12的面积小于该第二导电层11的面积，从而使得该第二导电层11存在与该第三导电层12未重叠的第二区62。
请参阅图9，淀积一第三绝缘材料层在该第三导电层12上并平坦化该绝缘材料层形成保护层20。该保护层20也为一介质层。
请参阅图10，在该保护层20上对应该第一区61定义一第一接触孔区71，对应该第二区62定义一第二接触孔区72，对应该第三导电层12定义一第三接触孔区73，分别对应该第一接触孔区71、第二接触孔区72及该第三接触孔区73对该保护层20及各介质层同步刻蚀形成第一接触孔41、第二接触孔42和第三接触孔43；其中，该第一接触孔41贯穿该保护层20、覆盖在该第一导电层10上的第一介质层21及第二介质层22并曝露出部分第一导电层10，该曝露出的区域定义为第一接触区31，该第二导电层11贯穿该保护层20和覆盖在该第二导电层11上第二介质层22，并曝露出部分第二导电层11，该曝露出的区域定义为第二接触区32，该第三接触孔43贯穿该保护层20并曝露出该第三导电层12，该导电层曝露出的区域定义为第三接触区33。对该保护层20与各介质层的刻蚀采用同一刻蚀液在同一道制造工艺进行，即，该贯穿该介质层上的全部接触孔通过同一刻蚀工艺形成。该刻蚀液不对金属材料造成蚀刻，从而避免误蚀刻。
请参阅图11，形成第一金属线51填充该第一接触孔41和第三接触孔中43，使该第一接触区31与第三接触区33通过该第一金属线51电连接；形成第二金属线52填充该第二接触孔42，使该第二接触区32通过该第二接触孔42与该第二金属线52连接。其中，形成该第一金属线与第二金属线的步骤可为半导体集成电路制造中的常用工艺，在此不再赘述。该第一金属线和第二金属线可在一道工艺中形成。
这样便形成了上述电容器1。
在形成该保护层20之前，可重复形成介质层和导电层的交替堆叠，即在该第二导电层11上形成多个介质层和多个导电层交替堆叠结构；沿该多个导电层的堆叠方向，每一个导电层的面积依次减小，每一导电层上均具有未被其以后堆叠的各导电层遮挡的区域。
相应地，该保护层20上对应每一导电层的该区域定义有一个接触孔区，该接触孔区彼此不重叠，分别对应该每一接触孔区对该保护层20及各介质层同步刻蚀形成多个接触孔，该多个接触孔贯穿该保护层20及各介质层并曝露出相应的部分导电层，将该导电层曝露出的区域定义为接触区，第一金属线51延伸至相应的接触孔并连接沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层；第二金属线52延伸至相应的接触孔并连接沿该多个导电层的堆叠方向，该多个导电层中所有的偶数号的导电层，进而形成多个电容并联结构。
如前所述，该电容器集成于半导体集成电路中，该电容器的第一导电层10、第一金属线51和第二金属线52可与半导体集成电路的金属走线在同一道制造工艺中形成，该保护层20可与半导体集成电路的绝缘材料层在同一道制造工艺中形成，仅需在二者之间增加其中各导电层和介质层的淀积工艺以及各导电层的图案化工艺。各导电层可通过物理气相淀积形成，其材质可为铜、铝、钼等金属；各介质层可通过化学气相淀积形成，其材质可为如硅氧化物或硅氮化物等。该第一导电层10和保护层20之间的每一导电层和介质层的厚度均为几十纳米量级，堆叠于半导体集成电路的金属走线之间，有效提高了该半导体集成电路的电容密度。该接触孔可与半导体电路中原有连接孔用一道光罩(MASK)形成，仅在原来工艺步骤中的光罩上增加了打孔的数目，无需增加额外的光罩。该半导体集成电路为形成在硅基底上的半导体结构，如：大型集成电路、显示面板驱动电路等。
以上已描述本发明的代表实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更与修改。倘若这些变更与修改属于本发明权利要求极其等同技术范围，则本发明也意图包含这些变更与修改。

Claims (10)

1.一种电容器，包括依次堆叠且间隔设置的多个导电层，相邻导电层之间设置有介质层，其特征在于：每一导电层均具有一个接触区，该接触区未被该导电层朝该多个导电层堆叠方向一侧的任一导电层所遮挡；沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层的接触区通过第一金属线电连接，该多个导电层中所有的偶数号的导电层的接触区通过第二金属线电连接。
2.如权利要求1所述的电容器，其特征在于：沿该多个导电层的堆叠方向，每一导电层的面积依次减小。
3.如权利要求1所述的电容器，其特征在于：每一接触区通过一接触孔与该第一金属线或第二金属线相连，该接触孔贯穿覆盖该接触区的每一介质层，该第一金属线和第二金属线伸入该接触孔实现与该接触区电连接。
4.如权利要求1所述的电容器，其特征在于：还包括一保护层覆盖于该多个导电层上，该保护层上设有多个彼此绝缘的接触孔，该多个接触孔与该多个接触区一一对应设置；该多个接触孔一一将该奇数号的导电层的接触区与该第一金属线相连，将该偶数号的导电层的接触区与该第二金属线相连。
5.如权利要求1所述的电容器，其特征在于：该多层堆叠结构的电容器集成于一半导体集成电路中，该半导体集成电路包括至少三条金属走线、绝缘材料层和连接孔，沿该多个导电层的堆叠方向最底层的导电层、第一金属线和第二金属线分别与该至少三条金属走线一道工艺形成，该接触孔与该连接孔一道工艺形成。
6.一种半导体集成电路，其特征在于：包括如权利要求1～5任意一项所述的电容器。
7.一种电容器的制造方法，其特征在于，包括如下步骤：
形成一堆叠结构，该堆叠结构包括依次堆叠且间隔设置的多个导电层，相邻导电层之间设置有介质层，每一导电层上存在未被其以后堆叠的各导电层遮挡的区域，该区域被至少一层介质层所覆盖；
在每一该未被后续堆叠的导电层遮挡的区域上的介质层上形成贯穿该介质层的接触孔，使得每一导电层的一部分曝露出来，定义该导电层曝露的部分为接触区；该贯穿该介质层上的全部接触孔通过同一刻蚀工艺形成；
形成第一金属线填充该接触孔，使沿该多个导电层的堆叠方向，该多个导电层中所有的奇数号的导电层的接触区电连接；形成第二金属线填充该接触孔，使沿该多个导电层的堆叠方向，该多个导电层中所有的偶数号的导电层的接触区电连接。
8.如权利要求7所述的电容器的制造方法，其特征在于：该堆叠结构形成于一硅基板上，该硅基板上还形成有一半导体集成电路，该电容器集成于该半导体集成电路中，该半导体集成电路包括至少三条金属走线、绝缘材料层和连接孔，该第一导电层、第一金属线和第二金属线分别与该至少三条金属走线一道工艺形成，该接触孔与该连接孔一道工艺形成。
9.如权利要求7所述的电容器的制造方法，其特征在于，还包括：在形成该接触孔前，在该堆叠结构上形成一保护层，该保护层为一介质层。
10.如权利要求7所述的电容器的制造方法，其特征在于，该堆叠结构的形成方法为：在第一导电层上依次形成第一介质层和第二导电层，图案化该第二导电层，使得该第二导电层的面积比该第一导电层小，重复上述工艺形成多个介质层和导电层交替堆叠结构，沿该多个导电层的堆叠方向，每一导电层的面积依次减小。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979915A (zh) * 2019-03-29 2019-07-05 上海华虹宏力半导体制造有限公司 一种mim电容结构及其制备方法
CN110071096A (zh) * 2019-03-13 2019-07-30 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容及制作方法
CN111788649A (zh) * 2020-01-08 2020-10-16 深圳市汇顶科技股份有限公司 电容器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1635595A (zh) * 2003-12-29 2005-07-06 中芯国际集成电路制造(上海)有限公司 增加金属－绝缘体－金属电容器的单位面积电容密度的方法
CN1697124A (zh) * 2004-05-12 2005-11-16 联华电子股份有限公司 电容的制作方法
CN101197371A (zh) * 2006-12-06 2008-06-11 上海华虹Nec电子有限公司 一种耦接电容结构及其制造方法
CN101414606A (zh) * 2007-10-16 2009-04-22 东部高科股份有限公司 半导体器件中的叠层电容器及其制造方法
CN102347282A (zh) * 2010-07-27 2012-02-08 St微电子(格勒诺布尔2)有限公司 包括无源组件电容器的半导体器件及制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1635595A (zh) * 2003-12-29 2005-07-06 中芯国际集成电路制造(上海)有限公司 增加金属－绝缘体－金属电容器的单位面积电容密度的方法
CN1697124A (zh) * 2004-05-12 2005-11-16 联华电子股份有限公司 电容的制作方法
CN101197371A (zh) * 2006-12-06 2008-06-11 上海华虹Nec电子有限公司 一种耦接电容结构及其制造方法
CN101414606A (zh) * 2007-10-16 2009-04-22 东部高科股份有限公司 半导体器件中的叠层电容器及其制造方法
CN102347282A (zh) * 2010-07-27 2012-02-08 St微电子(格勒诺布尔2)有限公司 包括无源组件电容器的半导体器件及制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071096A (zh) * 2019-03-13 2019-07-30 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容及制作方法
CN110071096B (zh) * 2019-03-13 2021-09-10 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容的制作方法
CN109979915A (zh) * 2019-03-29 2019-07-05 上海华虹宏力半导体制造有限公司 一种mim电容结构及其制备方法
CN111788649A (zh) * 2020-01-08 2020-10-16 深圳市汇顶科技股份有限公司 电容器及其制作方法

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