CN108735719A - 电容器及制造该电容器的方法 - Google Patents

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Abstract

本发明提供一种电容器及制造该电容器的方法。所述电容器包括主体，所述主体包括基板和设置在所述基板上的电容层。所述基板包括：多个第一沟，从所述基板的一个表面穿至所述基板的内部；以及第一电容器层，设置在所述基板的所述一个表面上和所述第一沟中。所述第一电容器层包括第一介电层和设置在所述第一介电层的相对侧上的第一电极和第二电极。所述电容层包括：多个第二沟，从所述电容层的一个表面穿至所述电容层的内部；以及第二电容器层，设置在所述电容层的所述一个表面上和所述第二沟中。所述第二电容器层包括第二介电层和设置在所述第二介电层的相对侧上的第三电极和第四电极。

Description

电容器及制造该电容器的方法
本申请要求于2017年4月25日提交到韩国知识产权局的第10-2017-0053039号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种电容器及制造该电容器的方法。
背景技术
诸如智能电话、可穿戴装置等的便携式信息技术(IT)产品正在变薄。为了使装置的这样的变薄成为可能，装置中的无源元件本身变薄，以减小整个封装件的厚度。
为此，对能够实现与多层陶瓷电容器相比更薄的厚度的薄膜电容器的要求已经增加。
薄膜电容器在下述方面具有优点：可利用薄膜技术实现薄的电容器。
另外，薄膜电容器在下述方面具有优点：不同于根据现有技术的多层陶瓷电容器，薄膜电容器具有低的等效串联电感(ESL)，因此已经考虑薄膜电容器在应用处理器(AP)中作为去耦电容器(decoupling capacitor)的应用。
为了如上所述将薄膜电容器在应用处理器中用作去耦电容器，已经以焊盘侧电容器(LSC，land-side capacitor)的形式制造薄膜电容器。
然而，在现有埋入式电容器的情况下，如果在电容器中识别到缺陷，则不可能重做电容器，结果在仅仅电容器不合格时整个装置便可被认定为损失，由此导致显著的损失费用。因此，存在以可重做的焊盘侧电容器(LSC)的形式实现薄膜电容器的需求。
同时，由于LSC型薄膜电容器设置在焊球之间，因此薄膜电容器应该被设计为具有尽可能小的尺寸，以显著地减小焊球去除面积。
同时，已经进行了对将能够增大对实现电容做出贡献的表面面积的沟型结构应用到薄膜电容器的技术的研究，以增大薄膜电容器的电容。
然而，上述沟型结构具有下述问题：在形成具有较深的深度的沟以增大电容的情况下，工艺和材料可能受到限制。
因此，需要一种能够在考虑工艺难度和材料本身的限制的同时增大总表面面积的新型结构。
发明内容
本公开的一方面可提供一种电容器和制造该电容器的方法，所述电容器具有能够显著地增大电容器的电容的结构。
根据本公开的一方面，一种电容器可包括主体，所述主体包括基板和设置在所述基板上的电容层。所述基板可包括：多个第一沟，从所述基板的一个表面穿至所述基板的内部；以及第一电容器层，设置在所述基板的所述一个表面上和所述第一沟中，并且所述第一电容器层包括第一介电层和交替地设置的第一电极和第二电极，且所述第一介电层插设在所述第一电极和所述第二电极之间。所述电容层可包括：多个第二沟，从所述电容层的一个表面穿至所述电容层的内部；以及第二电容器层，设置在所述电容层的所述一个表面上和所述第二沟中，并且所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且所述第二介电层插设在所述第三电极和所述第四电极之间。
根据本公开的另一方面，一种制造电容器的方法可包括：通过蚀刻基板形成从所述基板的一个表面穿至所述基板的内部的第一沟；以及在所述基板的所述一个表面上和所述第一沟中形成第一电容器层，所述第一电容器层包括第一介电层和交替地设置的第一电极和第二电极，且所述第一介电层插设在所述第一电极和所述第二电极之间。在所述基板的所述一个表面上形成电容层；通过蚀刻所述电容层形成从所述电容层的一个表面穿至所述电容层的内部的第二沟。在所述电容层的所述一个表面上和所述第二沟中形成第二电容器层，所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且所述第二介电层插设在所述第三电极和所述第四电极之间。
根据本公开的又一方面，一种电容器可包括第一电容器层和第二电容器层。所述第一电容器层包括第一介电层和设置在所述第一介电层的相对侧上的第一电极和第二电极，其中，所述第一电容器层、所述第一介电层和所述第一电极以及所述第二电极均包括平坦部和在所述平坦部的一侧上延伸的U形部。所述第二电容器层设置在所述第一电容器层的所述平坦部的另一侧上，并且所述第二电容器层包括第二介电层和设置在所述第二介电层的相对侧上的第三电极和第四电极。所述第二电容器层、所述第二介电层和所述第三电极以及所述第四电极均包括平坦部和从所述平坦部延伸的U形部。所述第一电容器层的所述U形部的深度和宽度中的至少一个分别不同于所述第二电容器层的所述U形部的深度和宽度。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其它方面、特征及优点将被更清楚地理解，附图中：
图1是示意性地示出根据本公开中的示例性实施例的电容器的透视图；
图2是示出沿着图1的线I-I’截取的电容器的截面图的一部分的放大示图；
图3是示出根据本公开中的示例性实施例的如同透过电容器的透明盖层看到的第一连接电极和第二连接电极的设置的示图；
图4是示出沿着图1的线I-I’截取的电容器的截面图的一部分的放大示图，且示出n型杂质掺杂在基板的一个表面、电容层的一个表面以及第一沟的表面和第二沟的表面上的示例；
图5示出了根据本公开中的示例性实施例的电容器的第一外电极和第二外电极以下电极的形式设置的示例；
图6是示意性地示出根据本公开中的另一示例性实施例的制造电容器的方法的流程图；以及
图7至图25示意性地示出根据本公开中的另一示例性实施例的制造电容器的每个工艺步骤。
具体实施方式
在下文中，将参照附图详细地描述本公开的示例性实施例。
附图中所示出的X方向、Y方向和Z方向可分别指的是长度方向、宽度方向和厚度方向，或者可顺序地分别由第一方向、第二方向和第三方向来表示。
图1是示意性地示出根据本公开中的示例性实施例的电容器100的透视图，图2是示出沿着图1的线I-I’截取的电容器的截面图的一部分的放大示图，图3是示出根据本公开中的示例性实施例的如同透过电容器的透明盖层看到的第一连接电极和第二连接电极的设置的示图。
在下文中，将参照图1至图3描述根据本公开中的示例性实施例的电容器100。
根据本公开中的示例性实施例的电容器100可包括主体101以及设置在主体101的外部上的第一外电极191和第二外电极192。
主体101的形状不受特别地限制，而是一般可以呈六面体形状。另外，主体101在尺寸方面不受特别地限制，而是可具有例如0.6mm×0.3mm(例如，在图1的X-Y平面中)的尺寸，并且可以为1.0μF或大于1.0μF的高度堆叠和高电容薄膜电容器。
主体101可包括基板110以及设置在基板110上的电容层121和122。被包括在主体101中的所有的电容层121和122可联合地构成电容部120。
基板110可由从Si、SiO2、Al2O3、MgO、LaAlO3和SrTiO3中选择的任一者或其组合形成。然而，在电容层121和122由多晶硅形成的情况下，基板110可由硅形成，以增加基板110与电容层121和122之间的粘合。例如，可使用硅晶片作为基板110。
从基板110的一个表面(例如，基板110的顶表面)穿至基板110的内部的多个第一沟130可设置在基板110中并延伸到基板110内。
可通过蚀刻基板110的一个表面形成第一沟130。
第一沟130可形成为沿着第一(X)方向延长，或者可沿着第一(X)方向以预定间隔有规律地形成。然而，在本公开中，将基于第一沟130形成为沿着第一(X)方向延长的情况提供描述。
在基板110的一个表面和第一沟130上设置第一电容器层140，第一电容器层140包括第一介电层145以及一次或更多次交替地设置的第一电极141和第二电极142，第一介电层145插设在第一电极141和第二电极142之间。
在第一沟130的表面(即，第一沟130的下表面和侧壁表面)和基板110的一个表面上设置绝缘层181。例如，绝缘层181可设置在第一沟130的表面和第一电容器层140之间。在一个示例中，第一沟130可具有约26μm的深度以及约1.2μm的宽度。绝缘层181可由氧化硅(SiO2)形成，但不限于此。
设置在第一沟130的表面和基板110的一个表面上的绝缘层181可显著地减少可在第一电容器层140的第一电极141和基板110之间发生的漏电现象。
第一电容器层140可包括至少一个第一介电层145。例如，参照图2，在被包括在第一电容器层140中的第一介电层145的数量为二的情况下，可在第一沟130和基板110的一个表面上顺序地堆叠第一电极141、第一介电层145、第二电极142、第一介电层145和第一电极141。举例来说，第一电容器层140可设置在基板110的其中形成有第一沟130的相同的一个表面上。
第一电极141和第二电极142中的每个可由导电材料形成。第一电极141和第二电极142的材料可根据第一介电层145中所使用的材料而确定。在第一介电层145由诸如金属氧化物等的顺电材料形成的情况下，第一电极141和第二电极142的材料可包括金属氮化物。例如，第一电极141和第二电极142可由TiN形成，但不限于此。
第一电极141和第二电极142可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成，但不限于此。
第一介电层145可由诸如金属氧化物等的顺电材料形成。第一介电层145可包含诸如Al2O3、ZrO2、HfO2等的金属氧化物中的任一者或其组合。第一介电层145可包含作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物且由作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物形成。可选择地，第一介电层145还可由复合层形成，以改善防漏电性能。在第一介电层145由复合层形成的情况下，第一介电层145可为ZrO2-Al2O3-ZrO2复合层。
第一介电层145可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成，但不限于此。
第一电极141和第二电极142可彼此面对地设置，且第一介电层145插设在第一电极141和第二电极142之间，从而在具有不同极性的电压被分别施加到第一电极141和第二电极142时，第一电容器层140可作为电容器来运行。
即，第一电极141和第二电极142可交替地设置，且第一介电层145插设在第一电极141和第二电极142之间，因此，可形成具有金属-绝缘体-金属(MIM)结构的第一电容器层140。
根据示例，第一电容器层140、第一介电层145、第一电极141以及第二电极142可均包括平坦部和在所述平坦部的一侧上延伸的U形部。
当第一电容器层140设置在第一沟130上/中时，由于第一沟130的结构，可在第一沟130的中央的上部上形成空间。上述空间会导致在下面将要描述的电容部120中形成裂纹。因此，可在第一电容器层140设置在第一沟130上之后剩余的空间中设置第一填料部131。
第一填料部131可由诸如钨(W)的导体或诸如多晶硅的半导体形成。在第一填料部131由导体或半导体形成的情况下，与第一填料部131相邻的电极中的电阻可显著地减小。在第一填料部131由钨(W)形成的情况下，与多晶硅不同，没必要执行高温热处理。例如，可通过溅射钨(W)来形成第一填料部131。
绝缘层181可设置在第一电容器层140上。设置在第一电容器层140上的绝缘层181可由氧化硅(SiO2)形成，但不限于此。在设置在第一电容器层140上的绝缘层181由氧化硅(SiO2)形成的情况下，可通过利用多晶硅或者非晶硅形成第一电容层121来提高基板110和第一电容层121之间的粘合。
基板110的表面面积可通过在基板110中形成第一沟130来增加，从而可增大第一电容器层140的电容。由于在基板110中使用的材料上的限制和第一沟130的结构上的限制，所以在使用第一沟130增大基板110的表面面积方面受到限制。
然而，在根据本公开中的示例性实施例的电容器100中，通过在厚度(Z)方向上形成电容层121和122，可克服上述限制并且可增大电容器100的电容。
根据本公开中的示例性实施例的电容器100还可包括设置在基板110上的第一电容层121。第一电容层121可通过使用沉积法在其上形成有第一电容器层140的基板110上生长多晶硅而形成。第一电容层121的厚度可为2μm至5μm，但不限于此。当第一电容层121的厚度小于2μm时，可难以将第二沟150形成为具有足够的深度，导致增大电容器100的电容的效果可能不足；当第一电容层121的厚度大于5μm时，形成第一电容层121时的工艺难度可增加，过度耗费成本和时间来形成第一电容层121，并且由于第一电容层121中出现的缺陷可使防漏电性能劣化。
相比之下，第一电容层121可通过使用沉积法在其上形成有第一电容器层140的基板110上生长非晶硅而形成。与多晶硅相比，在第一电容层121由非晶硅形成的情况下，沉积温度低且沉积速率快，使得第一电容层121可形成为比在第一电容层121由多晶硅形成的情况下的厚度厚。在第一电容层121由非晶硅形成的情况下，第一电容层121可按照达到10μm的厚度生长。
这里，绝缘层181可设置在基板110和第一电容层121之间。
从第一电容层121的一个表面穿至第一电容层121的内部的多个第二沟150可设置在(或形成在)第一电容层121中。
可通过蚀刻第一电容层121的一个表面形成第二沟150。
第二沟150可形成为沿着第一(X)方向延长，或者可沿着第一(X)方向以预定间隔有规律地形成。然而，在本公开中，将基于第二沟150形成为沿着第一(X)方向延长的情况提供描述。
与第一沟130相比，第二沟150可具有更窄的宽度和/或更浅的深度。这里，每单位面积设置的第二沟150的数量可大于第一沟130的数量，以充分地增大设置于第一电容层121上的第二电容器层160的电容。
第二电容器层160设置在第二沟150和第一电容层121的一个表面上，第二电容器层160包括第二介电层165和交替地设置的第三电极161和第四电极162，且第二介电层165插设在第三电极161和第四电极162之间。
可在第二沟150的表面(即，第二沟150的下表面和侧壁表面)上设置绝缘层181。例如，绝缘层181可设置在第二沟150的表面和第二电容器层160之间。绝缘层181可由氧化硅(SiO2)形成，但不限于此。第二沟150的深度可比第一电容层121的厚度浅。例如，第二沟150可具有3μm至7μm的深度。另外，第二沟150可具有0.22μm至0.35μm的宽度。这里，第二沟150可具有大约20:1的高宽比。
设置在第二沟150的表面上的绝缘层181可显著地减少可在第二电容器层160的第三电极161和第一电容层121之间发生的漏电现象。
第二电容器层160可包括至少一个第二介电层165。例如，参照图2，在被包括在第二电容器层160中的第二介电层165的数量为二的情况下，可在第二沟150和第一电容层121的一个表面上顺序地堆叠第三电极161、第二介电层165、第四电极162、第二介电层165和第三电极161。
第三电极161和第四电极162可由导电材料形成。第三电极161和第四电极162的材料可根据第二介电层165中所使用的材料而确定。在第二介电层165由诸如金属氧化物等的顺电材料形成的情况下，第三电极161和第四电极162的材料可包括金属氮化物。例如，第三电极161和第四电极162可由TiN形成，但不限于此。
第三电极161和第四电极162可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成，但不限于此。
第二介电层165可由诸如金属氧化物等的顺电材料形成。第二介电层165可包含诸如Al2O3、ZrO2、HfO2等的金属氧化物中的任一者或其组合。第二介电层165可包含作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物且由作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物形成。可选择地，第二介电层165还可由复合层形成，以改善防漏电性能。在第二介电层165由复合层形成的情况下，第二介电层165可为ZrO2-Al2O3-ZrO2复合层。
第二介电层165可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成，但不限于此。
第三电极161和第四电极162可彼此面对地设置，且第二介电层165插设在第三电极161和第四电极162之间，从而在具有不同极性的电压被分别施加到第三电极161和第四电极162时，第二电容器层160可作为电容器来运行。
即，第三电极161和第四电极162可交替地设置，且第二介电层165插设在第三电极161和第四电极162之间，因此，可形成具有金属-绝缘体-金属(MIM)结构的第二电容器层160。
根据示例，第二电容器层160、第二介电层165、第三电极161以及第四电极162可均包括平坦部和从所述平坦部延伸的U形部。
当第二电容器层160设置在第二沟150上时，由于第二沟150的结构，可在第二沟150的中央的上部上形成空间。上述空间会导致在电容部120中产生裂纹。因此，可在第二电容器层160设置在第二沟150上之后剩余的空间中设置第二填料部151。
第二填料部151可由诸如钨(W)的导体或诸如多晶硅的半导体形成。在第二填料部151由导体或半导体形成的情况下，与第二填料部151相邻的电极中的电阻可显著地减小。在第二填料部151由钨(W)形成的情况下，与多晶硅不同，没必要执行高温热处理。例如，可通过溅射钨(W)来形成第二填料部151。
绝缘层181可设置在第二电容器层160上。设置在第二电容器层160上的绝缘层181可由氧化硅(SiO2)形成，但不限于此。在设置在第二电容器层160上的绝缘层181由氧化硅(SiO2)形成的情况下，可通过利用多晶硅或者非晶硅形成下面要描述的第二电容层122来提高第一电容层121和第二电容层122之间的粘合。
还可在第一电容层121上设置第二电容层122。与第一电容层121同样地，第二沟150和第二电容器层160可形成在第二电容层122中。然而，设置在第一电容层121和第二电容层122中的第二沟150可具有彼此不同的宽度和/或深度，但不限于此。
第一电容层121和第二电容层122可构成电容部120。然而，电容部120不限于此，并且电容部120可更一般地包括两个或更多个电容层。这里，绝缘层(例如，181)可设置在各电容层之间。
第一电极141、第二电极142、第三电极161和第四电极162可通过第一连接电极171或第二连接电极172分别电连接到第一外电极191和第二外电极192中的相应的一个。
第一连接电极171可设置为从电容层121和122的一个表面贯穿至第一电极141。另外，第二连接电极172可设置为从电容层121和122的一个表面贯穿至第二电极142。
第一连接电极171可连接至第一电极141和第三电极161，第二连接电极172可连接至第二电极142和第四电极162。绝缘层181可设置在第一连接电极171与第二电极142之间以及第一连接电极171与第四电极162之间。绝缘层181可设置在第二连接电极172与第一电极141之间以及第二连接电极172与第三电极161之间。
由于第一连接电极171连接至第一电极141和第三电极161，并且第二连接电极172连接至第二电极142和第四电极162，所以不管介电层的数量如何，可同时执行用于连接外电极和第一至第四电极的配线设计。
参照图3，第一外电极191和第二外电极192可设置在主体101的第一(X)方向上的两个端表面上。第一外电极191和第二外电极192可通过将主体101的第一(X)方向上的两个端表面浸于包含导电材料的膏中而形成。如有需要，第一外电极191和第二外电极192还可包括形成在其上的镀层。
这里，第一连接电极171的上部可延伸为沿着主体101的第一(X)方向延长，使得第一连接电极171的第一(X)方向上的一个端部可连接至第一外电极191。第一连接电极171的第一(X)方向上的另一端部可设置为与第二外电极192分开，使得第一连接电极171和第二外电极192彼此不接触。第一连接电极171的贯穿电容部的部分可形成为沿着第一(X)方向连续地延长，或者可形成为沿着第一(X)方向以预定间隔设置的过孔(via)的形式，但不限于此。
第二连接电极172的上部可延伸为沿着主体101的第一(X)方向延长，使得第二连接电极172的第一(X)方向上的一个端部可连接至第二外电极192。第二连接电极172的第一(X)方向上的另一端部可设置为与第一外电极191分开，使得第二连接电极172和第一外电极191彼此不接触。第二连接电极172的贯穿电容部的部分可形成为沿着第一(X)方向连续地延长，或者可形成为沿着第一(X)方向以预定间隔设置的过孔的形式，但不限于此。
绝缘层182可设置在被设置在主体101的最上部的第二电容器层160上。这里，设置在第二电容器层160上的绝缘层182可由氧化硅(SiO2)形成，但不限于此。第一连接电极171和第二连接电极172的最上部可通过绝缘层182而彼此绝缘。在一些实施例中，绝缘层182可设置在第二电容器层160与第一连接电极171和第二连接电极172之间。
盖层183可设置在连接电极171和172以及绝缘层182上。盖层183可由诸如环氧树脂的聚合树脂形成，但不限于此。盖层183可用于保护电容器100不受外部撞击、导电的外部材料等的影响。
作为示出沿着图1的线I-I’截取的电容器的截面图的一部分的放大示图的图4示出了n型杂质掺杂在基板110的一个表面、第一电容层121的一个表面和第二电容层122的一个表面以及第一沟130的表面和第二沟150的表面上的示例。
与图2中示出的电容器100不同的是，图4中示出的电容器100’可包括第一电极141’和第三电极161’，第一电极141’和第三电极161’是通过将n型杂质掺杂在基板110的一个表面、第一电容层121的一个表面和第二电容层122的一个表面以及第一沟130的表面和第二沟150的表面上而取代绝缘层来形成的。
在这种情况下，可通过顺序地堆叠通过掺杂n型杂质形成的第一电极141’、第一介电层145、第二电极142、第一介电层145和第一电极141来形成第一电容器层140。另外，可通过顺序地堆叠通过掺杂n型杂质形成的第三电极161’、第二介电层165、第四电极162、第二介电层165和第三电极161来形成第二电容器层160。
图5示出了根据本公开中的示例性实施例的电容器100”的第一外电极191’和第二外电极192’以下电极的形式设置的示例。
盖层183(见图2)可设置在主体101上。这里，参照图5，第一外电极191’和第二外电极192’可设置在主体101的上部(即，盖层的上部)上。例如，第一外电极191’和第二外电极192’可形成为沿着垂直于第一(X)方向的第二(Y)方向延长。然而，第一外电极191’和第二外电极192’不限于此，而是还可以或可选择地形成为沿着第一(X)方向延长。
第一外电极191’可通过穿透盖层(例如，183)的至少一个第一导电过孔连接到第一连接电极171，第二外电极192’可通过穿透盖层(例如，183)的至少一个第二导电过孔连接到第二连接电极172。
图6是示意性地示出根据本公开中的另一示例性实施例的制造电容器的方法的流程图；以及图7至图25示意性地示出根据本公开中的另一示例性实施例的制造电容器的方法的每个工艺。
根据本公开中的另一示例性实施例的制造电容器的方法可包括如下顺序的步骤：准备基板(S110)；通过蚀刻基板来形成从基板的一个表面穿至基板的内部的第一沟(S120)；在第一沟和基板的一个表面上形成第一电容器层，所述第一电容器层包括第一介电层和交替地设置的第一电极和第二电极，且第一介电层插设在第一电极和第二电极之间(S130)；在基板的一个表面上形成电容层(S140)；通过蚀刻电容层来形成从电容层的一个表面穿至电容层的内部的第二沟(S150)；以及，在第二沟和电容层的一个表面上形成第二电容器层，所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且第二介电层插设在第三电极和第四电极之间(S160)。
在下文中，将参照图7至图25描述各个工艺。
参照图7，首先，可准备基板(S110)。
基板110可由从Si、SiO2、Al2O3、MgO、LaAlO3和SrTiO3中选择的任一者或其组合形成。例如，可使用硅晶片作为基板110。
基板110的形状不受特别地限制，但通常地，可呈六面体形状。
接下来，如图8中所示，可通过蚀刻基板110来形成从基板110的一个表面穿至基板110的内部的第一沟130(S120)。
为了形成第一沟130，可在基板110上形成光刻胶。接着，可利用具有与第一沟130对应的形状的掩膜对光刻胶进行曝光和显影，由此进行图案化。此后，可通过诸如反应离子蚀刻(RIE)法的蚀刻法形成呈图案化形状的第一沟130。第一沟130可形成为沿着基板110的第一(长度/X)方向延长。可选择地，多个第一沟130还可形成为按照预定距离在第一方向上彼此分开。另外，多个第一沟130可形成为彼此平行，并且在垂直于基板110的第一方向的第二(宽度/Y)方向上彼此分开。这里，形成为在第二方向上彼此相邻的第一沟130可形成单个组或多个组。当形成多个组的第一沟130时，第一沟130可形成为使得所述组按照合适的距离彼此分开。
接下来，如图9中所示，可在第一沟130和基板110的一个表面上形成第一电容器层140，第一电容器层140包括第一介电层145和设置为彼此面对的第一电极141和第二电极142，且第一介电层145插设在第一电极141和第二电极142之间(S130)。
更详细地，为了防止在第一电容器层140和基板110之间的漏电现象，可在基板110的一个表面和第一沟130的表面上形成绝缘层181。绝缘层181可由氧化硅(SiO2)形成，但不限于此。绝缘层181可通过在氧气气氛下对基板110的一个表面和第一沟130的表面进行氧化而形成。
然而，尽管未示出，还可通过将n型杂质注入到基板110的一个表面和第一沟130的表面中形成n型杂质层来取代形成绝缘层181，因此，n型杂质层可执行第一电极141的作用。
可利用原子层沉积(ALD)法或原子气相沉积(AVD)法在基板110的一个表面和第一沟130的表面上形成第一电极141。
第一电极141可利用导电材料形成。第一电极141的材料可根据第一介电层145的材料而确定。在第一介电层145由诸如金属氧化物等的顺电材料形成的情况下，第一电极141的材料可包括金属氮化物。例如，第一电极141可由TiN形成，但不限于此。
可在第一电极141上形成第一介电层145。第一介电层145可由诸如金属氧化物等的顺电材料形成。第一介电层145可包含诸如Al2O3、ZrO2、HfO2等的金属氧化物中的任一者或其组合。第一介电层145可包含作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物且由作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物形成。可选择地，第一介电层145还可由复合层形成，以改善防漏电性能。在第一介电层145由复合层形成的情况下，第一介电层145可为ZrO2-Al2O3-ZrO2复合层。
第一介电层145可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成，但不限于此。
可在第一介电层145上形成第二电极142。第二电极142可利用与第一电极141的材料和方法相同的材料和方法形成，但不限于此。
如图9中所示，第一电容器层140可通过重复形成如上所述的第一电极141、第一介电层145和第二电极142而使得第一电极141和第二电极142交替地设置而形成。此外，另外的层可通过重复形成第一介电层145、第二电极142、第一介电层145和第一电极141而被包括在第一电容器层140中。
在第一电容器层140设置在第一沟130上时，由于第一沟130和设置在其中的第一电容器层140的结构，可在第一沟130的中央的上部上形成空间(例如，凹陷或间隙)。上述空间会导致在下述将要形成在第一电容器层140上的电容部120中形成裂纹。因此，可在第一电容器层140设置在第一沟130上之后剩余的空间中设置第一填料部131。
第一填料部131可由诸如钨(W)的导体或诸如多晶硅的半导体形成。在第一填料部131由导体或半导体形成的情况下，与第一填料部131相邻的电极中的电阻可显著地减小。在第一填料部131由钨(W)形成的情况下，与多晶硅不同，没必要执行高温热处理。例如，可通过溅射钨(W)来形成第一填料部131。
在形成第一电容器层140时，可在基板110的一个表面上设置绝缘层181，即，如图10中所示，在第一电容器层140的一个表面上设置绝缘层181。
接下来，需要形成将第一电极141和第二电极142连接至外电极的连接电极。
在下文中，将基于附图中的第二连接电极来描述形成连接电极的方法。然而，形成第二连接电极的方法的描述也可在合理地限度内应用于形成第一连接电极的方法。
参照图10，可通过去除位于第一沟130的不同的组之间的绝缘层181的一部分并且去除从第一电容器层140的表面到第二电极142的一部分来形成第一连接电极形成部172a’。这里，可在第二连接电极和第一电极141之间形成绝缘层181，使得第二连接电极和第一电极141彼此不能电连接。在形成第一连接电极时，可在第一连接电极和第二电极142之间形成绝缘层181，使得第一连接电极和第二电极142彼此不能电连接。
接下来，参照图11，可利用导电材料在第一连接电极形成部172a’中形成第一连接电极垫172a。可利用镀覆法、导电膏法、物理气相沉积(PVD)法、化学气相沉积(CVD)法或溅射法来形成第一连接电极垫172a，但不限于此。
接着，参照图12，可在基板110的一个表面上形成第一电容层121(S140)。第一电容层121可通过利用沉积法在其上形成有第一电容器层140的基板110上生长多晶硅而形成。第一电容层121的厚度可以为2μm至5μm，但不限于此。当第一电容层121的厚度小于2μm时，可难以将第二沟150形成为具有足够的深度，导致增大电容器100的电容的效果不足；当第一电容层121的厚度大于5μm时，形成第一电容层121时的工艺难度可增加，过度耗费成本和时间来形成第一电容层121，并且由于第一电容层121中出现的缺陷可使防漏电性能劣化。
可选地，第一电容层121可通过利用沉积法在其上形成有第一电容器层140的基板110上生长非晶硅而形成。与多晶硅相比，在第一电容层121由非晶硅形成的情况下，沉积温度低且沉积速率快，使得第一电容层121可形成为比在第一电容层121由多晶硅形成的情况下的厚度厚。在第一电容层121由非晶硅形成的情况下，第一电容层121可按照达到10μm的厚度生长。
这里，可在基板110和第一电容层121之间设置绝缘层181。
在形成第一电容层121之后，如图13中所示，通过蚀刻第一电容层121来形成从第一电容层121的一个表面穿至第一电容层121的内部的第二沟150(S150)。
为了形成第二沟150，可在第一电容层121上形成光刻胶。接着，可利用具有与第二沟150对应的形状的掩膜对光刻胶进行曝光和显影，由此进行图案化。此后，可通过诸如反应离子蚀刻(RIE)法的蚀刻法形成呈图案化形状的第二沟150。第二沟150可形成为沿着第一电容层121的第一(长度/X)方向延长。可选择地，多个第二沟150还可形成为按照预定距离在第一方向上彼此分开。另外，多个第二沟150可形成为彼此平行，并且在垂直于第一电容层121的第一方向的第二(宽度/Y)方向上彼此分开。这里，形成为在第二方向上彼此相邻的第二沟150可形成单个组或多个组。当形成多个组的第二沟150时，第二沟150可形成为使得所述组按照合适的距离彼此分开。
与第一沟130相比，第二沟150可具有更窄的宽度和/或更浅的深度。这里，第一电容层121的每单位面积设置的第二沟150的数量可大于第一电容器层140中的每单位面积设置的第一沟130的数量，以充分地增大设置于第一电容层121上的第二电容器层160的电容。
接下来，如图14中所示，可在第二沟150和第一电容层121的一个表面上设置第二电容器层160，第二电容器层160包括第二介电层165和交替地设置的第三电极161和第四电极162，且第二介电层165插设在第三电极161和第四电极162之间(S160)。
更详细地，首先，为了防止在第二电容器层160和第一电容层121之间的漏电现象，可在第一电容层121的一个表面和第二沟150的表面上形成绝缘层181。绝缘层181可由氧化硅(SiO2)形成，但不限于此。绝缘层181可通过在氧气气氛下对第一电容层121的一个表面和第二沟150的表面进行氧化而形成。
然而，尽管未示出，还可通过将n型杂质注入到第一电容层121的一个表面和第二沟150的表面中形成n型杂质层来取代形成绝缘层181，因此，n型杂质层可执行第三电极161的作用。
可利用原子层沉积(ALD)法或原子气相沉积(AVD)法在第一电容层121的一个表面和第二沟150的表面上形成第三电极161。
第三电极161可利用导电材料形成。第三电极161的材料可根据第二介电层165的材料而确定。在第二介电层165由诸如金属氧化物等的顺电材料形成的情况下，第三电极161的材料可包括金属氮化物。例如，第三电极161可由TiN形成，但不限于此。
可在第三电极161上形成第二介电层165。第二介电层165可由诸如金属氧化物等的顺电材料形成。第二介电层165可包含诸如Al2O3、ZrO2、HfO2等的金属氧化物中的任一者或其组合。第二介电层165可包含作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物且由作为单种材料的诸如Al2O3、ZrO2、HfO2等的金属氧化物形成。可选择地，第二介电层165还可由复合层形成，以改善防漏电性能。在第二介电层165由复合层形成的情况下，第二介电层165可以为ZrO2-Al2O3-ZrO2复合层。
可利用原子层沉积(ALD)法或原子气相沉积(AVD)法形成第二介电层165，但不限于此。
可在第二介电层165上形成第四电极162。第四电极162可利用与第三电极161的材料和方法相同的材料和方法形成，但不限于此。
如图14中所示，第二电容器层160可通过重复形成如上所述的第三电极161、第二介电层165和第四电极162而使得第三电极161和第四电极162交替地设置而形成。此外，另外的层可通过重复形成第二介电层165、第四电极162、第二介电层165和第三电极161而被包括在第二电容器层160中。
在第二电容器层160设置在第二沟150上时，由于第二沟150和设置在其中的第二电容器层160的结构，可在第二沟150的中央的上部上形成空间(例如，凹陷或间隙)。上述空间会导致在下述将要形成在第二电容器层160上的电容部120中形成裂纹。因此，可在第二电容器层160设置在第二沟150上之后剩余的空间中设置第二填料部151。
第二填料部151可由诸如钨(W)的导体或诸如多晶硅的半导体形成。在第二填料部151由导体或半导体形成的情况下，与第二填料部151相邻的电极中的电阻可显著地减小。在第二填料部151由钨(W)形成的情况下，与多晶硅不同，没必要执行高温热处理。例如，可通过溅射钨(W)来形成第二填料部151。
在形成第二电容器层160时，可在第一电容层121的一个表面上设置绝缘层181，即，如图15中所示，在第二电容器层160的一个表面上设置绝缘层181。
接下来，需要形成将第三电极161和第四电极162连接至外电极的连接电极。
参照图15和图16，可通过去除位于与上面提及的连接电极垫172a的形成位置对应的位置上的第二电容器层160和第一电容层121来形成第二连接电极形成部172b’和第三连接电极形成部172c’。这里，可在第二连接电极和第三电极161之间形成绝缘层181，使得第二连接电极和第三电极161彼此不能电连接。在形成第一连接电极时，可在第一连接电极和第四电极162之间形成绝缘层181，使得第一连接电极和第四电极162彼此不能电连接。
接下来，参照图17，可利用导电材料在第二连接电极形成部172b’和第三连接电极形成部172c’中形成第二连接电极垫172b和连接电极贯通部172c。可利用镀覆法、导电膏法、物理气相沉积(PVD)法、化学气相沉积(CVD)法或溅射法来形成第二连接电极垫172b和连接电极贯通部172c，但不限于此。
可形成第一连接电极和第二连接电极，使得在最终产品中：第一连接电极从最上面的第二电容器层的一个表面穿至第一电极从而连接至第一电极和第三电极，第二连接电极从最上面的第二电容器层的一个表面穿至第二电极从而连接至第二电极和第四电极。
接着，参照图18至图23，可通过重复地执行S140至S160来重复地执行第二电容层122、被形成于第二电容层122中的第二沟150以及第二电容器层160的形成。这里，重复次数可根据另外的电容层的需要而改变。例如，可通过重复两次S140至S160来形成如图2所示的包括两个电容层121和122的电容部120。
如图24所示，在形成电容部120之后，可通过在连接电极171和172之间形成绝缘层182并在其上形成盖层183而完成主体101。
可在主体101的第一(X)方向上的两个端表面上形成第一外电极191和第二外电极192。可通过将主体101的第一(X)方向上的两个端表面浸于包含导电材料的膏中而形成第一外电极191和第二外电极192。如有需要，第一外电极191和第二外电极192还可包括形成在其上的镀层。
在如上所述形成外电极191和192之后，可完成如图25中所示的电容器。
如上所述，根据本公开中的示例性实施例，电容器包括从基板的一个表面向内部地设置的第一沟和从设置在基板上的电容层的一个表面向内部地设置的第二沟。对实现电容器的电容做出贡献的总的表面面积可显著地增大，从而可显著地增大电容器的电容。
虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员来说明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可作出变型和修改。

Claims (22)

1.一种电容器，包括：
主体，包括基板和设置在所述基板上的电容层，
其中，所述基板包括：
多个第一沟，从所述基板的一个表面穿至所述基板的内部；以及
第一电容器层，设置在所述基板的所述一个表面上和所述第一沟中，并且所述第一电容器层包括第一介电层和交替地设置的第一电极和第二电极，且所述第一介电层插设在所述第一电极和所述第二电极之间，并且
所述电容层包括：
多个第二沟，从所述电容层的一个表面穿至所述电容层的内部；以及
第二电容器层，设置在所述电容层的所述一个表面上和所述第二沟中，并且所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且所述第二介电层插设在所述第三电极和所述第四电极之间。
2.根据权利要求1所述的电容器，其中，所述电容层包括两个或更多个电容层，所述两个或更多个电容层中的每个电容层包括多个第二沟和第二电容器层，所述第二沟从所述电容层的一个表面穿入，所述第二电容器层设置在所述电容层的所述一个表面上和所述第二沟中。
3.根据权利要求1所述的电容器，其中，所述基板由硅形成，并且所述电容层由多晶硅或非晶硅形成。
4.根据权利要求3所述的电容器，其中，在所述基板的所述一个表面、所述电容层的所述一个表面和所述第一沟的表面以及所述第二沟的表面上掺杂n型杂质。
5.根据权利要求1所述的电容器，所述电容器还包括设置在所述基板和所述电容层之间的绝缘层。
6.根据权利要求1所述的电容器，其中，与所述第二沟相比，所述第一沟具有更宽的宽度和/或更深的深度。
7.根据权利要求1所述的电容器，其中，每单位面积设置的所述第二沟的数量大于每单位面积设置的所述第一沟的数量。
8.根据权利要求1所述的电容器，所述电容器还包括：
第一连接电极，从所述电容层的所述一个表面穿至所述第一电极；以及
第二连接电极，从所述电容层的所述一个表面穿至所述第二电极，
其中，所述第一连接电极连接至所述第一电极和所述第三电极，并且所述第二连接电极连接至所述第二电极和所述第四电极。
9.根据权利要求8所述的电容器，所述电容器还包括：
第一外电极和第二外电极，设置在所述主体的在第一方向上彼此相对的各个表面上，
其中，所述第一连接电极延伸为在所述主体的所述第一方向上延长，使得所述第一连接电极的一个端部连接至所述第一外电极，并且
所述第二连接电极延伸为在所述主体的所述第一方向上延长，使得所述第二连接电极的一个端部连接至所述第二外电极。
10.根据权利要求8所述的电容器，所述电容器还包括：
盖层，设置在所述第一连接电极和所述第二连接电极上；以及
第一外电极和第二外电极，设置在所述盖层上，并且通过第一导电过孔和第二导电过孔分别连接至所述第一连接电极和所述第二连接电极。
11.一种制造电容器的方法，所述方法包括：
通过蚀刻基板形成从所述基板的一个表面穿至所述基板的内部的第一沟；
在所述基板的所述一个表面上和所述第一沟中形成第一电容器层，所述第一电容器层包括第一介电层和交替地设置的第一电极和第二电极，且所述第一介电层插设在所述第一电极和所述第二电极之间；
在所述基板的所述一个表面上形成电容层；
通过蚀刻所述电容层形成从所述电容层的一个表面穿至所述电容层的内部的第二沟；以及
在所述电容层的所述一个表面上和所述第二沟中形成第二电容器层，所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且所述第二介电层插设在所述第三电极和所述第四电极之间。
12.根据权利要求11所述的方法，其中，通过在所述基板的所述一个表面上沉积多晶硅或非晶硅来执行形成所述电容层的步骤。
13.根据权利要求11所述的方法，所述方法还包括在形成所述第二电容器层之后的如下步骤：
在所述电容层的所述一个表面上形成第二电容层，
通过蚀刻所述第二电容层形成从所述第二电容层的一个表面穿至所述第二电容层的内部的第二沟，以及
在所述第二电容层的所述一个表面和穿入所述第二电容层的所述第二沟中形成第二电容器层，所述第二电容器层包括第二介电层和交替地设置的第三电极和第四电极，且所述第二介电层插设在所述第三电极和所述第四电极之间。
14.根据权利要求11所述的方法，所述方法还包括：形成从所述第二电容器层的一个表面穿至所述第一电极从而连接至所述第一电极和所述第三电极的第一连接电极，以及，形成从所述第二电容器层的所述一个表面穿至所述第二电极从而连接至所述第二电极和所述第四电极的第二连接电极。
15.根据权利要求14所述的方法，所述方法还包括：
在所述第二电容器层上形成盖层，以形成主体；以及
在所述主体的外部上形成分别连接至所述第一连接电极和所述第二连接电极的第一外电极和第二外电极。
16.根据权利要求11所述的方法，其中，与所述第二沟相比，所述第一沟具有更宽的宽度和/或更深的深度。
17.一种电容器，包括：
第一电容器层，包括第一介电层和设置在所述第一介电层的相对侧上的第一电极和第二电极，其中，所述第一电容器层、所述第一介电层和所述第一电极以及所述第二电极均包括平坦部和在所述平坦部的一侧上延伸的U形部；以及
第二电容器层，设置在所述第一电容器层的所述平坦部的另一侧上，所述第二电容器层包括第二介电层和设置在所述第二介电层的相对侧上的第三电极和第四电极，
其中，所述第二电容器层、所述第二介电层和所述第三电极以及所述第四电极均包括平坦部和从所述平坦部延伸的U形部，并且
其中，所述第一电容器层的所述U形部的深度和宽度中的至少一个分别不同于所述第二电容器层的所述U形部的深度和宽度。
18.根据权利要求17所述的电容器，其中，所述第二电容器层的所述U形部从所述第二电容器层的所述平坦部朝向所述第一电容器层的方向延伸。
19.根据权利要求17所述的电容器，其中，所述第一电容器层和所述第二电容器层中的每个包括从各自的平坦部延伸的多个U形部。
20.根据权利要求17所述的电容器，其中，所述第一电容器层包括多个第一介电层和交替地设置在所述多个第一介电层中的每个第一介电层的相对侧上的第一电极和第二电极，并且
所述多个第一介电层中的每个第一介电层在所述第一介电层的所述平坦部和所述U形部中基本彼此平行地延伸。
21.根据权利要求17所述的电容器，其中，所述第二电容器层与所述第一电容器层分开，使得所述第二电容器层的所述U形部完全设置在所述第一电容器层的所述平坦部的一侧上。
22.根据权利要求17所述的电容器，所述电容器还包括第一连接电极和第二连接电极，所述第一连接电极在所述第一电极的所述平坦部和所述第三电极的所述平坦部之间延伸并且将所述第一电极的所述平坦部和所述第三电极的所述平坦部互相连接，所述第二连接电极在所述第二电极的所述平坦部和所述第四电极的所述平坦部之间延伸并且将所述第二电极的所述平坦部和所述第四电极的所述平坦部互相连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110785840A (zh) * 2019-09-17 2020-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN112449725A (zh) * 2019-07-03 2021-03-05 深圳市汇顶科技股份有限公司 电容器及其制作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7178187B2 (ja) * 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
JP7160594B2 (ja) * 2018-08-09 2022-10-25 太陽誘電株式会社 キャパシタ
CN112151538B (zh) * 2020-09-10 2022-04-29 复旦大学 一种纳米电容三维集成结构及其制造方法
CN112151537B (zh) * 2020-09-10 2022-04-29 复旦大学 一种高能量密度纳米电容三维集成结构及其制备方法
CN112201655B (zh) * 2020-09-10 2022-04-29 复旦大学 一种纳米电容三维集成结构及其制作方法
KR102541192B1 (ko) * 2021-02-01 2023-06-12 (주)포인트엔지니어링 커패시터 및 그 제조방법
KR20230091307A (ko) * 2021-12-16 2023-06-23 삼성전기주식회사 커패시터 부품
US20230197770A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Electrically coupled trench capacitors within a substrate
TWI799061B (zh) * 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1725396A (zh) * 2004-07-23 2006-01-25 三星电机株式会社 薄膜型多层陶瓷电容器及其制造方法
CN101165922A (zh) * 2006-09-08 2008-04-23 台湾积体电路制造股份有限公司 堆叠式金属-氧化物-金属电容器结构
US20090000093A1 (en) * 2007-06-26 2009-01-01 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
CN103348443A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
US20150079756A1 (en) * 2013-09-18 2015-03-19 Micron Technology, Inc Semiconductor Device and Fabrication Method Thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
KR100957763B1 (ko) 2006-11-13 2010-05-12 재단법인서울대학교산학협력재단 박막형 다층 세라믹 커패시터 및 그 제조 방법
US7859890B2 (en) * 2008-08-28 2010-12-28 Qimonda Ag Memory device with multiple capacitor types
US7879681B2 (en) * 2008-10-06 2011-02-01 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein
KR101422923B1 (ko) 2012-09-28 2014-07-23 삼성전기주식회사 커패시터 및 이의 제조 방법
US9978829B2 (en) 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1725396A (zh) * 2004-07-23 2006-01-25 三星电机株式会社 薄膜型多层陶瓷电容器及其制造方法
CN101165922A (zh) * 2006-09-08 2008-04-23 台湾积体电路制造股份有限公司 堆叠式金属-氧化物-金属电容器结构
US20090000093A1 (en) * 2007-06-26 2009-01-01 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
CN103348443A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
US20150079756A1 (en) * 2013-09-18 2015-03-19 Micron Technology, Inc Semiconductor Device and Fabrication Method Thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112449725A (zh) * 2019-07-03 2021-03-05 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN112449725B (zh) * 2019-07-03 2023-01-20 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN110785840A (zh) * 2019-09-17 2020-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
WO2021051285A1 (zh) * 2019-09-17 2021-03-25 深圳市汇顶科技股份有限公司 电容器及其制作方法

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